JP2009088328A - 半導体集積回路 - Google Patents

Abstract

【課題】 出力バッファのスイッチングノイズによる誤動作を防止した半導体集積回路を提供する。
【解決手段】 出力バッファトランジスタ１０３のソース電極と、上記出力バッファトランジスタが形成されるウェルには、同じ電源２０４から電圧が供給されるが配線経路を分離して別配線で電源を供給する。出力バッファトランジスタ１０３のスイッチングによって、ソース電極の電位が変動してもウェルの電位変動が抑えられる。特に、おなじウェルに形成された出力バッファトランジスタ以外のトランジスタや、半導体基板を経由して電気的に接続された他のウェルに形成されたトランジスタへのノイズの影響を防ぐことができる。
【選択図】 図１０

Description

複数の出力バッファを有する半導体集積回路に関する。特に半導体基板の上にウェルを設け、その上にさらに出力バッファを設けた半導体集積回路において、出力バッファのスイッチングによるウェル電位の変動による悪影響を防ぐようにした半導体集積回路に関する。

マイクロプロセッサやデジタル信号処理用システムＬＳＩにおいて、近年、高集積化による１チップに搭載される機能の拡張、及び動作速度の高速化等の技術の進展には目覚しいものがある。しかし、その高集積化、動作速度の高速化に伴って、高速デジタルＬＳＩの設計において電源ノイズによる誤動作が問題になって来ている。

すなわち、ムーアの法則により比例縮小により集積度を高めるに従って、ＭＯＳトランジスタのゲート酸化膜も薄くなり、それに伴ってＬＳＩ内部の電源電圧は低くなっている。この低電源電圧化はノイズマージンを減らし電源ノイズの影響を受けやすくする。また、高速化のためには、出力バッファには大きな電流を流す必要がある。この大電流を流せば流すほど電源ノイズは大きくなる。また、誤動作にまで至らない場合であっても、電源ノイズによりジッタ等のＡＣ特性が悪化し、高速動作の妨げになる。

このような電源ノイズに対する誤動作を防ぐため、特許文献１には、出力バッファトランジスタの電源パッドと、出力バッファトランジスタ以外の内部回路の電源パッドとを別々に設けることにより出力バッファトランジスタのスイッチングノイズによる内部回路の誤動作を防止する半導体集積回路が記載されている。

特開昭６３−２３４６２３号公報

しかし、発明者が検討したところによると、出力バッファと内部回路の電源を分離しただけでは、出力バッファトランジスタのスイッチングノイズがウェルや半導体基板を介して内部回路に影響を与え内部回路の誤動作を生じる可能性があることがわかった。

この理由について図１〜図４を用いて説明する。図１は、出力バッファ回路２０８の回路図である。内部コア１０５は、VDD１電源とＧＮＤＡ電源に接続され、出力バッファ回路２０８に制御信号１０８を出力する。プリバッファ１０１はその制御信号１０８を受けてPチャンネルMOSバッファトランジスタ１０２のオンオフを制御する制御信号１０６、NチャンネルMOSバッファトランジスタ１０３のオンオフを制御する制御信号１０７を出力する。プリバッファ回路１０１はVDD2電源とＧＮＤＢ電源に接続される。PチャンネルMOSバッファトランジスタ１０２のソースはVDD３電源に接続され、NチャンネルMOSバッファトランジスタ１０３のソースはGNDＣ電源に接続される。また、PチャンネルMOSバッファトランジスタ１０２のドレインと、NチャンネルMOSバッファトランジスタ１０３のドレインは共通接続されて入出力パッド１０４へ接続される。NチャンネルMOSバッファトランジスタ１０３及びPチャンネルMOSバッファトランジスタ１０２には、駆動能力の高いサイズの大きなトランジスタが用いられる。また、入出力パッド１０４には、出力バッファ回路２０８の他に図示しない入力バッファが接続され、入出力パッド１０４から入力した信号が内部コア１０５に伝えられる。

次に、図２は、半導体集積回路１チップ全体のGND電源概略配線図である。出力バッファ回路２０８は、半導体チップ２０１の外周部に配置され、出力バッファ回路２０８の出力は半導体チップ２０１のさらに外周に設けられた入出力パッド１０４に接続される。GND電源は、GNDパッド２０４から供給され、１チップの外周部を周回するGND配線C（２０２）によって出力バッファ回路２０８の出力バッファに電源が供給される。また、GNDパッド２０４は、出力バッファ回路２０８のプリバッファへのGND電源配線となるGND配線B（２０６）にも接続される。GND配線B（２０６）は、GND配線C（２０２）と同様に１チップの外周部を周回して配線されるが、GND配線C（２０２）より内側に配線される。さらに、内部コア領域２０９が出力バッファ回路２０８の内側に設けられ、内部コア領域２０９には、GND配線A（２０７）がマトリクス状に縦横に配線されている。なお、ここでは、GND配線Ａ（２０７）、GND配線B（２０６）、GND配線C（２０２）には、いずれもGNDパッド２０４から電源が供給されているが、特許文献１に記載されているように、GND配線Ａ（２０７）及びGND配線B（２０６）と、GND配線C（２０２）とで別々にＧＮＤパッドを設け、チップ内のＧＮＤ電源配線をGND配線Ａ（２０７）及びGND配線B（２０６）と、GND配線C（２０２）とで完全に分離してもよい。また、図２では、記載が煩雑になるのを避けるため、出力バッファ回路２０８と入出力パッド１０４を代表して１つ図示するか、実際には、１チップの外周部に複数の出力バッファ回路２０８と入出力パッド１０４が敷き詰められて配置され、共通のGND配線B（２０６）と、GND配線C（２０２）からそれぞれ電源が供給される。

次に、出力バッファ回路２０８は、図３に示す出力バッファ回路概略配置図のように配置される。半導体チップ２０１の最外周部に入出力パッド１０４が配置され、その内側に出力バッファ、そのさらに内側にプリバッファ、さらに内側に内部コアが配置される。出力バッファ、プリバッファ、内部コアには、それぞれ、Ｐチャンネルトランジスタ形成領域と、Ｎチャンネルトランジスタ形成領域が設けられる。

図４は、出力バッファ回路２０８のＧＮＤ電源配線図である。図４に示すようにＧＮＤ配線Ｃ（２０２）は、出力バッファ領域に設けられたＮｃｈソースドレイン領域にコンタクトを介して接続される。このＮｃｈソースドレイン領域は、NチャンネルMOSバッファトランジスタ１０３のソースとなる。NチャンネルMOSバッファトランジスタ１０３のドレインは入出力パッド１０４に接続されるが、図４では図示を省略している。また、ＧＮＤ配線Ｃ（２０２）は、NチャンネルMOSバッファトランジスタ１０３を囲むように設けられたＰ＋ＴＡＰ４０１にコンタクトを介して接続される。Ｐ＋ＴＡＰ４０１に囲まれる領域はＰウェル３０２であり、Ｐウェル３０２には、コンタクト、Ｐ＋ＴＡＰ４０１を介してＧＮＤ配線Ｃ（２０２）からＧＮＤ電源が供給される。

また、プリバッファ領域に設けられたＧＮＤ配線Ｂ（２０６）はプリバッファ１０１のＮチャンネルＭＯＳトランジスタのソース電源にコンタクトを介して接続される。なお、ＧＮＤ配線Ｂ（２０６）はプリバッファ領域に設けられたＰウェルのＰ＋ＴＡＰにも接続されるが図４では、図示を省略している。

さらに、ＧＮＤ配線Ａ（２０７）は内部コア領域のＮチャンネルＭＯＳトランジスタのソース電源とＰ＋ＴＡＰ（図示省略）に、それぞれコンタクトを介して接続される。なお、ＧＮＤ配線Ａ（２０７）とＧＮＤ配線Ｂ（２０６）は配線によって直接接続されている。

図５は、図３のように配置された出力バッファ回路２０８の断面図である。１チップ２０１は、Ｐ型基板Ｐ−ｓｕｂの上に出力バッファ、プリバッファ、内部コアのそれぞれＮチャンネルトランジスタ形成領域となるＰウェルと、Ｐチャンネルトランジスタ形成領域となるＮウェルが形成されている。また、NチャンネルMOSバッファトランジスタ１０３のソースとＰウェル３０２のＰ＋ＴＡＰには、ＧＮＤ配線Ｃ（２０２）が接続され、プリバッファのＮチャンネルＭＯＳトランジスタが形成されるＰウェル３０４には、ＧＮＤ配線Ｂ（２０６）が接続され、内部コアのＮチャンネルＭＯＳトランジスタが形成されるＰウェル３０６には、ＧＮＤ配線Ａ（２０７）が接続される。また、ＧＮＤ配線Ｂ（２０６）とＧＮＤ配線Ａ（２０７）とは直接配線で接続されている。

ここで、NチャンネルMOSバッファトランジスタ１０３の駆動能力が大きく、かつ、出力が入出力パッド１０４に直接接続されていてので負荷容量が大きくなる。従って、NチャンネルMOSバッファトランジスタ１０３のオンオフのスイッチングに伴って、ＧＮＤ配線Ｃ（２０２）には大きな電流が流れ、ＧＮＤ配線Ｃ（２０２）もインピーダンスがゼロではないため、NチャンネルMOSバッファトランジスタ１０３のソースには、大きな電圧変動が生じる。さらに、ＧＮＤ配線Ｃ（２０２）は、Ｐウェル３０２への電源供給配線も兼ねているので、NチャンネルMOSバッファトランジスタ１０３のソースはＰウェル３０２と直結しており、NチャンネルMOSバッファトランジスタ１０３のオンオフのスイッチングに伴ってＰウェル３０２にも大きな電圧変動が伝わる。

さらに、NチャンネルMOSバッファトランジスタ１０３が形成されるＰウェル３０２と、プリバッファのＮチャンネルＭＯＳトランジスタが形成されるＰウェル３０４と、内部コアのＮチャンネルＭＯＳトランジスタが形成されるＰウェル３０６とは、Ｐ型半導体基板３０１を介して電気的につながっている。従って、NチャンネルMOSバッファトランジスタ１０３のオンオフに伴って生じたＧＮＤ配線Ｃ（２０２）の電源ノイズがＰウェル３０２、Ｐ型半導体基板３０１を介してプリバッファ領域のＰウェル３０４、内部コア領域のＰウェル３０６にも伝わってしまう。ＧＮＤ配線Ｃ（２０２）、Ｐウェル３０２、Ｐ型半導体基板３０１を介してＰウェル３０４、３０６に伝わった電源ノイズが、プリバッファまたは、内部コアの誤動作または、特性の劣化をもたらすことになる。

本発明の半導体集積回路は、ウェル上に設けられた出力トランジスタのソース電極へ接続される第１の電源配線と、このウェルのウェルタップへ接続される第２の電源配線を配線経路の異なる別な配線にする。

本発明によれば、出力バッファのソース電極へ接続される電源配線と、出力バッファのウェルへ接続される配線を別な配線から供給するようにしたので、出力バッファのオンオフによるスイッチングノイズが電源配線やウェル、基板を介して出力バッファ以外の回路に伝わることを防ぐことができる。従って、電源ノイズによる誤動作や電気的特性への悪影響を防ぐことができる。

次に、発明を実施するための好ましい形態について説明する。本発明においては、出力バッファを形成したウェルのウェルタップへの電源配線と、出力バッファ自体への電源配線を分離し、別なルートで電源を供給する。また、同一電源系の出力バッファが複数ある場合には、ウェルタップへの電源配線と、出力バッファ自体への電源配線とを複数の出力バッファで共通にすれば、電源配線の数を不必要に増やしチップ面積の増大させることなく、電源のノイズが出力バッファ以外の回路に伝わるのを防ぐことができる。特に、基板を介して他のウェルと電気的に繋がっているウェルに対してウェルタップへの電源配線と、出力バッファ自体への電源配線を分離すると効果が大きい。すなわち、Ｐ型基板を用いる場合には、Ｎチャンネル出力バッファを形成するＰウェルへのウェルタップへの電源配線と、Ｎチャンネルバッファトランジスタへの電源配線を分離すると効果が大きい。さらに、Ｐチャンネルバッファトランジスタであっても、出力バッファトランジスタを設けるウェルと同一のウェルの中に出力バッファトランジスタ以外の回路を設ける場合には、出力バッファトランジスタのスイッチングノイズが共通のウェルを介して出力バッファトランジスタ以外のトランジスタのノイズとなることを防ぐことができる。なお、複数の出力トランジスタを共通の１つのウェル内に設ける場合でも、出力トランジスタ毎にそれぞれ別なウェルに設ける場合であっても出力トランジスタのソースとウェル電位を供給する電源配線を分離することにより同様な効果を得ることができる。

次に、図６は、本発明の一実施例の半導体集積回路１チップ全体のGND電源概略配線図である。説明が冗長になるのを避けるため、図６において、従来例図２と同一部分については、同一の符号をつけ、説明を省略する。出力バッファ回路５０８は、出力バッファへのＧＮＤ電源配線の接続を除いて従来の出力バッファ回路２０８と同一である。この実施例では、ＧＮＤ電源パッド２０４の他にＧＮＤ電源パッド５０５が設けられている。また、ＧＮＤ電源パッド２０４からの電源配線は、外周部のみに配線され、内部コア領域２０９等へは配線されていない。ＧＮＤ電源パッド５０５はＧＮＤ配線Ｄ（５０３）に接続され、ＧＮＤ配線Ｃ（２０２）の内側で、かつ、ＧＮＤ配線Ｂ（２０６）外側に配線され、外周部を周回して配線されている。さらに、内部コア領域へのGND配線A（２０７）、プリバッファ領域へのGND配線B（２０６）は、いずれもGND電源パッド５０５に接続され、GND電源パッド５０５から電源が供給される。

図７は、一実施例における出力バッファ回路５０８の断面図である。従来例の断面図図５とは、NチャンネルMOSバッファトランジスタ１０３が形成されるＰウェル３０２のウェルタップに、ＧＮＤ配線Ｄ（５０３）からウェル電位が供給されている点が異なっている。他の構成は、図４と同一である。

次に図８に、出力バッファ回路５０８のＧＮＤ電源配線図を示す。図８に示すようにＧＮＤ配線Ｃ（２０２）は、Ｎｃｈソースドレイン領域にコンタクトを介して接続される。ＧＮＤ配線Ｃ（２０２）に接続されたＮｃｈソースドレイン領域は、NチャンネルMOSバッファトランジスタ１０３のソースとなる。図８では、NチャンネルMOSバッファトランジスタ１０３のドレインは入出力パッド１０４に接続されるが、ここでは図示を省略している。また、ＧＮＤ配線Ｄ（５０３）は、NチャンネルMOSバッファトランジスタ１０３を囲むように設けられたＰ＋ＴＡＰ４０１にコンタクトを介して接続される。Ｐ＋ＴＡＰ４０１の内側はＰウェル３０２であり、コンタクト、Ｐ＋ＴＡＰ４０１を介してＧＮＤ配線Ｄ（５０３）からＧＮＤ電源が供給される。また、ＧＮＤ配線Ｂ（２０６）はプリバッファ１０１のＮチャンネルＭＯＳトランジスタのソース電源とＰ＋ＴＡＰ（図示省略）に、ＧＮＤ配線Ａ（２０７）は内部コア領域のＮチャンネルＭＯＳトランジスタのソース電源とＰ＋ＴＡＰ（図示省略）に、それぞれコンタクトを介してＧＮＤ電源を供給する。なお、ＧＮＤ配線Ａ（２０７）とＧＮＤ配線Ｂ（２０６）は直接配線によって接続されている。

従来例図４では、Ｐ＋ＴＡＰ４０１とNチャンネルMOSバッファトランジスタ１０３のソースとで共通なＧＮＤ配線Ｃ（２０２）からＧＮＤ電源を供給していたのに対して、この図８に示す実施例では、Ｐ＋ＴＡＰ４０１には、ＧＮＤ配線Ｃ（２０２）とは別なＧＮＤ配線Ｄ（５０３）からＧＮＤ電源を供給する点で異なっている。ＧＮＤ配線Ｃ（２０２）からＧＮＤ配線Ｄ（５０３）を分離することにより、出力バッファのオンオフによる電源ノイズが電源配線を介してＰウェル３０２に伝わることを防いでいる。

次に、図９は、この実施例におけるＧＮＤ電源配線の接続図である。上述したようにNチャンネルMOSバッファトランジスタ１０３のソースはＧＮＤ配線Ｃ（２０２）を介してＧＮＤ電源パッド２０４に、NチャンネルMOSバッファトランジスタ１０３のバックゲートは、ＧＮＤ配線Ｄ（５０３）を介してＧＮＤ電源パッド５０５に接続される。このＧＮＤ電源パッド２０４とＧＮＤ電源パッド５０５は半導体チップ５０１の外部で共通の電源に接続され、同じ電圧が供給される。また、ＧＮＤ配線Ｃ（２０２）とＧＮＤ配線Ｄ（５０３）は相互インダクタンスを持たないように、また、配線間のカップリング容量が小さくなるようにできるだけ離間して配線される。NチャンネルMOSバッファトランジスタ１０３のオンオフのスイッチングによって生ずるＧＮＤ配線Ｃ（２０２）の電位や電流の変動がＧＮＤ配線Ｄ（５０３）の電位の変動となってＰウェルやＰ基板の電源変動を生じないようにするためである。

次に、図１０は、図９と異なる別な実施例のＧＮＤ電源配線の接続図である。図１０では、図９と異なり、ＧＮＤ配線Ｃ（２０２）とＧＮＤ配線Ｄ（５０３）でＧＮＤ電源パッドを分けておらず、共用している。ただし、ＧＮＤ配線Ｃ（２０２）とＧＮＤ配線Ｄ（５０３）は相互インダクタンスを持たないように、また配線間のカップリング容量が差小さくなるように十分離間して配線され、ＧＮＤ配線Ｄ（５０３）には、ノイズフィルタとして容量をＶＤＤ電源との間に設けている。ＧＮＤ配線Ｄ（５０３）は、ウェル電位の供給に用いられる配線であり、大電流を流す必要がないので、配線抵抗は比較的大きく、この配線抵抗と容量によってＧＮＤ配線Ｄ（５０３）の電源変動が抑制される。この容量は、例えば外周部や内部コアの空き領域にゲート容量によるデカップリングセルを設けることにより実現できる。

次に、図１１は、図８と別な実施例のＧＮＤ電源配線図である。図１１では、Ｐ＋ＴＡＰ４０１の電源をＧＮＤ配線Ｂ（２０６）から取っている。この図１１の実施例ではＧＮＤ配線Ｄ（５０３）をチップの外周部に引き回す必要がない。

以上、好適な実施例について説明したが、本発明は、これらの実施例を様々に変更して実施できることはいうまでもない。たとえば、上記実施例では、Ｐ型の半導体基板上のＰウェルの中に設けたＮチャンネルバッファーのソース電極への配線とＰウェルへの配線を分離する場合について説明したが、Ｎ型の半導体基板上のＮウェルの中に設けたＰチャンネルバッファーのソース電極への配線とＮウェルへの配線を分離する場合について適用できる。

出力バッファ回路の回路図である。 従来の半導体集積回路１チップ全体のGND電源概略配線図である。 従来の出力バッファ回路概略配置図である。 従来の出力バッファ回路のＧＮＤ電源配線図である。 従来の出力バッファ回路部の断面図である。 本発明の一実施例における半導体集積回路１チップ全体のGND電源概略配線図である。 本発明の一実施例における出力バッファ回路部の断面図である。 本発明の一実施例における出力バッファ回路部のＧＮＤ電源配線図である。 本発明の一実施例におけるＧＮＤ電源配線の接続図である。 本発明の別な実施例におけるＧＮＤ電源配線の接続図である。 本発明の別な実施例における出力バッファ回路部のＧＮＤ電源配線図である。

符号の説明

１０１ プリバッファ
１０２ PチャンネルMOSバッファトランジスタ
１０３ NチャンネルMOSバッファトランジスタ
１０４ 入出力パッド
１０５ 内部コア
１０６、１０７ 制御信号
２０１ 半導体チップ
２０２ GND配線C
２０４ GNDパッド
２０６ ＧＮＤ配線Ｂ
２０７ ＧＮＤ配線Ａ
２０８ 出力バッファ回路
２０９ 内部コア領域
３０１ Ｐ型半導体基板
３０２、３０４、３０６ Ｐウェル
４０１ Ｐ＋ＴＡＰ
５０１ 半導体チップ
５０３ ＧＮＤ配線Ｄ
５０５ ＧＮＤ電源パッド
５０８ 出力バッファ回路

Claims (8)

1. 半導体基板と、前記半導体基板に形成されたウェルと、前記ウェル内に形成された複数の出力バッファトランジスタと、前記複数の出力バッファトランジスタにそれぞれ対応して設けられた複数のウェルタップと、前記複数の出力バッファのソース電極に共通に接続された第１の電源配線と、前記第１の電源配線とは配線経路の異なる別の電源配線であって前記複数のウェルタップに共通に接続された第２の電源配線とを備え、前記第１及び第２の電源配線は、同一の電源に接続されることを特徴とする半導体集積回路。
2. 前記半導体基板の上には、前記出力バッファトランジスタ以外のトランジスタが形成され、そのトランジスタの少なくとも一部は、前記出力バッファジスタが形成されたウェルと同一のウェルまたは、前記出力バッファトランジスタが形成されたウェルと前記半導体基板を介して電気的に接続された別なウェルに形成されたことを特徴とする請求項１記載の半導体集積回路。
3. 前記半導体基板と前記ウェルとは同一導電型であることを特徴とする請求項１または２記載の半導体集積回路。
4. 前記半導体基板の上に設けられた内部コア領域をさらに備え、前記第１の電源配線、第２の電源配線は、それぞれ前記内部コア領域を囲んで周回するように配線されていることを特徴とする請求項１ないし３いずれか１項記載の半導体集積回路。
5. 前記第１の電源配線と前記第２の電源配線は、相互インダクタンス及びカップリング容量が十分小さくなるように離間して配線されていることを特徴とする請求項１ないし４いずれか１項記載の半導体集積回路。
6. 前記第２の電源配線に接続されたノイズフィルタを有する請求項１ないし５いずれか１項記載の半導体集積回路。
7. 前記第１の電源配線が接続される第１の電源パッドと、前記第２の電源配線が接続される第２の電源パッドとが前記半導体基板上に形成され、前記第１の電源パッドと第２の電源パッドとは前記半導体基板の外で接続されていることを特徴とする請求項１ないし６いずれか１項記載の半導体集積回路。
8. 前記第１の電源配線と第２の電源配線が共通に接続された電源パッドを備え、前記第１の電源配線、第２の電源配線は、前記電源パッドから枝分かれをした配線であることを特徴とする請求項１ないし６いずれか１項記載の半導体集積回路。

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