JP2009081202A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】メモリセルトランジスタと選択トランジスタとで構成されたフラッシュＥＥＰＲＯＭにおけるGIDLを抑制する。
【解決手段】電荷蓄積層１５と制御ゲート層１７からなる積層構造のゲート電極１２を有するメモリセルトランジスタＣＴと、ソース、ドレイン拡散層の一方がメモリセルトランジスタＣＴと共有されている選択トランジスタＳＴとからなるメモリセルが半導体基板上に複数個配列されており、複数の各メモリセル内でメモリセルトランジスタＣＴと選択トランジスタＳＴとで共有されているソースまたはドレイン拡散層２１の不純物濃度が、各メモリセル内のそれ以外のソース、ドレイン拡散層２２ａ、２３ａの不純物濃度よりも低く設定されている。
【選択図】図３

Description

本発明は、メモリセルが不揮発性メモリセルトランジスタと選択トランジスタとで構成されたフラッシュＥＥＰＲＯＭを代表とする不揮発性メモリ及び不揮発性メモリ混載ロジック集積回路などの半導体記憶装置及びその製造方法に関する。

電荷蓄積層と制御ゲート層からなる積層構造の不揮発性メモリセルトランジスタと、メモリセルトランジスタの書き込み、読み出し、消去動作を行う際に特定のメモリセルトランジスタを選択する選択トランジスタとから構成された不揮発性メモリが知られている。この不揮発性メモリにおいて、メモリセルトランジスタのドレイン拡散層はビット線に接続され、選択トランジスタのソース拡散層はソース線に接続され、メモリセルトランジスタのソース拡散層と選択トランジスタのドレイン拡散層は共有されている。すなわち、各メモリセルは、ビット線とソース線との間にメモリセルトランジスタと選択トランジスタが直列に接続された構成を有する。

メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層は、素子領域に対して不純物が選択的に導入されることで形成される。十分に大きなメモリセル電流を確保するには、ソース、ドレイン拡散層における不純物濃度を高くして、ソース、ドレイン拡散層における抵抗値を低下させる必要がある。しかし、メモリセルトランジスタと選択トランジスタで共有されているソース、ドレイン拡散層の不純物濃度を高くすると、ゲートインデューストドレインリーク電流（Gate Induced Drain Leakage: GIDL）が発生し、チャージポンプ回路で供給できる能力以上のリーク電流が発生すると所望の電位が供給できなくなるという問題が生じる。

なお、特許文献１には、メモリセルトランジスタと直列に選択トランジスタを接続し、選択トランジスタは２層ゲート構造とし、選択トランジスタの各ゲートの電圧を個々に駆動することで、選択トランジスタゲート電圧発生部の発生電圧レベルの絶対値を小さくして、消費電流を低減する不揮発性半導体記憶装置が開示されている。また、特許文献２には、ソース拡散層が、高濃度ソース拡散層と、高濃度ソース拡散層の浮遊ゲート側の側部に隣接し、高濃度ソース拡散層より不純物濃度が低い第１低濃度ソース拡散層とから構成され、第１低濃度ソース拡散層が高濃度ソース拡散層よりも浅い結合を持つことで、リーク電流の増大を抑制できる不揮発性半導体記憶装置が開示されている。特許文献３には、フローティングゲートの下部のチャネル領域の中で、ドレイン側不純物拡散層に隣接するチャネル領域にｐ型の不純物濃度がチャネル領域内で最も高いｐ＋領域と、チャネル領域の中でフローティングゲートで覆われていない部分に設けられたｐ＋領域とを有するフラッシュメモリが開示されている。さらに、特許文献４には、浮遊ゲートと制御ゲートとの積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方がビット線またはソース線に接続され、他方がメモリセルユニットに接続された選択ゲートトランジスタとを具備し、選択ゲートトランジスタのゲート電極下で、選択ゲートトランジスタのソース／ドレイン拡散層領域の形状を非対称とした不揮発性半導体記憶装置が開示されている。
特開２００６−３０９８９０号公報 特開平１１−２１４５４７号公報 特開２０００−１１４４０４号公報 特開２００２−２３１８３２号公報

本発明は上記のような事情を考慮してなされたものであり、その目的は、十分に大きなメモリセル電流を確保することができ、且つゲートインデューストドレインリーク電流の発生が抑制できる半導体記憶装置及びその製造方法を提供することである。

本発明の半導体記憶装置は、電荷蓄積層と制御ゲート層からなる積層構造のゲート電極を有するメモリセルトランジスタと、ソース、ドレイン拡散層の一方が前記メモリセルトランジスタと共有されている選択トランジスタとからなるメモリセルが半導体基板上に複数個配列されており、前記複数の各メモリセル内で前記メモリセルトランジスタと前記選択トランジスタとで共有されているソースまたはドレイン拡散層の不純物濃度が、各メモリセル内のそれ以外のソース、ドレイン拡散層の不純物濃度よりも低く設定されていることを特徴とする。

本発明の半導体記憶装置の製造方法は、第１導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を複数形成し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して平行する方向に第２導電型の不純物を導入し、水平方向に所定角度回転させた前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して交差する方向に第２導電型の不純物を導入し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする。

本発明の半導体記憶装置の製造方法は、第１導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を複数形成し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向と平行する方向に第２導電型の不純物を導入し、水平方向に所定角度回転させた前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して平行する方向に第２導電型の不純物を導入し、且つ前記半導体基板の表面に対して垂直方向から第２導電型の不純物を導入して、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする。

本発明の半導体記憶装置の製造方法は、第１導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を複数形成し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して第２導電型の不純物を導入し、且つ前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面をマスクした状態で前記半導体基板の表面に対して垂直方向から第２導電型の不純物を導入して、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする。

本発明によれば、十分に大きなメモリセル電流を確保することができ、且つゲートインデューストドレインリーク電流の発生が抑制できる半導体記憶装置及びその製造方法を提供することができる。

以下、図面を参照して本発明の実施形態を説明する。この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。

図１は、本発明をフラッシュＥＥＰＲＯＭに実施した場合のメモリセルアレイの等価回路図である。図示するように複数の不揮発性メモリセルＭＣが行列状に配列されている。本例では便宜上、４個のメモリセルＭＣ１〜ＭＣ４のみを示しているが、実際にはそれ以上の数の不揮発性メモリセルがメモリセルアレイ内に設けられている。各メモリセルＭＣは、ビット線ＢＬと共通ソースノード（共通ソース線）との間に接続されており、不揮発性トランジスタからなるメモリセルトランジスタＣＴと、メモリセルトランジスタＣＴに直列接続された選択トランジスタＳＴとから構成されている。同一行に配置された複数のメモリセルＭＣにおいて、メモリセルトランジスタＣＴのゲート電極（制御ゲート層）はワード線ＷＬに共通に接続されており、選択トランジスタＳＴのゲート電極は選択線ＳＬに共通に接続されている。

図２は、図１に示すメモリセルアレイを半導体基板上に集積化した場合の平面図であり、図３は図２中のＡ−Ａ´線に沿った素子構造を示す断面図である。図２及び図３において、シリコン（Ｓｉ）半導体基板上にはｐ型ウエル１１が形成されており、ｐ型ウエル１１上にはメモリセルトランジスタＣＴのゲート電極１２、選択トランジスタＳＴのゲート電極１３がそれぞれ複数列形成されている。メモリセルトランジスタＣＴのゲート電極１２は、ｐ型ウエル１１上にトンネル酸化膜となるシリコン酸化膜１４を介して形成された例えばポリシリコンからなる電荷蓄積層１５と、電荷蓄積層１５上に例えばＯＮＯ膜（シリコン酸化膜−シリコン窒化膜−シリコン酸化膜）等のゲート間絶縁膜１６を介して形成された例えばポリシリコンからなる制御ゲート層１７とを有する。選択トランジスタＳＴのゲート電極１３は、ｐ型ウエル１１上にシリコン酸化膜１４を介して形成された例えばポリシリコンからなる第１ゲート層１８と、第１ゲート層１８上にゲート間絶縁膜１６を介して形成された例えばポリシリコンからなる第２ゲート層１９とを有する。なお、メモリセルトランジスタＣＴの電荷蓄積層１５と選択トランジスタＳＴの第１ゲート層１８は第１層目のポリシリコン膜を用いて形成され、メモリセルトランジスタＣＴの制御ゲート層１７と選択トランジスタＳＴの第２ゲート層１９は第２層目のポリシリコン膜を用いて形成されている。そして、選択トランジスタＳＴの第１ゲート層１８と第２ゲート層１９は、メモリセルアレイの周辺部において相互に接続されている。さらに、メモリセルトランジスタＣＴのゲート電極１２及び選択トランジスタＳＴのゲート電極１３の側壁にはそれぞれ、シリコン酸化膜からなるサイドウォールスペーサ２０が形成されている。

メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間のｐ型ウエル１１の表面領域には、メモリセルトランジスタＣＴと選択トランジスタＳＴとで共有されているｎ−型のソース／ドレイン拡散層２１が形成されている。また、異なるメモリセルのメモリセルトランジスタＣＴのゲート電極１２相互間のｐ型ウエル１１の表面領域には、メモリセルトランジスタＣＴのｎ型のソース／ドレイン拡散層２２が形成されている。さらに、異なるメモリセルの選択トランジスタＳＴのゲート電極１３相互間のｐ型ウエル１１の表面領域には、選択トランジスタＳＴのｎ型のソース／ドレイン拡散層２３が形成されている。

ソース／ドレイン拡散層２１は、ｎ型の不純物として例えばＡｓが導入されており、Ａｓの不純物濃度は例えば5Ｅ18ｃｍ-3〜1Ｅ19ｃｍ-3に設定されている。ソース／ドレイン拡散層２２及び２３は、ｎ型の不純物として例えばＡｓが導入されており、Ａｓの不純物濃度が例えば2Ｅ19ｃｍ-3に設定されているｎ−型の第１の領域２２ａ及び２３ａと、ｎ型の不純物として例えばＡｓが導入されており、Ａｓの不純物濃度が2Ｅ19ｃｍ-3以上に設定され、第１の領域２２ａ及び２３ａよりも深い接合を有するｎ＋型の第２の領域２２ｂ及び２３ｂとからなる。なお、第２の領域２２ｂ及び２３ｂは、第１の領域２２ａ及び２３ａに対してコンタクトをとるためのコンタクト領域として機能する。ソース／ドレイン拡散層２２及び２３の第２の領域２２ｂ及び２３ｂの表面、及びゲート電極１２、１３の表面にはそれぞれ、例えばＣｏＳｉ₂からなる金属シリサイド２４が形成されている。

ゲート電極１２及び１３上には、ＢＰＳＧ（Boron doped Phospho-Silicate Glass）またはＰＳＧ（Phospho-Silicate Glass）からなる第１の層間絶縁膜２５が堆積されている。第１の層間絶縁膜２５にはソース／ドレイン拡散層２２及び２３の表面に通じるコンタクトホールが開口されており、このコンタクトホール内には例えばＷが埋め込まれてコンタクトプラグ２６が形成されている。そして、コンタクトプラグ２６上には例えばＡｌからなる配線２７ａ、２７ｂが形成されている。一方の配線２７ａは、コンタクトプラグ２６と後述するビアとを接続するために島状に形成されている。他方の配線２７ｂは、図２に示すように複数のメモリセルに渡って延在するように形成されており、共通ソース線ＳＬを構成している。

第１の層間絶縁膜２５上には、ＢＰＳＧまたはＰＳＧからなる第２の層間絶縁膜２８が堆積されている。第２の層間絶縁膜２８には配線２７ａの表面に通じるビアホールが開口されており、このビアホール内には例えばＷが埋め込まれてビア２９が形成されている。第２の層間絶縁膜２８上には、例えばＡｌからなる配線３０が形成されており、上記各ビア２９はこの配線３０に共通に接続されている。配線３０は、図２に示すように配線２７ｂ（ＳＬ）と直交する方向に延長されてビット線ＢＬを構成している。

図２中、破線で囲んだ領域は１個のメモリセルＭＣの形成領域を示している。さらに、メモリセルトランジスタＣＴの電荷蓄積層１５を構成するポリシリコンは、スリット３１によりメモリセルトランジスタＣＴ毎に分離されている。

図２及び図３に示されているフラッシュＥＥＰＲＯＭでは、電荷蓄積層１５と制御ゲート層１７からなる積層構造のゲート電極１２を有する不揮発性トランジスタからなるメモリセルトランジスタＣＴと、このメモリセルトランジスタＣＴに直列接続され、ソース／ドレイン拡散層２１がメモリセルトランジスタＣＴと共有されている選択トランジスタＳＴとからなるメモリセルＭＣが半導体基板上に複数個配列されている。そして、複数の各メモリセルＭＣにおいて、メモリセルトランジスタＣＴと選択トランジスタＳＴとで共有されているソース/ドレイン拡散層２１の不純物濃度が、各メモリセルＭＣのそれ以外のソース／ドレイン拡散層２２、２３（第１の領域２２ａ及び２３ａ）の不純物濃度よりも低く設定されている。

次に、上記のような構成のフラッシュＥＥＰＲＯＭにおいて、データをプログラムする場合について考える。図４は、図１に示すメモリセルアレイ内の４個のメモリセルＭＣ１〜ＭＣ４の中から１個のメモリセルＭＣ１を選択して“１”データをプログラム（“１” Program）する際に、各部に供給される電圧値の一例を示している。同様に、図５は、図１に示すメモリセルアレイ内の４個のメモリセルＭＣ１〜ＭＣ４の中から１個のメモリセルＭＣ１を選択して“０”データをプログラム（“０” Program）する際に、各部に供給される電圧値の一例を示している。なお、図４及び図５中、選択されるメモリセル（ＭＣ１）のメモリセルトランジスタＣＴを丸で囲んで示している。

“１” Programの場合、選択されるメモリセルＭＣ１が接続されているビット線ＢＬ（ＢＬ0）を含む全てのビット線ＢＬの電圧は０Ｖ、選択されるメモリセルＭＣ１が接続されているワード線ＷＬ（ＷＬ0）の電圧は１１Ｖ、それ以外のワード線ＷＬ（ＷＬ1）の電圧は０Ｖ、全ての選択線ＳＬ（ＳＬ0、ＳＬ1）の電圧は−６Ｖ、共通ソース線の電圧は−３Ｖ、メモリセルが形成されているｐ型ウェル（Well）の電圧は−６Ｖに設定される。

“０” Programの場合、選択されるメモリセルＭＣ１が接続されているビット線ＢＬ（ＢＬ0）の電圧は−６Ｖ、それ以外のビット線ＢＬ（ＢＬ1）の電圧は０Ｖ、選択されるメモリセルＭＣ１が接続されているワード線ＷＬ（ＷＬ0）の電圧は１１Ｖ、それ以外のワード線ＷＬ（ＷＬ1）の電圧は０Ｖ、全ての選択線ＳＬ（ＳＬ0、ＳＬ1）の電圧は−６Ｖ、共通ソース線の電圧は−３Ｖ、メモリセルが形成されているｐ型ウェル（Well）の電圧は−６Ｖに設定される。

図４に示すように、非選択ＷＬ／選択ＢＬのメモリセルＭＣ３に着目すると、選択トランジスタＳＴはオフ状態であるが、メモリセルトランジスタＣＴはオン状態になり、ビット線ＢＬ0の０ＶがメモリセルトランジスタＣＴと選択トランジスタＳＴとで共有されているソース／ドレイン拡散層に加わる。この共有されているソース／ドレイン拡散層の不純物濃度が高く設定されていると、ソース／ドレイン拡散層とｐ型ウエルとの間に、従来例で説明したようなGIDLが発生する。メモリセルＭＣ３のような非選択ＷＬ／選択ＢＬの状態のメモリセルは、実際のフラッシュＥＥＰＲＯＭでは多数存在する。すると、メモリ全体ではGIDLによるリーク電流値は大きなものとなる。通常、−６Ｖ等の負電圧は、チャージポンプ回路を使用した昇圧回路により生成されるので、ｐ型ウエルに供給されている−６Ｖの電圧が減少（絶対値が低下）する。この電圧が低下すると、“０” Programが行われるメモリセル内のメモリセルトランジスタＣＴのゲート電極とｐ型ウエルとの間の電位差が低下し、“０” Program不良、すなわち誤書き込みが発生する。

しかし、本実施形態では、メモリセルトランジスタＣＴと選択トランジスタＳＴとで共有されているソース／ドレイン拡散層２１の不純物濃度（5Ｅ18ｃｍ-3〜1Ｅ19ｃｍ-3）が、各メモリセルＭＣのそれ以外のソース／ドレイン拡散層２２、２３（第１の領域２２ａ及び２３ａ）の不純物濃度（2Ｅ19ｃｍ-3）よりも低く設定されているので、上記のようなGIDLの発生が抑制され、誤書き込みの発生が防止できる。

（製造方法の第１実施形態）
次に、図２及び図３に示すような構成のメモリセルアレイを有するフラッシュＥＥＰＲＯＭの製造方法について、図６乃至図２０を参照して説明する。なお、図６乃至図２０の各図において、（ａ）は平面図、（ｂ）は各図（ａ）のＡ−Ａ´線に沿った素子構造を示す平面図、（ｃ）は各図（ａ）のＢ−Ｂ´線に沿った素子構造を示す平面図である。

まず、図６に示すように、シリコン半導体基板のｐ型ウエル１１の表面上にシリコン酸化膜４１及びシリコン窒化膜４２を順次堆積する。次に、図７に示すように、シリコン窒化膜４２上に所定形状のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクに、シリコン窒化膜４２を異方性エッチング技術、例えばＲＩＥ（Reactive Ion Etching）によりエッチングしてシリコン窒化膜４２をパターニングする。さらにパターニングされたシリコン窒化膜４２をマスクにして、ｐ型ウエル１１をＲＩＥによりエッチングして、複数の素子分離用の溝（ＳＴＩ用のトレンチ）４３を形成する。その後、フォトレジスト膜を除去する。

続いて、図８に示すように、素子分離用の絶縁膜としてシリコン酸化膜４４を全面に堆積した後、ＣＭＰ（Chemical Mechanical Polishing）法により、シリコン窒化膜４２の表面が露出するまで研磨して、図９に示すようにトレンチ４３内をシリコン酸化膜４４で生めて素子分離領域（ＳＴＩ）４５を形成する。

続いて、図１０に示すように、シリコン窒化膜４２を剥離し、後の工程で形成される各トランジスタが所望の閾値になるようにチャネルインプラを行った後に、シリコン酸化膜４１を剥離する。この後、図１１に示すように、熱酸化法によりシリコン酸化膜１４を全面に形成し、さらにＣＶＤ（Chemical Vapor Deposition）法により第１層目のポリシリコン膜４６を堆積する。第１層目のポリシリコン膜４６を堆積する際に、例えばＰ等の不純物をドープすることで、ポリシリコンのシート抵抗を100〜200Ω／□程度に低下させ、寄生抵抗を下げる。

続いて、図１２に示すように、ポリシリコン膜４６上に所定形状のパターンを有するフォトレジスト膜を形成した後、このフォトレジスト膜をマスクにしてポリシリコン膜４６を異方性エッチング技術によりエッチングしてスリット３１を形成する。この後、フォトレジスト膜を剥離し、図１３に示すように、ＯＮＯ膜からなるゲート間絶縁膜１６を全面に堆積する。

続いて、図１４に示すように、ＣＶＤ法により第２層目のポリシリコン膜４７を全面に堆積する。このポリシリコン膜４７を堆積する際も、Ｐ等の不純物をドープすることでシート抵抗を低下させる。

この後、ポリシリコン膜４７上に所定形状のパターンを有するフォトレジスト膜を形成し、さらにこのフォトレジスト膜をマスクにしてポリシリコン膜４７、ゲート間絶縁膜１６、ポリシリコン膜４６、及びシリコン酸化膜１４を異方性エッチング技術によりエッチングして、図１５に示すようにメモリセルトランジスタＣＴのゲート電極１２及び選択トランジスタＳＴのゲート電極１３をパターニング形成する。この際、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間の距離が、メモリセルトランジスタＣＴのゲート電極１２同士の間の距離及び選択トランジスタＳＴのゲート電極１３同士の間の距離よりも短くなるように形成する。ゲート電極の加工後、ゲート電極端の酸化膜の信頼性を確保するために、トンネル酸化膜膜厚相当の酸化を行う。

続いて、各トランジスタのソース／ドレイン拡散層を形成するためのイオン注入が行われる。このイオン注入工程は以下のようにして行われる。すなわち、図２１に示すように基板を垂直方向に対してθ度傾けた状態で、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３をマスクとして使用して、ｎ型不純物として例えばＡｓをイオン注入する。この際、図２２に示すように、ゲート電極１２及び１３が配列されている方向と平行する方向を基点として、ゲート電極１２及び１３のゲート長方向と平行する方向に、まず5Ｅ13ｃｍ-2のドーズ量でイオン注入を行ない、次にウエハを中心角度９０度毎に回転させた後に停止し、ゲート電極１２及び１３のゲート長方向と交差する方向あるいはゲート電極１２及び１３のゲート長方向と平行する方向に、その都度5Ｅ13ｃｍ-2のドーズ量で合計４回のイオン注入を行なう。ここで、図２１に示すように、選択トランジスタＳＴのゲート電極１３同士の間の距離をＸ１、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間の距離をＸ２、メモリセルトランジスタＣＴのゲート電極１２同士の間の距離をＸ３、距離Ｘ１の半分の距離をＸ４、ゲート電極１２及び１３の高さをＴ１とすると、
Ｘ４＝Ｔ１・ｔａｎ（９０−θ）≧Ｘ２ … …（１）
の関係を満足するように、Ｔ１、θ、及びＸ２が設定される。

例えば、トンネル酸化膜となるシリコン酸化膜１４の膜厚を10ｎｍ、第１層目のポリシリコン膜４６の膜厚を60ｎｍ、ゲート間絶縁膜１６の膜厚を18ｎｍ、第２層目のポリシリコン膜４７の膜厚を200ｎｍとし、Ｔ１＝288ｎｍ、θ＝３０度の場合、Ｘ４＝166ｎｍ、Ｘ２＝150ｎｍにすると、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間の基板表面には、４回のイオン注入のうち２回しかイオン注入されない。これに対して、それ以外の基板表面、すなわちメモリセルトランジスタＣＴのゲート電極１２同士の間の基板表面、及び選択トランジスタＳＴのゲート電極１３同士の間の基板表面にはそれぞれ４回のイオン注入が行われる。

すなわち、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３をマスクとして使用して基板の表面に対して斜め方向からＡｓを導入し、基板を水平方向に所定角度回転させた後に停止して基板の表面に対して斜め方向からＡｓを導入し、Ａｓの導入を複数回繰り返される。

この結果、図１６に示すように、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間のｐ型ウエル１１の表面領域にはＡｓの不純物濃度が1Ｅ19ｃｍ-3のｎ−型のソース／ドレイン拡散層２１が形成され、メモリセルトランジスタＣＴのゲート電極１２相互間のｐ型ウエル１１の表面領域にはＡｓの不純物濃度が2Ｅ19ｃｍ-3のソース／ドレイン拡散層２２のｎ−型の第１の領域２２ａが形成され、さらに選択トランジスタＳＴのゲート電極１３相互間のｐ型ウエル１１の表面領域にはＡｓの不純物濃度が2Ｅ19ｃｍ-3のソース／ドレイン拡散層２３のｎ−型の第１の領域２３ａが形成される。

次に、例えば、シリコン窒化膜等をＣＶＤ法により全面に堆積した後、ＲＩＥにより異方性エッチングして、図１７に示すようにゲート電極１２及び１３の側面にサイドウォールスペーサ２０を形成する。

続いて、図１８に示すように、基板表面に対して垂直方向からｎ型の不純物として例えばＡｓをイオン注入して、メモリセルトランジスタＣＴのゲート電極１２相互間のｐ型ウエル１１の表面領域にコンタクト領域であるｎ＋型の第２の領域２２ｂを形成し、且つ選択トランジスタＳＴのゲート電極１３相互間のｐ型ウエル１１の表面領域にコンタクト領域であるｎ＋型の第２の領域２３ｂを形成する。この際、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間では、サイドウォールスペーサ２０によりブロックされ、イオン注入は行われない。

次に、例えばスパッタリング法により全面に金属膜、例えばＣｏを堆積し、基板をアニールすることによってシリコンとＣｏによるシリサイド反応を起こし、その後、未反応のＣｏを除去する。この後、２回目のアニールを行なうことにより、図１９に示すように、ソース／ドレイン拡散層２２及び２３の表面及びゲート電極１２、１３の表面にそれぞれ金属シリサイド２４を形成する。

この後は、図２０に示すように、第１の層間絶縁膜２５の堆積、ソース／ドレイン拡散層２２及び２３の表面に通じるコンタクトホールの開口、ＣＶＤ法によるＷの堆積、ＣＭＰによるＷの研磨を行ってコンタクトプラグ２６を形成し、さらにＡｌ配線膜をスパッタリング法によって堆積した後、フォトリソグラフによりパターニングしてＡｌからなる配線２７ａ、２７ｂを形成し、さらに第２の層間絶縁膜２８の堆積、ビアホールの開口、Ｗの堆積、ＣＭＰによるＷの研磨を行ってビア２９を形成し、Ａｌ配線膜をスパッタリング法によって堆積した後、フォトリソグラフによりパターニングしてＡｌからなる配線３０を形成する。

この後、配線Ａｌの保護のために、ＰＳＧを堆積し、ＰＥ-ＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）によりシリコン窒化膜を堆積し、ボンディング用パッド上の保護膜を除去することにより完成する。

（製造方法の第２実施形態）
次に、図２及び図３に示すような構成のメモリセルアレイを有するフラッシュＥＥＰＲＯＭの第２実施形態の製造方法について説明する。

この実施形態の製造方法は、図６乃至図１５までの工程は第２実施形態の場合と同様である。図１５に示す工程の後に、各トランジスタのソース／ドレイン拡散層を形成するためのイオン注入が行われるが、本実施形態では以下のようにして行われる。

すなわち、図２１に示すようにウエハを垂直方向に対してθ度傾けた状態で、図２２に示すようにゲート電極１２及び１３が配列されている方向と平行する方向を基点として、ゲート電極１２及び１３のゲート長方向と平行する方向に、まず7.5Ｅ13ｃｍ-2のドーズ量でイオン注入を行い、その後、ウエハを中心角度１８０度回転させた後に停止し、7.5Ｅ13ｃｍ-2のドーズ量で都合２回のイオン注入を行なう。さらに、ウエハを水平状態（θ＝０度）にして、基板の垂直方向から5Ｅ13ｃｍ-2のドーズ量でイオン注入を行なう。この場合、ウエハを垂直方向に対してθ度傾けた状態のときのイオン注入工程の際は、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間の基板表面にはイオン注入が行われない。この結果、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間の基板表面のＡｓの不純物濃度は5Ｅ18ｃｍ-3となり、メモリセルトランジスタＣＴのゲート電極１２同士の間の基板表面、及び選択トランジスタＳＴのゲート電極１３同士の間の基板表面のＡｓの不純物濃度は2Ｅ19ｃｍ-3となる。

すなわち、この場合には、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３をマスクとして使用して基板の表面に対して斜め方向からＡｓを導入し、基板を水平方向に所定角度回転させた後に停止して基板の表面に対して斜め方向からＡｓを導入し、Ａｓの導入を複数回（本例では２回）繰り返し、且つ基板の表面に対して垂直方向からＡｓを導入する。

この場合にも、図１６に示すように、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間のｐ型ウエル１１の表面領域に形成されるｎ−型のソース／ドレイン拡散層２１の不純物濃度が、メモリセルトランジスタＣＴのゲート電極１２相互間のｐ型ウエル１１の表面領域に形成されるｎ−型のソース／ドレイン拡散層２２の不純物濃度、及び選択トランジスタＳＴのゲート電極１３相互間のｐ型ウエル１１の表面領域に形成されるｎ−型のソース／ドレイン拡散層２３の不純物濃度よりも低くなる。

図１６以降の工程は第１実施形態の方法と同様であるので、その説明は省略する。

（製造方法の第３実施形態）
次に、図２及び図３に示すような構成のメモリセルアレイを有するフラッシュＥＥＰＲＯＭの第３実施形態の製造方法について説明する。

この実施形態の製造方法は、図６乃至図１５までの工程は第２実施形態の場合と同様である。図１５に示す工程の後に、各トランジスタのソース／ドレイン拡散層を形成するためのイオン注入が行われるが、本実施形態では以下のようにして行われる。

まず、第１または第２実施形態の方法と同様に、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３をマスクとして使用して基板の表面に対して斜め方向からＡｓを導入する。さらに、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間の基板表面をマスクした状態で基板の表面に対して垂直方向からＡｓを導入する。

本実施形態の方法により、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間のｐ型ウエル１１の表面領域の不純物濃度が、メモリセルトランジスタＣＴのゲート電極１２同士の間のｐ型ウエル１１の表面領域の不純物濃度及び選択トランジスタＳＴのゲート電極１３同士の間のｐ型ウエル１１の表面領域の不純物濃度よりも低くなるように形成できる。

なお、本実施形態の方法において、基板の表面に対して斜め方向からＡｓを導入する工程と、メモリセルトランジスタＣＴのゲート電極１２と選択トランジスタＳＴのゲート電極１３との間の基板表面をマスクした状態で基板の表面に対して垂直方向からＡｓを導入する工程の順番は、どちらが先であってもよい。

なお、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出し得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

本発明をフラッシュＥＥＰＲＯＭに実施した場合のメモリセルアレイの等価回路図。 図１に示すメモリセルアレイを半導体基板上に集積化した場合の平面図。 図２中のＡ−Ａ´線に沿った素子構造を示す断面図。 図１に示すメモリセルアレイ内のメモリセルの中から１個のメモリセルを選択して“１”データをプログラムする際に、各部に供給される電圧値の一例を示す図。 図１に示すメモリセルアレイ内のメモリセルの中から１個のメモリセルを選択して“０”データをプログラムする際に、各部に供給される電圧値の一例を示す図。 図２及び図３に示すメモリセルアレイを有するフラッシュＥＥＰＲＯＭの製造する際の最初の工程を示す平面図及び断面図。 図６に続く工程を示す平面図及び断面図。 図７に続く工程を示す平面図及び断面図。 図８に続く工程を示す平面図及び断面図。 図９に続く工程を示す平面図及び断面図。 図１０に続く工程を示す平面図及び断面図。 図１１に続く工程を示す平面図及び断面図。 図１２に続く工程を示す平面図及び断面図。 図１３に続く工程を示す平面図及び断面図。 図１４に続く工程を示す平面図及び断面図。 図１５に続く工程を示す平面図及び断面図。 図１６に続く工程を示す平面図及び断面図。 図１７に続く工程を示す平面図及び断面図。 図１８に続く工程を示す平面図及び断面図。 図１９に続く工程を示す平面図及び断面図。 図１６に示すイオン注入工程を説明するための図。 図１６に示すイオン注入工程を説明するための図。

符号の説明

１１…ｐ型ウエル１１、１２…メモリセルトランジスタのゲート電極、１３…選択トランジスタのゲート電極、１４…シリコン酸化膜、１５…電荷蓄積層、１６…ゲート間絶縁膜、１７…制御ゲート層、１８…第１ゲート層、１９…第２ゲート層、２０…サイドウォールスペーサ、２１…ｎ−型のソース／ドレイン拡散層、２２…メモリセルトランジスタのソース／ドレイン拡散層、２３…選択トランジスタのソース／ドレイン拡散層、２４…金属シリサイド膜、２５…第１の層間絶縁膜、２６…コンタクトプラグ、２７ａ、２７ｂ…配線、２８…第２の層間絶縁膜、２９…ビア、３０…配線、３１…スリット。

Claims (5)

1. 電荷蓄積層と制御ゲート層からなる積層構造のゲート電極を有するメモリセルトランジスタと、ソース、ドレイン拡散層の一方が前記メモリセルトランジスタと共有されている選択トランジスタとからなるメモリセルが半導体基板上に複数個配列されており、
   前記複数の各メモリセル内で前記メモリセルトランジスタと前記選択トランジスタとで共有されているソースまたはドレイン拡散層の不純物濃度が、各メモリセル内のそれ以外のソース、ドレイン拡散層の不純物濃度よりも低く設定されていることを特徴とする半導体記憶装置。
2. 第１導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を複数形成し、
   前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して平行する方向に第２導電型の不純物を導入し、水平方向に所定角度回転させた前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して交差する方向に第２導電型の不純物を導入し、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする半導体記憶装置の製造方法。
3. 第１導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を複数形成し、
   前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向と平行する方向に第２導電型の不純物を導入し、水平方向に所定角度回転させた前記半導体基板の表面に対して斜め方向且つ前記メモリセルトランジスタ及び前記選択トランジスタのゲート長方向に対して平行する方向に第２導電型の不純物を導入し、且つ前記半導体基板の表面に対して垂直方向から第２導電型の不純物を導入して、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする半導体記憶装置の製造方法。
4. 前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極とからなる前記配列を複数形成する際に、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の距離が、前記メモリセルトランジスタのゲート電極同士の間の距離及び前記選択トランジスタのゲート電極同士の間の距離よりも短くなるように形成することを特徴とする請求項２または３記載の半導体記憶装置の製造方法。
5. 第１導電型の半導体基板上に電荷蓄積層と制御ゲート層からなる積層構造のメモリセルトランジスタのゲート電極と選択トランジスタのゲート電極とからなる配列を複数形成し、
   前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極をマスクとして使用して前記半導体基板の表面に対して第２導電型の不純物を導入し、且つ前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面をマスクした状態で前記半導体基板の表面に対して垂直方向から第２導電型の不純物を導入して、前記メモリセルトランジスタのゲート電極と前記選択トランジスタのゲート電極との間の基板表面における不純物濃度が、前記メモリセルトランジスタのゲート電極同士の間の基板表面における不純物濃度及び前記選択トランジスタのゲート電極同士の間の基板表面における不純物濃度よりも低くなるように前記メモリセルトランジスタ及び選択トランジスタのソース、ドレイン拡散層を形成することを特徴とする半導体記憶装置の製造方法。

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