JP2009081251A - Resistance change element, manufacturing method thereof, and resistance change type memory - Google Patents
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Abstract
【課題】抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子を提供する。
【解決手段】基板10と、基板10上に配置された第1の電極11および第2の電極13と、第1および第2の電極の間に配置された抵抗変化部12とを含み、第1および第2の電極の間の電気抵抗値が異なる2以上の状態が存在し、第1および第2の電極を介して抵抗変化部12に駆動電圧または電流を印加することにより、上記2以上の状態から選ばれる1つの状態から他の状態へと変化する抵抗変化素子1であって、第1の電極11と絶縁膜14との積層構造を有する積層体15が基板10上に配置され、抵抗変化部12は、その側面が第1の電極11および絶縁膜14の双方の側面に接するように積層体15と接しており、抵抗変化部12と第2の電極13とが、各々の側面において互いに接している素子とする。
【選択図】図1A variable resistance element having a new structure that can cope with further miniaturization and high integration of elements while reducing the load of the process of forming a variable resistance portion.
A substrate includes a substrate, a first electrode and a second electrode disposed on the substrate, and a resistance change portion disposed between the first and second electrodes. There are two or more states having different electrical resistance values between the first and second electrodes, and the driving voltage or current is applied to the resistance change unit 12 through the first and second electrodes, thereby obtaining the two or more states. A variable resistance element 1 that changes from one state selected from the above state to another state, and a laminated body 15 having a laminated structure of the first electrode 11 and the insulating film 14 is disposed on the substrate 10, The resistance change portion 12 is in contact with the stacked body 15 such that the side surfaces thereof are in contact with both side surfaces of the first electrode 11 and the insulating film 14, and the resistance change portion 12 and the second electrode 13 are connected to each side surface. The elements are in contact with each other.
[Selection] Figure 1
Description
本発明は、駆動電圧または駆動電流の印加により電気抵抗値が変化する抵抗変化素子とその製造方法、ならびに当該素子をメモリ素子として備える抵抗変化型メモリに関する。 The present invention relates to a resistance change element whose electric resistance value changes by application of a drive voltage or a drive current, a manufacturing method thereof, and a resistance change type memory including the element as a memory element.
近年、メモリ素子の微細化の要求が高まっており、微細化による悪影響を受けにくいメモリ素子として、電荷容量ではなく電気抵抗値の変化により情報を記録する不揮発性のメモリ素子が注目されている。このようなメモリ素子の1種に、駆動電圧または電流の印加により電気抵抗値が変化する抵抗変化素子がある。 In recent years, there has been an increasing demand for miniaturization of memory elements, and a nonvolatile memory element that records information not by charge capacity but by a change in electric resistance value has attracted attention as a memory element that is not easily affected by the miniaturization. One type of such a memory element is a resistance change element whose electric resistance value changes when a driving voltage or current is applied.
抵抗変化素子は、抵抗変化部と、抵抗変化部を狭持するように配置された一対の電極とを有し、通常、基板上に、下部電極、抵抗変化層および上部電極の各層が順に積層された構造を有する。この素子は、電気抵抗値が異なる2以上の状態をとることができ、電極間に所定の電圧または電流を印加することにより、その状態を変化させることができる。選択された1つの状態は、電極間に再び所定の電圧または電流を印加するまでは、基本的に保持される(即ち、不揮発性である)。このような効果は、巨大抵抗変化効果(CER:Colossal Electro-Resistance)と呼ばれる。CER効果は微細化による悪影響を受けにくく、また、CER効果では大きな抵抗変化が得られることから、抵抗変化素子は、微細化が可能な次世代の不揮発性メモリ素子として、高い期待を集めている。 The resistance change element has a resistance change portion and a pair of electrodes arranged so as to sandwich the resistance change portion. Usually, a lower electrode, a resistance change layer, and an upper electrode are sequentially stacked on a substrate. Has a structured. This element can take two or more states having different electric resistance values, and the state can be changed by applying a predetermined voltage or current between the electrodes. One selected state is basically maintained (ie, non-volatile) until a predetermined voltage or current is applied again between the electrodes. Such an effect is called a giant resistance change effect (CER: Colossal Electro-Resistance). The CER effect is not easily affected by miniaturization, and a large resistance change can be obtained with the CER effect. Therefore, the resistance change element is highly expected as a next-generation nonvolatile memory element that can be miniaturized. .
ヒックモットによるジャーナル・オブ・アプライド・フィジックスに記載された報告(非特許文献1)では、各種の酸化物において電流−電圧特性にヒステリシスが見られることから、これら各種の酸化物によるCER効果の発現の可能性が指摘されている。 In the report (Non-patent Document 1) described in Journal of Applied Physics by Hick Mott, hysteresis is observed in the current-voltage characteristics of various oxides. The possibility has been pointed out.
特表2002−537627号公報(特許文献1)には、各種の酸化物を用いた抵抗変化素子が開示されており、この素子を用いて構築した不揮発性半導体メモリは、抵抗変化型ランダムアクセスメモリ(Re−RAM)と呼ばれて注目を集めている。Re−RAMは、微細化による制限を受けにくくいため、さらなる高集積化の実現への期待が高い。 JP 2002-537627 A (Patent Document 1) discloses a resistance change element using various oxides, and a nonvolatile semiconductor memory constructed using this element is a resistance change random access memory. It is called (Re-RAM) and has attracted attention. Since Re-RAM is not easily restricted by miniaturization, there is a high expectation for further high integration.
特許第3919205号公報(特許文献2)では、CER効果を発現する材料として、鉄酸化物が検討されている。 In Japanese Patent No. 3919205 (Patent Document 2), iron oxide is studied as a material that exhibits the CER effect.
特開2003−197877号公報(特許文献3)では、抵抗変化素子を多層に積み重ねる(スタックさせる)ことによる、Re−RAMの高集積化が図られている。特許文献3に開示のRe−RAMは、基板の主面に垂直な方向から見て、互いに直交する帯状の一対の電極(ビット線およびワード線)の交点に抵抗変化層が配置されたクロスポイント型のRe−RAMである。このRe−RAMでは、ビット線を挟むように一対のワード線を配置して当該ワード線間でビット線を共通に使用する、即ち電極を共用する、ことにより、素子の微細化および高集積化が図られている。文献3のRe−RAMにおけるワード線およびビット線の上記交点に着目すると、この交点では、Re−RAMを構成する各層の積層方向に、2以上の抵抗変化層が規則的に配置されており、その配置の数だけ多値化がなされた抵抗変化素子が上記交点に位置している、といえる。
特許文献3に示すような、多層スタックかつクロスポイント型のRe−RAMの作製には、抵抗変化素子を構成する各層の積層方向(基板の主面に垂直な方向)に、複数の抵抗変化層を形成する必要がある。そのためには、素子を構成する各層を、何層にも亘って、表面の平坦性を確保しながら均一に作製する技術が必須であるが、今後予想されるさらなる高集積化に対応できるだけの高精度の層形成の制御技術の確保は、現状困難である。また、抵抗変化層の組成を酸化物とする場合、当該層の抵抗値に大きく寄与する酸素含有量を一定に保つ必要があるが、酸化物からなる抵抗変化層は、一般に酸素雰囲気への曝露による酸化処理により形成されるため、何層もの抵抗変化層を一定の酸化物組成で形成することは、現実には難しい。 For manufacturing a multilayer stack and cross-point type Re-RAM as shown in Patent Document 3, a plurality of resistance change layers are arranged in the stacking direction of each layer constituting the resistance change element (direction perpendicular to the main surface of the substrate). Need to form. For this purpose, it is essential to have a technology that uniformly forms each layer of the device over several layers while ensuring the flatness of the surface. It is currently difficult to secure accurate layer formation control technology. Further, when the composition of the resistance change layer is an oxide, it is necessary to keep the oxygen content that greatly contributes to the resistance value of the layer, but the resistance change layer made of an oxide is generally exposed to an oxygen atmosphere. In reality, it is difficult to form a number of variable resistance layers with a constant oxide composition.
このため、従来と同様の制御技術によって抵抗変化部を形成できるなど、抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子の実現が望まれる。 For this reason, the resistance change part has a new structure that can cope with further miniaturization and higher integration of elements while reducing the load of the process of forming the resistance change part, such as the resistance change part can be formed by the same control technology as before. Realization of an element is desired.
本発明は、このような新規構成を有する抵抗変化素子とその製造方法、ならびに当該素子を備える抵抗変化型メモリの提供を目的とする。 It is an object of the present invention to provide a variable resistance element having such a novel configuration, a method for manufacturing the variable resistance element, and a variable resistance memory including the element.
本発明の抵抗変化素子は、基板と、前記基板上に配置された第1の電極および第2の電極と、前記第1および第2の電極の間に配置された抵抗変化部とを含み、前記第1および第2の電極の間の電気抵抗値が異なる2以上の状態が存在し、前記第1および第2の電極を介して前記抵抗変化部に駆動電圧または電流を印加することにより、前記2以上の状態から選ばれる1つの状態から他の状態へと変化する抵抗変化素子であって、前記第1の電極と絶縁膜との積層構造を有する積層体が、前記基板上に配置され、前記抵抗変化部は、その側面が前記第1の電極および前記絶縁膜の双方の側面に接するように、前記積層体と接しており、前記抵抗変化部と前記第2の電極とは、各々の側面において互いに接している素子である。 The resistance change element of the present invention includes a substrate, a first electrode and a second electrode disposed on the substrate, and a resistance change portion disposed between the first and second electrodes, There are two or more states with different electrical resistance values between the first and second electrodes, and by applying a driving voltage or current to the resistance change unit via the first and second electrodes, A variable resistance element that changes from one state selected from the two or more states to another state, the laminate having a laminated structure of the first electrode and an insulating film is disposed on the substrate. The resistance change portion is in contact with the stacked body such that the side surfaces thereof are in contact with both side surfaces of the first electrode and the insulating film, and the resistance change portion and the second electrode are respectively The elements are in contact with each other on the side surface.
本発明の抵抗変化素子の製造方法は、上記本発明の素子の製造方法であって、基板上に、第1の電極と絶縁膜との積層構造を有し、前記第1の電極および前記絶縁膜の側面が露出した第1の積層体を形成する工程(a)と、前記第1の電極および前記絶縁膜の双方の前記側面に、自らの側面が接するように抵抗変化部を形成する工程(b)と、前記第1の電極とともに前記抵抗変化部を狭持し、かつ前記抵抗変化部の側面に自らの側面が接するように、第2の電極を形成する工程(c)とを含む。 The variable resistance element manufacturing method of the present invention is the above-described element manufacturing method of the present invention, which has a laminated structure of a first electrode and an insulating film on a substrate, the first electrode and the insulating A step of forming a first laminate in which a side surface of the film is exposed, and a step of forming a resistance change portion so that the side surface of both the first electrode and the insulating film is in contact with the side surface (B) and a step (c) of forming the second electrode so that the resistance change portion is sandwiched with the first electrode and the side surface of the resistance change portion is in contact with the side surface of the resistance change portion. .
本発明の抵抗変化型メモリは、上記本発明の素子をメモリ素子として備える。 The resistance change type memory according to the present invention includes the element according to the present invention as a memory element.
本発明の素子では、第1の電極および絶縁膜の積層構造を有する積層体と、抵抗変化部とが、抵抗変化部の側面が第1の電極および絶縁膜の双方の側面に接するように、接している。このような素子では、例えば、絶縁膜により互いの絶縁が保持されるように2以上の第1の電極を積層した積層体とし、当該2以上の電極の各々の側面を抵抗変化部の側面と接させることにより、抵抗変化部を電極間で共用させて、素子の多値化を図ることができる。即ち、本発明の素子では、特許文献3に開示の素子のように、複数回のプロセスにより抵抗変化部(特許文献3では抵抗変化層)を基板の主面に垂直な方向に多数積層させるのではなく、最も効率的な例では、1回のプロセスによる1つの抵抗変化部の形成により、素子の多値化が可能となる。このような構成を有する本発明の素子は、抵抗変化部の形成プロセスの負荷が低減されながら、さらなる微細化および高集積化への対応が可能である。また、抵抗変化部が酸化物からなる場合においても、素子内における多値化された各抵抗変化要素の間の特性のバラツキが少なく、特性に優れる高集積化メモリの構築が可能となる。 In the element of the present invention, the laminate having the laminated structure of the first electrode and the insulating film, and the resistance change portion are arranged such that the side surface of the resistance change portion is in contact with both side surfaces of the first electrode and the insulation film. It touches. In such an element, for example, a stacked body in which two or more first electrodes are stacked so that insulation between each other is maintained by an insulating film, and each side surface of the two or more electrodes is defined as a side surface of the resistance change portion. By making contact, the variable resistance portion can be shared between the electrodes, and the multi-value of the element can be achieved. That is, in the element of the present invention, as in the element disclosed in Patent Document 3, a large number of resistance change portions (resistance change layers in Patent Document 3) are stacked in a direction perpendicular to the main surface of the substrate by a plurality of processes. Instead, in the most efficient example, the element can be multi-valued by forming one resistance change portion by one process. The element of the present invention having such a configuration can cope with further miniaturization and higher integration while reducing the load of the process of forming the resistance change portion. Further, even when the resistance change portion is made of an oxide, there is little variation in characteristics between the multi-valued resistance change elements in the element, and a highly integrated memory having excellent characteristics can be constructed.
以下、本発明について、図面を参照しながら具体的に説明する。以下の説明において、同一の部材に同一の符号を付して、重複する説明を省略する場合がある。 Hereinafter, the present invention will be specifically described with reference to the drawings. In the following description, the same reference numerals may be given to the same members, and overlapping descriptions may be omitted.
[抵抗変化素子]
図1、2に本発明の抵抗変化素子の一例を示す。図2は、図1に示す抵抗変化素子1を、その上面から見た(基板10に垂直な方向から見た)平面図である。
[Resistance change element]
1 and 2 show an example of the variable resistance element of the present invention. FIG. 2 is a plan view of the
図1、2に示す素子1では、基板10上に、第1の電極11、抵抗変化部12、第2の電極13、絶縁膜14、上部配線電極16、および下部配線電極17が配置されている。
In the
以下、図1、2に示す素子1における上記各部材について説明する。
Hereinafter, each of the members in the
第1の電極11は、基板10の主面に平行な面上を伸長する帯状であり、当該電極11を狭持する一対の絶縁膜14とともに積層体15を構成している。積層体15は、第1の電極11と絶縁膜14との積層構造を有しているともいえ、この積層構造における第1の電極11および絶縁膜14の積層方向は、基板10の主面に垂直である。
The
抵抗変化部12は、基板10の主面に垂直な方向を中心軸の伸長する方向(中心軸方向)とする円筒状である。抵抗変化部12は、その側面(外周面)が第1の電極11および絶縁膜14の双方の側面に接するように、積層体15と接している。第1の電極11における抵抗変化部12に接する側面と、絶縁膜14における抵抗変化部12に接する側面とは、同一平面上にある。抵抗変化部12は、その外周面の全周に亘って第1の電極11と接した部分を有するが、当該外周面におけるその他の部分は絶縁層14と接している。即ち、第1の電極11は、抵抗変化部12の外周面の一部に接していることになる。第1の電極11を基準に考えると、第1の電極11は、抵抗変化部12の外周面に対応する形状の周面で形成される貫通孔を有し、抵抗変化部12は、この貫通孔内に配置されている、ともいえる。
The
第2の電極13は、基板10の主面に垂直な方向に伸長する円柱状であり、第2の電極13と抵抗変化部12とは、各々の側面において互いに接している。より具体的には、第2の電極13は、抵抗変化部12の内周面に対応する形状の周面を有する円柱状であり、円筒状の抵抗変化層12の内部に、当該内部を充填するように配置されている。即ち、抵抗変化部12の内周面全体が、第2の電極13に接している。
The
第1の電極11および第2の電極13は、抵抗変化部12と接するように、基板10の主面に沿う方向で抵抗変化部12を狭持している。
The
上部配線電極16および下部配線電極17は、基板10の主面に平行な面上を伸長する帯状である。上部配線電極16は、抵抗変化部12および第2の電極13の上面と接するように配置されており、第2の電極13と電気的に接続されている。下部配線電極17は、抵抗変化部12および第2の電極13の下面と接するように配置されており、第2の電極13と電気的に接続されている。また、下部配線電極17は、基板10に埋め込まれているが、このような配線電極はダマシンプロセスにより形成できる。上部配線電極16および下部配線電極17と、第1の電極11とは、基板10の主面に垂直な方向から見て、互いに直交している。
The
抵抗変化部12は、第1の電極11と第2の電極13との間に配置されており(図1の破線で囲まれた部分を参照)、電気抵抗値が異なる2以上の状態を有する。抵抗変化部12の当該状態は、第1の電極11および第2の電極13を介した駆動電圧または電流の印加により、上記2以上の状態から選ばれる1つの状態から他の状態へと変化する。即ち、素子1には、第1の電極11と第2の電極13との間の電気抵抗値が異なる2以上の状態が存在し、この状態は、第1の電極11と第2の電極13とを介する抵抗変化部12への駆動電圧または電流の印加により、上記2以上の状態から選ばれる1つの状態から他の状態へと変化する。
The
典型的には、抵抗変化部12は、相対的に電気抵抗値が高い高抵抗状態と、相対的に電気抵抗値が低い低抵抗状態との2つの上記状態を有する。即ち、典型的には、素子1には、第1の電極11と第2の電極13との間の電気抵抗値が異なる2つの状態(高抵抗状態および低抵抗状態)が存在し、素子1は、駆動電圧または電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。
Typically, the
素子1では、第2の電極13と上部配線電極16および下部配線電極17とが電気的に接続されている。このため、例えば、第1の電極11をワード線(またはビット線)とし、これと直交する上部配線電極16および/または下部配線電極17をビット線(またはワード線)とするメモリを構築してもよく、この場合、当該ワード線およびビット線を介して抵抗変化部12に駆動電圧または電流を印加することによって、抵抗変化部12の上記状態の変化が可能となり、Re−RAMとして動作させることができる。
In the
図3に本発明の抵抗変化素子の別の一例を示す。図3に示す素子1は、積層体15の構成以外は、図1、2に示す素子1と同様の構成を有する。
FIG. 3 shows another example of the variable resistance element of the present invention. The
図3に示す素子1では、積層体15は、2以上の第1の電極11および絶縁膜14が交互に積層された積層構造を有し、この2以上の第1の電極11の各々は、1つの共通の抵抗変化部12と接している。即ち、図3に示す素子1では、複数の第1の電極11間で抵抗変化部12を共用している。
In the
このような素子1では、文献3に開示のクロスポイント型のRe−RAMとは異なり、抵抗変化素子を構成する各層の積層方向に複数の抵抗変化層を形成することなく、例えば1つの抵抗変化部12を形成し、その抵抗変化部12を複数の第1の電極11で共用することで、素子の多値化を実現できる。即ち、素子1では、その多値化にあたって、抵抗変化部の形成プロセスの負荷を低減でき、さらなる微細化および高集積化が実現可能となる。
In such an
本発明の素子の各部分がとりうる構成の例を説明する。 An example of a configuration that each part of the element of the present invention can take will be described.
積層体15の構成は、第1の電極11と絶縁膜14との積層構造を有し、かつ、当該積層体15に含まれる第1の電極11および絶縁膜14の双方の側面が抵抗変化部12の側面と接する限り、特に限定されない。
The structure of the
積層体15の積層構造における第1の電極11と絶縁膜14との積層方向は、典型的には基板10の主面に垂直である(換言すれば、第1の電極11と絶縁膜14との積層面は、典型的には基板10の主面に平行である)が、当該積層方向は、基板10の主面に垂直な方向から傾いていてもよい。ただし、傾きの程度が過度に大きくなると、本発明の効果を得ることが難しくなるため、傾きの程度は、通常、数度程度以内とすることが好ましい。
The stacking direction of the
積層体15が基板10に接して配置されている場合、基板10には第1の電極11が接していてもよいし、絶縁膜14が接していてもよい。図1〜3に示す例では、第1の電極11は基板10から離れて配置されており、また、上記積層構造において、絶縁膜14により狭持されている。
When the
第1の電極11における抵抗変化部12に接する側面と、絶縁膜14における抵抗変化部12に接する側面とは、異なる平面上にあっても同一平面上にあってもよい。双方の側面が同一平面上にある素子1は、例えば、後述するように、第1の電極11と絶縁膜14との積層構造を有する積層体に柱状の開口部を形成し、形成した開口部内に抵抗変化部12を配置して製造できるため、当該素子を多値化するにあたって、抵抗変化部12の形成プロセスの負荷をさらに低減できる。
The side surface in contact with the
本発明の素子では、図3に示す例のように、積層体15が、2以上の第1の電極11および絶縁膜14が交互に積層された積層構造を有し、上記2以上の第1の電極11から選ばれる少なくとも2つの電極が、共通の抵抗変化部12と接していてもよい。このような素子1では、抵抗変化部12を複数の電極(駆動電圧または電流を印加する電極)で共用することにより、多値化が実現できる。この場合、積層体15に含まれる第1の電極11の全てが、1つの共通の抵抗変化部12と接していてもよい。
In the element of the present invention, as in the example shown in FIG. 3, the
またこの場合、上記少なくとも2つの電極における前記抵抗変化部と接する側面は、互いに異なる平面上にあっても同一平面上にあってもよい。上記側面が同一平面上にある素子1は、例えば、後述するように、2以上の第1の電極11と絶縁膜14との積層構造を有する積層体に柱状の開口部を形成し、形成した開口部内に抵抗変化部12を配置して製造できるため、当該素子を多値化するにあたって、抵抗変化部12の形成プロセスの負荷をさらに低減できる。
In this case, the side surfaces of the at least two electrodes that are in contact with the resistance change portion may be on different planes or on the same plane. The
第1の電極11の形状は、積層膜14および抵抗変化部12との間で上記関係を満たす限り特に限定されないが、素子の微細化および高集積化を促進できる観点からは、通常、平板状であり、その一形態として帯状であってもよい。特に、2以上の素子により抵抗変化型メモリを構築する場合などには、第1の電極11が帯状であることが好ましく、帯状の第1の電極11は、基板の主面に平行な面上を伸長することが好ましい。
The shape of the
抵抗変化部12の形状は、積層体15(第1の電極11および絶縁膜14)ならびに第2の電極13との間で上記関係を満たす限り特に限定されない。例えば、抵抗変化部12は、基板10の主面に垂直な方向に伸長する柱状であってもよい。柱状の例としては、角柱状、円柱状、楕円柱状などが挙げられる。一例として抵抗変化部12が四角柱状である場合、第1および第2の電極は、例えば、抵抗変化部12における相対する側面に、それぞれ接していればよい。
The shape of the
また例えば、抵抗変化部12は、基板10の主面に垂直な方向を中心軸方向とする筒状であってもよい。筒状の例としては、角筒状、円筒状、楕円筒状などが挙げられる。抵抗変化部12が筒状である場合、第1および第2の電極は、例えば、抵抗変化部12の外周面および内周面に、それぞれ接していてもよい。図1〜3に示す例では、抵抗変化部12は、基板10の主面に垂直な方向を中心軸方向とする円筒状であり、第1の電極11は、抵抗変化部12の外周面に接している。また、上記例において第1の電極11は、抵抗変化部12の外周面に対応する形状の周面で形成される貫通孔を有しており、抵抗変化部12は、第1の電極11の当該貫通孔内に配置されている。このとき、第1の電極11は、基板10の主面に平行な主面を有する平板状であることが好ましく、抵抗変化型メモリの構築を考慮すると、基板10の主面に平行な面上を伸長する帯状であることが好ましい。
Further, for example, the
第2の電極13の形状は、抵抗変化部12との間で上記関係を満たす限り特に限定されない。
The shape of the
抵抗変化部12が基板10の主面に垂直な方向を中心軸方向とする筒状である場合、第2の電極13は、例えば、抵抗変化部12の内周面に対応する形状の周面を有する柱状であって、抵抗変化部12の内部に配置されていてもよい。このとき、第2の電極13は、抵抗変化部12の内周面に接し、また、抵抗変化部12は、その内周面の全周に亘って第2の電極13と接した部分を有する。このような素子の構成例として、図1〜3に示す例が挙げられる。上記例では、第2の電極13は、筒状の抵抗変化部12の内部を充填するように配置されているともいえ、このように素子を構成することにより、2以上の第1の電極11の配置により多値化された素子とした場合においても、素子の動作をより安定させることができる。また、第2の電極13と電気的に接続された上部配線電極16および/または下部配線電極17を配置することにより、2以上の素子1を組み合わせた抵抗変化型メモリの構築がより容易となる。
When the
上部配線電極16および下部配線電極17は、必要に応じて配置されていればよい。また、各々の配線電極が接続される電極は、図1〜3に示す例では第2の電極13であるが、特に第2の電極に限定されない。図1〜3に示す例のように、抵抗変化部12の上部および/または下部に、第2の電極13と電気的に接続された帯状の上部配線電極16および/または下部配線電極17を配置することにより、2以上の素子1を組み合わせた抵抗変化型メモリの構築がより容易となる。特に、第1の電極11および上記配線電極を、基板10の主面に平行な面上を伸長する帯状とし、さらに、基板10の主面に垂直な方向から見て、互いに直交するように両者を配置することにより、高集積化された抵抗変化型メモリの構築がより容易となる。
The
基板10の種類は特に限定されず、典型的には、Si基板などの半導体基板、あるいは、TEOS(テトラエチルオルトシリケート)基板、熱酸化Si(SiO2)基板、SiOC基板などの絶縁体基板である。低誘電率の有機系材料からなる基板10としてもよい。基板10として半導体基板を用いた場合、本発明の抵抗変化素子と、当該素子とは異なる半導体素子とを同一基板上に作製し、組み合わせることが容易となる。半導体基板には、トランジスタやコンタクトプラグなどが形成された基板が含まれる。
The type of the
第1の電極11および第2の電極13は、導電性に優れる材料(例えば、比抵抗にして100mΩ・cm以下)からなればよく、当該材料の具体的な例として、銅(Cu)、アルミニウム(Al)、白金(Pt)、タンタル(Ta)、タングステン(W)、窒化タンタル(Ta−N)、窒化チタン(Ti−N)、窒化アルミニウムチタン(Ti−Al−N)などが挙げられる。図1〜3に示す例のように、筒状の抵抗変化部12の内部に充填された第2の電極13とする場合、当該電極は、抵抗変化部12の内周面に接するように上記例示した材料からなる薄い皮膜が形成され、この皮膜の内側にタングステンなどの導電体が充填された構造を有していてもよい。
The
第1の電極11とともに積層体15を構成する絶縁膜14は、基本的に絶縁体からなればよく、絶縁体の具体的な例として、SiO2、Al2O3、SiOCなどが挙げられる。低誘電率の有機系材料からなる絶縁膜14としてもよい。
The insulating
上部配線電極16および下部配線電極17は、第1および第2の電極11、13と同様に、導電性に優れる材料からなればよい。
Similar to the first and
抵抗変化部12を構成する材料(抵抗変化材料)は、抵抗変化部12が電気抵抗値の異なる2以上の状態を有し、第1および第2の電極11、13を介した駆動電圧および電流の印加によって上記2以上の状態から選ばれる1つの状態から他の状態へと変化できる限り、特に限定されない。一般的な抵抗変化素子に用いられている抵抗変化材料を、広く用いることができる。
The material (resistance change material) constituting the
金属酸化物を主成分とする抵抗変化部12としてもよく、金属酸化物としては、鉄(Fe)、チタン(Ti)、タングステン(W)、タンタル(Ta)およびハフニウム(Hf)から選ばれる少なくとも1種の元素の酸化物が、高い抵抗変化特性を実現できることから、好ましい。なお、主成分とは、抵抗変化部12を構成する材料のうち、含有率にして50重量%以上を占める材料(成分)をいう。
The
図4、5に本発明の抵抗変化素子の別の一例を示す。図5は、図4に示す素子1をその上面から見た平面図である。図4、5に示す素子1は、第1の電極11における抵抗変化部12と接する部分に、非線形の電気特性を有する導電膜(非線形導電膜)18が形成されている以外は、図1、2に示す素子1と同様の構成を有する。このような素子1とすることにより、非線形の抵抗変化特性を実現できる。なお、「非線形の抵抗変化特性」とは、素子への駆動電圧または電流の印加に対して、対称であっても非対称であってもよい。
4 and 5 show another example of the variable resistance element of the present invention. FIG. 5 is a plan view of the
非線形導電膜18は、第2の電極13における抵抗変化部12と接する部分に形成されていてもよい。即ち、本発明の素子では、第1の電極11および第2の電極13から選ばれる少なくとも1つの電極における抵抗変化部12と接する部分に、非線形導電膜18が形成されていてもよい。なお、非線形導電膜18は、上記少なくとも1つの電極の一部分である。
The nonlinear
非線形導電膜18は、ショットキー伝導作用を有することが好ましい。
The nonlinear
非線形導電膜18は、単独で非線形の電気特性を発現する材料だけではなく、抵抗変化部12を構成する材料との関係において非線形の電気特性を発現する材料であってもよい。例えば、抵抗変化部12が鉄酸化物(FeOX1:典型的には、3/2≧X1>4/3)からなる場合、非線形導電膜18は、金(Au)または白金(Pt)などであってもよい。
The non-linear
非線形導電膜18は、バルクの電極の表面に形成されたメッキ層(メッキ電極層)であってもよい。
The nonlinear
本発明の素子は複数配列させることができ、例えば、本発明の素子をメモリ素子として複数配列させて、抵抗変化型メモリを構築できる。 A plurality of elements of the present invention can be arranged. For example, a resistance change type memory can be constructed by arranging a plurality of elements of the present invention as memory elements.
図6、7に、図4、5に示す素子1をアレイ状に配列させた構成の一例を示す。図7は、図6に示す素子群2を、その上面から見た平面図である。図6、7に示す素子群2では、3つの素子1がアレイ状に配列している。素子群2では、第1の電極11が、基板10の主面に平行な面上を伸長する帯状であり、素子1間で共用されている。また、第1の電極11は、各素子1における帯状の上部配線電極16および下部配線電極17と直交している。
6 and 7 show an example of a configuration in which the
図6、7に示す素子群2を、上部配線電極16および下部配線電極17を共用させながら複数配列させて、素子1を行列状(マトリクス状)に配列させることも可能である。このような素子群の構成例を図8に示す。
A plurality of
図8に示す素子群3では、6つの素子1がマトリクス状に配列しており、行方向に配列した素子1間では、基板10の主面に平行な面上を伸長する帯状の第1の電極11が共用されている。また、列方向に配列した素子1間では、基板10の主面に平行な面上を伸長する帯状の上部配線電極16および下部配線電極17が共用されている。第1の電極11と、上部配線電極16および下部配線電極17とは、基板10の主面に垂直な方向から見て、互いに直交している。
In the element group 3 shown in FIG. 8, the six
図8に示す素子群3では、例えば、上部配線電極16(あるいは下部配線電極17)をビット線とし、第1の電極11をワード線として(ビット線とワード線とは逆であってもよい)、1つのビット線およびワード線を選択し、その交点に位置する素子1(1a)に駆動電圧または電流を印加する(図8の矢印を参照)ことにより、当該素子1aの電気抵抗値の状態を変化させることができる。ここで、素子1aの電気抵抗値の状態に対して情報(ビット)を割り当てることで、選択したビット線およびワード線を介する素子1aへの駆動電圧または電流の印加を、素子1aへの情報の書き込み、または素子1aからの情報の読み出しとすることができる。即ち、図8に示す構成により、ランダムアクセス性を有する抵抗変化型メモリの実現が可能となる。
In the element group 3 shown in FIG. 8, for example, the upper wiring electrode 16 (or the lower wiring electrode 17) may be a bit line and the
図9に、図8に示す素子群3の等価回路を示す。素子1(1a)におけるダイオードの記号は、当該素子における非線形導電膜18に対応している。図9における矢印は、選択したビット線32およびワード線33を介した素子1aへの駆動電圧または電流の印加を示す。
FIG. 9 shows an equivalent circuit of the element group 3 shown in FIG. The symbol of the diode in the element 1 (1a) corresponds to the nonlinear
本発明の素子の構成は、図1〜5に示す例に限定されない。第1の電極、抵抗変化部、第2の電極、ならびに第1の電極および絶縁膜の積層構造を有する積層体が、上述した関係を互いに満たす限り、その他の構成をとることができる。例えば、図10に示すような素子1であってもよい。
The structure of the element of the present invention is not limited to the examples shown in FIGS. Other structures can be employed as long as the first electrode, the resistance change portion, the second electrode, and the stacked body having the stacked structure of the first electrode and the insulating film satisfy the above relationship. For example, the
図10に示す素子1は、以下の構成を有する。抵抗変化部12は、基板10の主面に垂直な方向を中心軸方向とする筒状であり、帯状の上部配線電極16および下部配線電極17が伸長する方向に引き伸ばされた形状を有する。換言すれば、抵抗変化部12は、その基板10の主面に平行な断面において、相対する内周面同士の距離が相対的に小さい短軸方向と、相対する内周面同士の距離が相対的に大きい長軸方向とを有する。抵抗変化部12には、上記長軸方向を長さ、上記短軸方向を幅、基板10の主面に垂直な方向を深さとするスリット状の空間が形成されていることになるが、当該空間には、第2の電極13が充填されている。
The
また、図10に示す素子1は、上部配線電極16および下部配線電極17が伸長する方向と直交する方向に伸長する帯状の第1の電極11a、11bを備え、第1の電極11a、11bは、基板10の主面に平行な方向に互いに離間して、それぞれ抵抗変化部12の外周面と接している。第1の電極11a、11bには、抵抗変化部12の外周面の一部に対応する形状の側面を有する切り欠き部が形成されており、抵抗変化部12は、第1の電極11a、11bにおける当該切り欠き部に嵌合するように配置されているともいえる。このような素子1では、第1の電極11a、11b間で抵抗変化部12を共用することで多値化が可能となり、抵抗変化部の形成プロセスの負荷を低減しながら、素子の微細化および高集積化が可能となる。
The
図10に示す素子では、基板10の主面に平行な方向に離間した2以上の第1の電極11(11a、11b)によって抵抗変化部12が共用されているが、さらに、図3に示す素子のように、基板10の主面に垂直な方向に互いに離間する第1の電極11を配置して、これらの第1の電極11による抵抗変化部12の共用が併せて行われていてもよい。この場合、素子のさらなる微細化および高集積化が可能となる。
In the element shown in FIG. 10, the
本発明の素子の接合面積に特に限定はないが、例えば、0.05μm2以下としてもよい。ここで、「接合面積」とは、抵抗変化部12と第1の電極11との接触面積、および、抵抗変化部12と第2の電極13との接触面積から選ばれる小さい方の面積を意味する。
The junction area of the element of the present invention is not particularly limited, but may be 0.05 μm 2 or less, for example. Here, the “junction area” means the smaller area selected from the contact area between the
本発明の素子をメモリ素子として備える抵抗変化型メモリのより具体的な例は、後述する。 A more specific example of the resistance change type memory including the element of the present invention as a memory element will be described later.
[抵抗変化素子の製造方法]
上記説明した本発明の素子は、例えば、本発明の製造方法により形成できる。
[Method of manufacturing variable resistance element]
The element of the present invention described above can be formed by, for example, the manufacturing method of the present invention.
即ち、本発明の製造方法は、上記本発明の素子の製造方法であって、第1の電極と絶縁膜との積層構造を有し、かつ、第1の電極および絶縁膜の側面が露出した第1の積層体を基板上に形成する工程(a)と、第1の電極および絶縁膜の双方の上記側面に、自らの側面が接するように抵抗変化部を形成する工程(b)と、第1の電極とともに抵抗変化部を狭持し、かつ抵抗変化部の側面に自らの側面が接するように、第2の電極を形成する工程(c)とを含む。 That is, the manufacturing method of the present invention is a manufacturing method of the element of the present invention, which has a laminated structure of the first electrode and the insulating film, and the side surfaces of the first electrode and the insulating film are exposed. A step (a) of forming a first laminated body on a substrate, a step (b) of forming a resistance change portion so that the side surface of the first stacked body and the side surface of both the first electrode and the insulating film are in contact with each other; A step (c) of forming the second electrode so that the side surface of the resistance change portion is in contact with the side surface of the resistance change portion while holding the resistance change portion together with the first electrode.
本発明の製造方法では、工程(a)において、2以上の第1の電極および絶縁膜が交互に積層された積層構造を有する第1の積層体を形成し、工程(b)において、2以上の第1の電極から選ばれる少なくとも2つの電極の上記側面に自らの側面が接するように、抵抗変化部を形成してもよい。 In the manufacturing method of the present invention, in the step (a), a first laminated body having a laminated structure in which two or more first electrodes and insulating films are alternately laminated is formed, and in the step (b), two or more The resistance change portion may be formed so that its side surface is in contact with the side surface of at least two electrodes selected from the first electrodes.
本発明の製造方法では、工程(a)において、第1の電極と絶縁膜との積層構造を有する第2の積層体を基板上に形成し、形成した第2の積層体に、第1の電極および絶縁膜の側面が露出するように開口部を形成することで、上記第1の積層体を形成してもよい。 In the manufacturing method of the present invention, in the step (a), a second stacked body having a stacked structure of the first electrode and the insulating film is formed on the substrate, and the first stacked body is formed with the first stacked body. The first stacked body may be formed by forming an opening so that the side surfaces of the electrode and the insulating film are exposed.
このとき、工程(a)において、上記第2の積層体に、基板の主面に垂直な方向に中心軸方向を有する柱状の開口部を形成してもよい。またこの後に、工程(b)において、形成した開口部に、当該開口部の内周面に対応する形状の外周面を有する筒状の抵抗変化部を形成し、工程(c)において、工程(b)で形成した抵抗変化部の内部に、当該抵抗変化部の内周面に対応する周面を有する柱状の第2の電極を形成してもよい。 At this time, in the step (a), a columnar opening having a central axis direction in a direction perpendicular to the main surface of the substrate may be formed in the second stacked body. After this, in step (b), a cylindrical resistance change portion having an outer peripheral surface having a shape corresponding to the inner peripheral surface of the opening is formed in the formed opening, and in step (c), the step ( A columnar second electrode having a peripheral surface corresponding to the inner peripheral surface of the resistance change portion may be formed inside the resistance change portion formed in b).
本発明の製造方法では、第2の電極と電気的に接続された帯状の配線電極を形成する工程をさらに含んでいてもよい。 The manufacturing method of the present invention may further include a step of forming a strip-shaped wiring electrode electrically connected to the second electrode.
本発明の製造方法では、工程(a)〜(c)以外に、任意の工程を含んでいてもよい。 In the manufacturing method of this invention, arbitrary processes other than process (a)-(c) may be included.
本発明の素子の製造方法の具体的な一例を、図11〜図19を用いて説明する。 A specific example of the device manufacturing method of the present invention will be described with reference to FIGS.
最初に、図11(a)、(b)に示すように、基板10の表面に、紙面に垂直な方向に伸長する帯状の下部配線電極17をストライプ状に形成する。なお、図11(b)は、図11(a)における断面A−Aに対応しており、以降の図12〜19においても同様に、(a)における上記断面(図12以降は、切断線の図示を省略する)を(b)に示す。
First, as shown in FIGS. 11A and 11B, strip-like
図11に示す例では、下部配線電極17は基板10に埋め込まれており、下部配線電極17の表面と基板10の表面とは同一平面上にある。このような下部配線電極17は、ダマシンプロセスにより形成できる。下部配線電極17に銅(Cu)を用いる場合、当該配線電極はCuダマシンプロセスにより形成できるが、下部配線電極17の表面にCuが露出している必要はなく、例えば、Ta−Nなどの導電性材料の被覆が施されていてもよい。
In the example shown in FIG. 11, the
次に、図12に示すように、基板10および下部配線電極17上に、絶縁膜14と導電膜21とが交互に積層された積層体(第2の積層体)を形成する。図12に示す例では、第2の積層体は、3層の絶縁膜14と、隣り合う絶縁膜14間に配置された2層の導電膜21とを有するが、第2の積層体における導電膜21および絶縁膜14の積層数は特に限定されない。
Next, as illustrated in FIG. 12, a stacked body (second stacked body) in which the insulating
次に、図13に示すように、第2の積層体を微細加工して、導電膜21を第1の電極11とする。図13に示す例では、第1の電極11が、基板10の主面に垂直な方向から見て、下部配線電極17と直交する帯状となるように微細加工している。微細加工の方法は特に限定されず、例えば、リソグラフィー法およびエッチング法を用いることができる。
Next, as shown in FIG. 13, the second stacked body is finely processed to form the
次に、図14に示すように、基板10、下部配線電極17および第1の積層体を含む全体に絶縁材料を堆積させた後に、その表面をCMP(ケミカルメカニカルポリッシュ)法などにより平坦化して、基板10、下部配線電極17および第1の積層体を覆う絶縁層22を形成する。これにより、第1の電極11の側面は絶縁層22に覆われる。堆積させる絶縁材料は特に限定されず、例えば、TEOSを用いればよい。
Next, as shown in FIG. 14, after an insulating material is deposited on the entire surface including the
次に、図15に示すように、基板10の主面に垂直な方向から見て、下部配線電極17と第1の電極11とが交差する部分に、下部配線電極17が露出するように開口部23を形成する。開口部23は公知の方法により形成すればよく、その形状は、形成したい抵抗変化部の形状に応じて調整すればよい。これにより、第2の積層体は、第1の電極11と絶縁膜14との多層構造を有し、第1の電極11および絶縁膜14の側面が露出した第1の積層体となる。
Next, as shown in FIG. 15, when viewed from the direction perpendicular to the main surface of the
次に、図16に示すように、開口部23の内部に抵抗変化材料24を堆積させる。このとき、開口部23の底面(下部配線電極17の露出面)および側面には、抵抗変化材料24を堆積させるが、開口部23の内部が抵抗変化材料24で充填されないようにする。
Next, as shown in FIG. 16, a
次に、図17に示すように、開口部23の底面および絶縁層22上に堆積した抵抗変化材料24をエッチング法などにより除去して、開口部23の側面に堆積した抵抗変化材料24を抵抗変化部12とする。抵抗変化材料24の除去にあたっては、指向性が高いドライエッチング手法を用いるとよい。
Next, as shown in FIG. 17, the
次に、図18に示すように、開口部23の内部を充填するように導電性材料25を堆積させる。導電性材料25は、下部配線電極17との電気的な接続が確保されるように堆積させればよい。これにより開口部23の内部が、筒状の抵抗変化部12、および抵抗変化部12の内部に充填された導電性材料25により埋め込まれる。
Next, as shown in FIG. 18, a
次に、図19に示すように、絶縁層22上に堆積した導電性材料25をCMP法などにより除去し、絶縁層22の表面を平坦化するとともに、開口部23に埋め込まれた導電性材料25をプラグ状の第2の電極13とする。次に、下部配線電極17が伸長する方向と同じ方向に伸長する帯状の上部配線電極16を、第2の電極13との電気的な接続が確保されるように、抵抗変化部12および第2の電極13の上部に形成して、本発明の素子1と、当該素子が配列した素子群とを実現できる。上部配線電極16は、一般的なリソグラフィー法あるいはエッチング法を併用して、公知の方法により形成できる。
Next, as shown in FIG. 19, the
図11〜19に示す例では、開口部23の底面に堆積した抵抗変化材料24を除去しているが(図17参照)、上記底面に堆積した抵抗変化材料24は必ずしも除去しなくてもよい。この場合、図20に示すように、抵抗変化部12が有底筒状である素子1が形成されるが、上部配線電極16をビット線(あるいはワード線)として駆動電圧または電流を印加することにより、素子1を駆動できる。なお、図20に示す例では、基板10上に抵抗変化部12が直接形成されているが、このような素子1は、例えば、第1または第2の積層体における、基板10の主面に垂直な方向から見て下部配線電極17が形成されていない部分に、基板10が露出するように開口部23を形成し、形成した開口部23に抵抗変化材料24および導電性材料25を堆積させて形成できる。
In the example shown in FIGS. 11 to 19, the
本発明の素子の製造方法の別の一例を、図21〜29を用いて説明する。 Another example of the device manufacturing method of the present invention will be described with reference to FIGS.
最初に図21(a)、(b)に示すように、基板10の表面に、紙面に垂直な方向に伸長する帯状の下部配線電極17をストライプ状に形成する。下部配線電極17の形成方法は、図11に示す例と同様であればよい。なお、図21(b)は、図21(a)における断面A−Aに対応しており、以降の図22〜29においても同様に、(a)における当該断面(図22以降は、切断線の図示を省略する)を(b)に示す。
First, as shown in FIGS. 21A and 21B, strip-like
次に、図22に示すように、基板10および下部配線電極17上に、絶縁膜14と導電膜21とが交互に積層された積層体(第2の積層体)を形成する。第2の積層体の形成は、図12に示す例と同様であればよい。
Next, as illustrated in FIG. 22, a stacked body (second stacked body) in which the insulating
次に、図23に示すように、基板10の主面に垂直な方向から見て、下部配線電極17と導電膜21とが交差する部分に、下部配線電極17が露出するように開口部23を形成する。開口部23は公知の方法により形成すればよく、その形状は、形成したい抵抗変化部の形状に応じて調整すればよい。これにより、第2の積層体は第1の積層体となる。
Next, as shown in FIG. 23, the
次に、図24に示すように、開口部23の内部に抵抗変化材料24を堆積させる。このとき、開口部23の底面(下部配線電極17の露出面)および側面には、抵抗変化材料24を堆積させるが、開口部23の内部が抵抗変化材料24で充填されないようにする。
Next, as shown in FIG. 24, a
次に、図25に示すように、開口部23の底面、ならびに導電膜21と絶縁膜14との積層体上に堆積した抵抗変化材料24をエッチング法などにより除去して、開口部23の側面に堆積した抵抗変化材料24を抵抗変化部12とする。抵抗変化材料24の除去にあたっては、指向性が高いドライエッチング手法を用いるとよい。
Next, as shown in FIG. 25, the
次に、図26に示すように、開口部23の内部を充填するように導電性材料25を堆積させる。導電性材料25は、下部配線電極17との電気的な接続が確保されるように堆積させればよい。これにより開口部23の内部が、筒状の抵抗変化部12、および抵抗変化部12の内部に充填された導電性材料25により埋め込まれる。
Next, as shown in FIG. 26, a
次に、図27に示すように、導電膜21と絶縁膜14との積層体上に堆積した導電性材料25をCMP法などにより除去し、積層体の表面を平坦化するとともに、開口部23に埋め込まれた導電性材料25をプラグ状の第2の電極13とする。
Next, as shown in FIG. 27, the
次に、図28に示すように、導電膜21と絶縁膜14との積層体を微細加工して、導電膜21を第1の電極11とする。微細加工の方法は特に限定されず、例えば、リソグラフィー法およびエッチング法を用いることができる。その後、基板10、下部配線電極17および積層体を含む全体に絶縁材料を堆積させた後に、その表面をCMP法などにより平坦化して、基板10、下部配線電極17および積層体を覆う絶縁層22を形成する。これにより、第1の電極11の側面は絶縁層22に覆われる。堆積させた絶縁材料の平坦化は、抵抗変化部12および第2の電極13が露出するように行えばよい。堆積させる絶縁材料は特に限定されず、例えば、TEOSを用いればよい。
Next, as illustrated in FIG. 28, the stacked body of the
次に、図29に示すように、下部配線電極17が伸長する方向と同じ方向に伸長する帯状の上部配線電極16を、第2の電極13との電気的な接続が確保されるように、抵抗変化部12および第2の電極13の上部に形成して、本発明の素子1と、当該素子が配列した素子群とを実現できる。上部配線電極16は、一般的なリソグラフィー法あるいはエッチング法を併用して、公知の方法により形成できる。
Next, as shown in FIG. 29, the strip-shaped
図11〜19、および図21〜29に示す例において、下部配線電極17の形成にダマシンプロセスを適用する場合、性質の異なる低誘電絶縁膜の積層膜に配線と接続ビアとを同時に導通形成するハイブリッドデュアルダマシン法、単層の低誘電絶縁膜に配線と接続ビアとを同時に導通形成するデュアルダマシン法、配線と接続ビアとの形成に個別にダマシン法を実施するシングルダマシン法などのいずれの方法を用いてもよい。また、具体的な工程(例えば、絶縁膜形成工程、溝加工工程、メタル埋め込み工程など)には、ダマシンプロセスとして標準的な技術を用いることができる。
In the examples shown in FIGS. 11 to 19 and FIGS. 21 to 29, when the damascene process is applied to the formation of the
図11〜19、および図21〜29に示す例において、開口部23の内部に堆積させる抵抗変化材料24の種類は特に限定されず、一般的な抵抗変化素子に用いられている抵抗変化材料を広く用いることができる。
In the examples shown in FIGS. 11 to 19 and FIGS. 21 to 29, the type of the
例えば、金属酸化物を主成分とする抵抗変化材料24を堆積させてもよく、金属酸化物としては、Fe、Ti、W、Ta、およびHfから選ばれる少なくとも1種の元素の酸化物が、高い抵抗変化特性を実現できることから好ましい。即ち、本発明の製造方法では、上記少なくとも1種の元素の酸化物を主成分とする抵抗変化部12を形成することが好ましい。
For example, the
このような抵抗変化部12は、例えば、上記少なくとも1種の元素を含む母材を堆積させた後、当該母材を酸化して形成できる。堆積させる母材は、上記少なくとも1種の元素の酸化物、窒化物または単体、あるいはこれらの混合体を主成分として含むことが好ましい。具体的には、例えば、FeO4/3からなる母材とし、当該母材を酸化させて得たFeOX1(3/2≧X1>4/3)からなる抵抗変化部12としてもよい。また例えば、TiNからなる母材とし、当該母材を酸化させて得たTiOX2NX3(0.5≦X2<2、0<X3<1)からなる抵抗変化部12としてもよい。また例えば、TaNからなる母材とし、当該母材を酸化させて得たTaOX4NX5(1≦X4<2.5、0<X5<1)からなる抵抗変化部12としてもよい。
Such a
抵抗変化材料24を開口部23の側面に堆積させるために、開口部23のアスペクト比α(α=開口部の高さ/開口径)が比較的小さい場合(例えば、αが5以下の場合)には、マグネトロンスパッタリング法などの成膜手法を用いることができる。一方、開口部23のアスペクト比αが比較的大きい場合(例えば、αが10以上の場合)には、CVD(化学気相堆積)法などの成膜手法を用いることが好ましい。例えば、タリウム酸化物(Ta−O)からなる抵抗変化材料24を堆積させる際には、CVD法により、アスペクト比α≧1000の条件への対応が可能である。
In order to deposit the
筒状の抵抗変化部12の内部を充填する第2の電極13は、例えば、導電性材料により、抵抗変化部12の内周面に接する皮膜を形成した後に、この皮膜の内側に、皮膜の形成に用いた材料と同じ、または異なる導電性材料を充填することで形成してもよい。
The
本発明の製造方法では、工程(a)と(b)との間に、第1の電極における上記露出した側面に、非線形の電気特性を有する導電膜(非線形導電膜)を形成する工程をさらに含んでいてもよい。形成する導電膜は、ショットキー伝導作用を有することが好ましい。 In the manufacturing method of the present invention, a step of forming a conductive film having nonlinear electrical characteristics (nonlinear conductive film) on the exposed side surface of the first electrode between the steps (a) and (b) is further provided. May be included. The conductive film to be formed preferably has a Schottky conduction action.
例えば、図16において抵抗変化材料24を堆積させる前に、電解メッキ法などにより、第1の電極11の開口部23内への露出面にメッキ層(メッキ電極層)を形成して、非線形導電膜を形成できる。これは、電解メッキ法では、絶縁膜14にシードが付着せず、電極部分にのみメッキ電極層が形成されることを利用している。鉄酸化物(Fe−O)からなる抵抗変化材料24を堆積させる(即ち、鉄酸化物からなる抵抗変化部12とする)場合、例えば、AuまたはPtからなるメッキ電極層を形成してもよい。
For example, before depositing the
また、この手法を用いることにより、第1の電極11となる導電膜21には、エッチングなどの微細加工を施しやすい材料(TaNなど)を用い、抵抗変化部12との接触面にはPtなどのメッキ電極層を配置することもできる。
In addition, by using this method, the
図11〜19および図21〜29に示す各工程は、公知の技術、例えば、半導体素子の製造プロセス、薄膜形成プロセス、微細加工プロセスなどに用いられている技術、を応用して実施できる。素子を構成する各層の形成には、例えば、原子層堆積法(ALD);パルスレーザデポジション(PLD)、イオンビームデポジション(IBD)、クラスターイオンビーム、およびRF、DC、電子サイクロトン共鳴(ECR)、ヘリコン、誘導結合プラズマ(ICP)、対向ターゲットなどの各種のスパッタリング法;分子線エピタキシャル法(MBE)、イオンプレーティング法などを適用できる。これらPVD(Physical Vapor Deposition)法の他に、CVD(Chemical Vapor Deposition)法、MOCVD(Metalorganic Chemical Vapor Deposition)法、メッキ法、MOD(Metalorganic Decomposition)法、あるいは、ゾルゲル法などを用いてもよい。開口部の側面に抵抗変化部を形成する場合、均一な抵抗変化部を形成できることから、CVD法を用いることが好ましい。 Each process shown in FIGS. 11 to 19 and FIGS. 21 to 29 can be performed by applying a known technique, for example, a technique used in a semiconductor element manufacturing process, a thin film forming process, a microfabrication process, or the like. For forming each layer constituting the element, for example, atomic layer deposition (ALD); pulsed laser deposition (PLD), ion beam deposition (IBD), cluster ion beam, and RF, DC, electron cycloton resonance ( Various sputtering methods such as ECR), helicon, inductively coupled plasma (ICP), and counter target; molecular beam epitaxy (MBE), ion plating method and the like can be applied. In addition to the PVD (Physical Vapor Deposition) method, a CVD (Chemical Vapor Deposition) method, a MOCVD (Metalorganic Chemical Vapor Deposition) method, a plating method, a MOD (Metalorganic Decomposition) method, or a sol-gel method may be used. When forming the resistance change portion on the side surface of the opening, it is preferable to use the CVD method because a uniform resistance change portion can be formed.
各層の微細加工には、例えば、半導体素子の製造プロセス、あるいは、GMR、TMRなどの磁気抵抗素子に代表される磁性デバイスの製造プロセスに用いられる方法を適用できる。具体的には、例えば、イオンミリング法、RIE(Reactive Ion Etching)法、FIB(Focused Ion Beam)法などの物理的あるいは化学的エッチング法を用いてもよい。また例えば、微細パターン形成のためのステッパー、EB(Electron Beam)法などを用いたフォトリソグラフィー技術を組み合わせてもよい。絶縁層22、ならびに開口部23の内部に堆積させた導電性材料25の表面の平坦化には、例えば、CMP法やクラスターイオンビームエッチング法などを用いることができる。
For microfabrication of each layer, for example, a method used in a semiconductor device manufacturing process or a magnetic device manufacturing process typified by a magnetoresistive element such as GMR or TMR can be applied. Specifically, for example, a physical or chemical etching method such as an ion milling method, an RIE (Reactive Ion Etching) method, or an FIB (Focused Ion Beam) method may be used. Further, for example, a stepper for forming a fine pattern, a photolithography technique using an EB (Electron Beam) method, or the like may be combined. For example, a CMP method or a cluster ion beam etching method can be used to planarize the surface of the insulating
抵抗変化部12の形成などにおいて酸化処理を併用する場合、当該処理は、例えば、酸素の原子、分子、イオン、プラズマまたはラジカルなどを含む酸化雰囲気下で行えばよい。酸化処理中に、その雰囲気、温度、時間などを変化させてもよい。酸素のプラズマおよびラジカルの発生には、ECR放電、グロー放電、RF放電、ヘリコン、ICPなどの公知の手法を適用できる。母材の堆積などにおいて窒化処理が必要となる場合、当該処理は、上記酸化処理と同様の手法により実施できる。
When an oxidation treatment is used in combination with the formation of the
なお、抵抗変化型メモリなど、本発明の素子を備える電子デバイスについても、上記方法によって、または上記方法と公知の方法とを組み合わせることによって、製造できる。 Note that an electronic device including the element of the present invention, such as a resistance change memory, can also be manufactured by the above method or a combination of the above method and a known method.
[抵抗変化素子を備える電子デバイス]
本発明の素子には、電気抵抗値が異なる2以上の状態が存在する。素子は、駆動電圧または電流の印加により、上記2以上の状態から選ばれる1つの状態から他の状態へ変化する。典型的には、高抵抗状態および低抵抗状態の2つの上記状態が素子に存在し、このような素子は、駆動電圧または電流の印加によって、高抵抗状態から低抵抗状態へ、あるいは、低抵抗状態から高抵抗状態へと変化する。
[Electronic device including variable resistance element]
The element of the present invention has two or more states having different electric resistance values. The element changes from one state selected from the two or more states to another state by application of a driving voltage or current. Typically, there are two such states in a device, a high resistance state and a low resistance state, and such a device can be switched from a high resistance state to a low resistance state by application of a driving voltage or current, or a low resistance state. It changes from a state to a high resistance state.
本発明の素子は、また、抵抗変化比などの抵抗変化特性に優れる。なお、抵抗変化比とは、素子の抵抗変化特性の指標となる数値であり、具体的には、素子が示す高抵抗状態での抵抗値をRHIGH、低抵抗状態での抵抗値をRLOWとしたときに、以下の式(1)により求められる値である。
抵抗変化比=(RHIGH−RLOW)/RLOW (1)
The element of the present invention is also excellent in resistance change characteristics such as a resistance change ratio. The resistance change ratio is a numerical value serving as an index of the resistance change characteristic of the element. Specifically, the resistance value in the high resistance state indicated by the element is R HIGH , and the resistance value in the low resistance state is R LOW. Is a value obtained by the following equation (1).
Resistance change ratio = (R HIGH −R LOW ) / R LOW (1)
駆動電圧または電流は、第1の電極11および第2の電極13を介して、素子1に印加される。駆動電圧または電流の印加により、素子1における上記状態が、例えば、高抵抗状態から低抵抗状態へと変化するが、変化後の状態は、素子1に駆動電圧または電流が再び印加されるまで保持される。素子1の上記状態は、駆動電圧または電流を素子1に印加することにより、再び変化させる(例えば、低抵抗状態から高抵抗状態へ)ことができる。
A driving voltage or current is applied to the
素子1に印加する駆動電圧または電流は、素子1が高抵抗状態にあるときと、低抵抗状態にあるときとの間で必ずしも同一でなくてもよく、その大きさ、印加方向などは、素子1の状態により異なっていてもよい。即ち、本明細書における「駆動電圧または電流」とは、素子1がある状態にあるときに、当該状態とは異なる他の状態へと変化できる「電圧または電流」であればよい。
The driving voltage or current applied to the
このように素子1では、特定の電気抵抗値を示す素子の状態を、素子1に駆動電圧または電流を印加するまで保持できる。このため、素子1と、素子1における上記状態を検出する機構(即ち、素子1の電気抵抗値を検出する機構)とを組み合わせることにより、不揮発性の抵抗変化型メモリを構築できる。2以上の素子1を用いることにより、メモリアレイの構築も可能である。このメモリでは、素子1の上記各状態に対してビット、例えば、高抵抗状態に対して「0」を、低抵抗状態に対して「1」を割り当てればよい。素子1の上記状態の変化は少なくとも2回以上繰り返して行うことができるため、信頼性のある不揮発性ランダムアクセスメモリを構築できる。また、素子1の上記各状態に対して「ON」または「OFF」を割り当てることにより、素子1をスイッチング素子へ応用することも可能である。
Thus, in the
素子1に印加する駆動電圧または電流は、パルス状であることが好ましい。駆動電圧(駆動電流)をパルス状とすることにより、素子1を用いて構築したメモリなどの電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。パルスの形状は、特に限定されず、例えば、正弦波状、矩形波状および三角波状から選ばれる少なくとも1つの形状であってもよい。パルスの幅は、通常、数ナノ秒〜数ミリ秒程度の範囲であればよい。
The drive voltage or current applied to the
もちろん、素子1に印加する駆動電圧または電流は、抵抗変化層12の上記状態を変化させることができる限り、パルス状でなくてもよい。
Of course, the drive voltage or current applied to the
デバイスの駆動をより簡便に行うためには、パルスの形状が三角波状であることが好ましい。素子1の応答をより高速にするためには、パルスの形状が矩形波状であることが好ましく、この場合、数ナノ秒〜数マイクロ秒程度の応答を図ることができる。簡便な駆動、消費電力の低減、早い応答速度などを達成するためには、パルスの形状が、正弦波状、あるいは、矩形波状の立ち上がり部/立ち下がり部に適度なスロープを設けた台形状であることが好ましい。正弦波状や台形状のパルスは、素子1の応答速度を、数十ナノ秒〜数百マイクロ秒程度とする場合に適しており、三角波状のパルスは、素子1の応答速度を、数十マイクロ秒〜数ミリ秒程度とする場合に適している。
In order to more easily drive the device, the pulse shape is preferably triangular. In order to make the response of the
素子1には電圧を印加することが好ましく、この場合、素子1の微細化や、素子1を用いて構築した電子デバイスの小型化がより容易となる。例えば、第1の電極11と第2の電極13との間に電位差を発生させる電位差印加機構を素子1に接続し、双方の電極の間に電位差を与えることにより素子1の状態を変化させることができる。電位差印加機構には、例えば、パルスジェネレータを用いてもよい。以下、素子1への電圧の印加によって、その状態を変化させる(素子1を駆動する)方法について説明する。
It is preferable to apply a voltage to the
例えば、第2の電極13の電位に対して、第1の電極11の電位が正となるような2種類のバイアス電圧(正バイアス電圧)を印加することにより、素子1を低抵抗状態から高抵抗状態へ、あるいは、高抵抗状態から低抵抗状態へと変化させてもよい。特に、素子1が非線形導電膜18を有する場合、上記2種類の正バイアス電圧の印加により、素子1を駆動させることが好ましい。より具体的には、電圧V1(V1>0)のリセット電圧の印加により、素子1を低抵抗状態から高抵抗状態へと変化させ、電圧V2(V2>V1>0)のセット電圧の印加により、素子1を高抵抗状態から低抵抗状態へと変化させてもよい。このような素子の動作はユニポーラ動作と呼ばれ、ユニポーラ動作では、同極性の2種類の駆動電圧の印加により、素子1をリセット/セットする。素子1の構成によっては、第2の電極13の電位に対して、第1の電極11の電位が負となるような2種類のバイアス電圧(負バイアス電圧)の印加により、素子を駆動させることもできる。非線形導電膜18を有する素子の場合、導電膜18の電気的な特性に応じて、正バイアス電圧の印加、または、負バイアス電圧の印加を選択すればよい。
For example, by applying two types of bias voltages (positive bias voltages) such that the potential of the
また例えば、正バイアス電圧の印加により、素子1を低抵抗状態から高抵抗状態へ変化させ、負バイアス電圧の印加により、素子1を高抵抗状態から低抵抗状態へと変化させてもよい。素子1の状態の変化に対する正バイアス電圧の印加と負バイアス電圧の印加は逆であってもよい。このような素子の動作は、バイポーラ動作と呼ばれ、バイポーラ動作では、極性が互いに異なる2種類の駆動電圧の印加により、素子1をリセット/セットする。非線形導電膜18を有する素子の場合、当該素子をバイポーラ動作させるためには、正および負の双方のバイアス電圧の印加に対応できる電気特性(例えば、ダブルショットキー型など、双方のバイアス電圧に対して強い非線形伝導性を示す電気特性)を有する導電膜18であることが好ましい。
Further, for example, the
素子1の電気抵抗値は、素子1の抵抗値(または出力電流値)と、参照素子の参照抵抗値(または参照出力電流値)との差分に基づいて算出することが好ましい。参照抵抗値は、例えば、検出する素子とは別に参照素子を準備し、参照素子に対しても素子1と同様にリード電圧(リード電圧については後述する)を印加して得ることができる。このような方法により素子1の電気抵抗値を得るための回路の構成の一例を図30に示す。
The electrical resistance value of the
図30に示す回路では、素子1からの出力91を負帰還増幅回路92aにより増幅した出力93と、参照素子94からの出力95を負帰還増幅回路92bにより増幅した出力96とを差動増幅回路97に入力する。そして、差動増幅回路97から得られた出力信号98を用いて、素子1の抵抗を求めることができる。
In the circuit shown in FIG. 30, an
素子1を用いて抵抗変化型メモリを構築する場合、素子1への情報の書き込みは、素子1への駆動電圧または電流の印加により行えばよく、素子1に記録した情報の読み出しは、例えば、情報の書き込み時とは異なる大きさの電圧(電流)を素子1に印加することにより行えばよい。情報の書き込み、および読み出し方法として、パルス状の電圧を素子1に印加する方法の一例について、図31を用いて説明する。
In the case of constructing a resistance change type memory using the
素子1が低抵抗状態にあるとする。第2の電極13の電位に対して、第1の電極11の電位が正となるようなパルス状の正バイアス電圧V1を素子1に印加すると、素子1は低抵抗状態から高抵抗状態へと変化する(リセット動作:図31に示す「RESET」)。
It is assumed that the
ここで、大きさがV1未満の正バイアス電圧を素子1に印加して得られる電流出力から、高抵抗状態の素子1の電気抵抗値を求めることができる。素子1の電気抵抗値は、大きさがV1未満の負バイアス電圧を素子1に印加することによっても求めることができる。素子1の電気抵抗値を検出するために印加する、これらの電圧をリード電圧(READ電圧:VRE)とする。
Here, the electric resistance value of the
リード電圧は、図31に示すようにパルス状であってもよい。パルス状のリード電圧とすることにより、素子1を用いて構築したメモリなどの電子デバイスにおける消費電力の低減やスイッチング効率の向上を図ることができる。
The lead voltage may be pulsed as shown in FIG. By setting the pulsed read voltage, it is possible to reduce power consumption and improve switching efficiency in an electronic device such as a memory constructed using the
リード電圧の印加では、素子1の状態は変化しないため、リード電圧を複数回印加した場合においても、同一の電気抵抗値を検出できる。
When the read voltage is applied, the state of the
次に、パルス状の正バイアス電圧V2(V2>V1)を印加すると、素子1は高抵抗状態から低抵抗状態へと変化する(セット動作:図31に示す「SET」)。ここで、リード電圧を素子1に印加して得られる電流出力から、低抵抗状態の素子1の電気抵抗値を求めることができる。
Next, when a pulsed positive bias voltage V2 (V2> V1) is applied, the
このように、パルス状の電圧の印加により、素子1への情報の書き込み、および素子1からの情報の読み出しを行うことができる。読み出しの際の素子1の出力電流の大きさは、素子1の状態に対応して異なる。ここで、相対的に出力電流の小さい状態(図31におけるOUTPUT1)を「0」、相対的に出力電流の大きい状態(図31におけるOUTPUT2)を「1」とすれば、素子1を、リセット電圧によって情報「0」が記録され、セット電圧によって情報「1」が記録される(情報「0」が消去される)メモリ素子とすることができる。
In this manner, information can be written to the
リード電圧の大きさは、セット動作およびリセット動作の際に印加する電圧(セット電圧およびリセット電圧)の大きさに対して、通常、1/4〜1/1000程度の範囲にあることが好ましい。セット電圧およびリセット電圧の具体的な値は、素子1の構成にもよるが、通常、0.1V〜20V程度の範囲であり、0.5V〜10V程度の範囲が好ましい。
The magnitude of the read voltage is usually preferably in the range of about 1/4 to 1/1000 of the magnitude of the voltage (set voltage and reset voltage) applied during the set operation and the reset operation. Although specific values of the set voltage and the reset voltage depend on the configuration of the
図32に示すように、パストランジスタ35を用い、2以上の素子1をマトリクス状に配列することにより、不揮発性でランダムアクセス型の抵抗変化型メモリアレイ100を構築できる。
As shown in FIG. 32, by using a
メモリアレイ100では、ビット線32が素子1の第1の電極11に、ワード線33が素子1の第2の電極13に接続されている。図1に示す素子1のように、帯状の第1の電極11を備える素子の場合、第1の電極11自体がビット線32であってもよい。また、図1に示す素子1のように、第2の電極13に接続された上部配線電極16および下部配線電極17を備える素子の場合、少なくとも一方の配線電極がワード線33であってもよい。
In the
メモリアレイ100では、2以上のビット線32から選ばれる1つのビット線(Bn)に接続されたパストランジスタ35aと、2以上のワード線33から選ばれる1つのワード線(Wn)に接続されたパストランジスタ35bとを選択する(例えば、選択的にON状態とする)ことにより、座標(Bn、Wn)に位置する素子1aへの情報の書き込み、ならびに素子1aからの情報の読み出しが可能となる。なお、素子1aに書き込まれた情報を読み出す場合、例えば、素子1aの電気抵抗値に対応する電圧である、図32に示す電圧Vを測定すればよい。
In the
図32に示すメモリアレイ100には参照素子群37が配置されており、素子群37に接続されたビット線(B0)に対応するパストランジスタ35cを選択的にON状態とし、図32に示す電圧Vrefを測定することによって、素子1aの出力と、参照素子群37の出力との差分を検出できる。
A
また、図32に示すメモリアレイ100では、素子1が非線形導電膜18を有さない場合、アレイ100上の各々の素子1は、非選択の素子を介して電気的に互いに接続されていることになるが、非選択の素子を介した抵抗成分を参照素子群として想定し、上記と同様に、選択した素子1aの出力と、仮想の参照素子群との出力との差分を検出してもよい。この方法では、選択された素子1aの周囲に位置する素子の状態を参照しながら、参照素子としての抵抗値を設定する必要があるため、メモリアレイとしての動作が遅くなるが、その構成を簡略化することができる。
In the
素子1が、図3に示すように、第1の電極11の複層化により多値化された素子である場合、例えば、図33に示すようなアレイ構成を実現でき、ビット線32およびワード線33の組み合わせのそれぞれにパストランジスタを配置して、メモリアレイを動作させることができる。
As shown in FIG. 3, when the
本発明の素子は、種々の形態を有する不揮発性の半導体メモリへの適用が可能である。 The element of the present invention can be applied to nonvolatile semiconductor memories having various forms.
図34は、本発明の素子を備える不揮発性のメモリの構成を示すブロック図である。図34に示すように、半導体メモリ200は、半導体基板上にメモリ本体部201を備えており、メモリ本体部201は、メモリアレイ202、行選択回路/ドライバ203、列選択回路/ドライバ204、メモリアレイ202への情報の書き込みを行うための書き込み回路205、選択されたビット線に流れる電流量を検出し、メモリアレイ202に書き込まれた情報を「1」または「0」と判定するセンスアンプ206、および、端子DQを介してデータの入出力処理を行うデータ入出力回路207を備えている。また、半導体メモリ200は、メモリ200の外部から入力されるアドレス信号を受け取るアドレス入力回路208と、メモリ200の外部から入力されるコントロール信号に基づいて、メモリ本体部201の動作を制御する制御回路209と、をさらに備えている。
FIG. 34 is a block diagram showing a configuration of a nonvolatile memory including the element of the present invention. As shown in FIG. 34, the
メモリアレイ202は、図34に示すように、半導体基板上に互いに平行に形成された複数のワード線WL0,WL1,WL2,…と、半導体基板の主面に平行な面内において互いに平行に、かつ、これら複数のワード線の上方に、当該ワード線と立体交差するように形成された複数のビット線BL0,BL1,BL2,…とを備えている。また、メモリアレイ202では、上記ワード線WL0,WL1,WL2,…と、上記ビット線BL0,BL1,BL2,…との立体交差部に対応するように、マトリクス状に配置された複数のメモリセルM111,M112,M113,M121,M122,M123,M131,M132,M133,…(以下、「メモリセルM111,M112,…」と記載する)が配置されており、メモリセルM111,M112,…は、本発明の素子を備えている。
As shown in FIG. 34, the
アドレス入力回路208は、外部回路(図示せず)からアドレス信号を受け取り、このアドレス信号に基づいて行アドレス信号を行選択回路/ドライバ203へ出力するとともに、列アドレス信号を列選択回路/ドライバ204へ出力する。ここで、アドレス信号は、複数のメモリセルM111,M112,…から選択される特定のメモリセルのアドレスを示す信号である。行アドレス信号は、アドレス信号に示されたアドレスのうちの行のアドレスを示す信号であり、列アドレス信号は、アドレス信号に示されたアドレスのうちの列のアドレスを示す信号である。
The
制御回路209は、メモリアレイ202への上方の書き込みサイクルにおいては、データ入出力回路207に入力された入力データDinに応じて、書き込み用電圧の印加を指示する書き込み信号を書き込み回路205へ出力する。一方、情報の読み出しサイクルにおいては、制御回路209は、読み出し用電圧の印加を指示する読み出し信号を列選択回路/ドライバ204へ出力する。
In the upper write cycle to the
行選択回路/ドライバ203は、アドレス入力回路208から行アドレス信号を受け取り、受け取った行アドレス信号に応じて、ワード線WL0,WL1,WL2,…のうちの何れかを選択し、選択したワード線に対して所定の電圧を印加する。
The row selection circuit /
列選択回路/ドライバ204は、アドレス入力回路208から列アドレス信号を受け取り、受け取った列アドレス信号に応じて、ビット線BL0,BL1,BL2,…のうちの何れかを選択し、選択したビット線に対して、書き込み用電圧または読み出し用電圧を印加する。
The column selection circuit /
書き込み回路205は、制御回路209から書き込み信号を受け取った場合、行選択回路/ドライバ203に対して、選択したワード線に対する電圧の印加を指示する信号を出力するとともに、列選択回路/ドライバ204に対して、選択したビット線に対して書き込み用電圧の印加を指示する信号を出力する。
When the
センスアンプ206は、情報の読み出しサイクルにおいて、読み出し対象となる選択ビット線に流れる電流量を検出して、情報「1」または「0」を判定する。判定により得られた出力データDOは、データ入出力回路207を介して外部回路へ出力される
本発明の素子が、図3に示すように、第1の電極11の複層化により多値化された素子である場合、3次元に積み重なった多層化構造を実現でき、例えば、図33に示すようなアレイ構成を実現できる。
The
次に、図34に示すメモリ200における、情報を書き込む際の書き込みサイクル、ならびに情報を読み出す際の読み出しサイクルの動作例について、図35に示すタイミングチャートを参照しながら説明する。ここでは、各メモリセルが備える抵抗変化素子が非線形導電膜を有しており、当該素子が高抵抗状態の場合を情報「1」に、低抵抗状態の場合を情報「0」に、それぞれ割り当てたときの動作例を示す。また、説明の便宜上、メモリセルM111およびM122に対して情報の書き込みおよび読み出しを行う場合のみを示す。
Next, operation examples of a write cycle for writing information and a read cycle for reading information in the
図35におけるVPは、メモリセルが備える素子の抵抗変化に必要なパルス電圧を示す。図35に示す例では、ビット線BL0およびBL1、ならびに、ワード線WL0およびWL1には、定常的に電圧VP/2が印加されているが、VP/2<閾値電圧Vfの関係が成立することが好ましい。なお、閾値電圧Vfとは、リセット(高抵抗化)電圧VPまたはセット(低抵抗化)電圧VP’(>VP)を示す。この関係が成立することにより、非選択のメモリセルに回り込む漏れ電流、即ち、情報を書き込む必要のないメモリセルへ供給される余分な電流、を抑制でき、メモリ200の低消費電力化をより一層進めることができるからである。また、この関係の成立により、非選択のメモリセルへの意図しない書き込み(一般に「ディスターブ」と称される)が抑制されるなどの利点が得られる。
VP in FIG. 35 indicates a pulse voltage necessary for resistance change of an element included in the memory cell. In the example shown in FIG. 35, the voltage VP / 2 is constantly applied to the bit lines BL0 and BL1 and the word lines WL0 and WL1, but the relationship of VP / 2 <threshold voltage Vf is established. Is preferred. The threshold voltage Vf indicates a reset (high resistance) voltage VP or a set (low resistance) voltage VP ′ (> VP). When this relationship is established, leakage current that flows into unselected memory cells, that is, extra current supplied to memory cells that do not need to be written with information, can be suppressed, and the power consumption of the
図35のtWは、1回の書き込みサイクルに要する時間(書き込みサイクル時間)、tRは、1回の読み出しサイクルに要する時間(読み出しサイクル時間)である。 In FIG. 35, tW is the time required for one write cycle (write cycle time), and tR is the time required for one read cycle (read cycle time).
ここで、メモリセルM111の書き込みサイクルにおいて、ビット線BL0にパルス幅tPのパルス電圧VPを印加し、そのタイミングに対応するように、ワード線WL0にパルス幅tPの0V(ゼロボルト)の電圧を印加する。これにより、メモリセルM111の抵抗変化素子が高抵抗化し、メモリセルM111に情報「1」が書き込まれる。 Here, in the write cycle of the memory cell M111, a pulse voltage VP having a pulse width tP is applied to the bit line BL0, and a voltage having a pulse width tP of 0V (zero volt) is applied to the word line WL0 so as to correspond to the timing. To do. As a result, the resistance change element of the memory cell M111 is increased in resistance, and information “1” is written in the memory cell M111.
次に、メモリセルM122の書き込みサイクルにおいて、ワード線WL1にパルス幅tPの0V(ゼロボルト)の電圧を印加し、そのタイミングに対応するように、ビット線BL1にパルス幅tPのパルス電圧VP’(VP’>VP)を印加する。これにより、メモリセルM122の抵抗変化素子が低抵抗化し、メモリセルM122に情報「0」が書き込まれる。 Next, in the write cycle of the memory cell M122, a voltage of 0 V (zero volt) with a pulse width tP is applied to the word line WL1, and a pulse voltage VP ′ (with a pulse width tP) is applied to the bit line BL1 so as to correspond to the timing. VP ′> VP) is applied. As a result, the resistance change element of the memory cell M122 is reduced in resistance, and information “0” is written in the memory cell M122.
次に、メモリセルM111の読み出しサイクルにおいて、書き込み時のパルス電圧よりもパルス幅が小さく、値が0V(ゼロボルト)よりも大きくVP/2よりも小さい電圧を、ビット線BL0に印加する。このタイミングに対応するように、書き込み時のパルス電圧よりもパルス幅が小さく、値がVP/2よりも大きくVPよりも小さい電圧を、ワード線WL0に印加する。これにより、メモリセルM111の抵抗変化素子の抵抗値に対応する電流が出力され、出力された電流値を検出して、情報「1」を読み出すことができる。 Next, in the read cycle of the memory cell M111, a voltage having a pulse width smaller than the pulse voltage at the time of writing and a value larger than 0 V (zero volts) and smaller than VP / 2 is applied to the bit line BL0. In order to correspond to this timing, a voltage having a pulse width smaller than the pulse voltage at the time of writing and a value larger than VP / 2 and smaller than VP is applied to the word line WL0. Thereby, a current corresponding to the resistance value of the resistance change element of the memory cell M111 is output, and the output current value can be detected to read the information “1”.
次に、メモリセルM122の読み出しサイクルにおいて、先のメモリセルM111の読み出しサイクルと同様の電圧を、ワード線WL1およびビット線BL1に印加する。これにより、メモリセルM122の抵抗変化素子の抵抗値に対応する電流が出力され、出力された電流値を検出して、情報「0」を読み出すことができる。 Next, in the read cycle of the memory cell M122, the same voltage as that of the previous read cycle of the memory cell M111 is applied to the word line WL1 and the bit line BL1. As a result, a current corresponding to the resistance value of the resistance change element of the memory cell M122 is output, and the output current value can be detected to read the information “0”.
なお、本明細書では示していないが、半導体メモリにおいては一般に、不良のメモリセルを救済することを目的として、メモリセルと同一の構成を有する冗長救済用メモリセルが設けられている。また、エラー訂正に用いるパリティビット用のメモリセルをメモリアレイの一部に用意したり、そのようなパリティビット用のメモリセルから構成されるメモリアレイを別途設けることもある。本発明の素子を備えるメモリにおいても、このようなメモリセル、メモリアレイを別途設けてもよく、当該メモリセル、メモリアレイに、本発明の抵抗変化素子を用いることも可能である。 Although not shown in this specification, a semiconductor memory is generally provided with a redundant relief memory cell having the same configuration as the memory cell for the purpose of relieving a defective memory cell. In addition, a parity bit memory cell used for error correction may be prepared in a part of the memory array, or a memory array including such a parity bit memory cell may be separately provided. Such a memory cell and memory array may be separately provided in a memory including the element of the present invention, and the resistance change element of the present invention can be used for the memory cell and memory array.
図36は、本発明の素子を備えるメモリの構成の一例を示すブロック図である。 FIG. 36 is a block diagram showing an example of a configuration of a memory including the element of the present invention.
図36に示すように、半導体メモリ400は、半導体基板401上に、CPU402、外部回路との間でデータの入出力処理を行う入出力回路403、所定の演算を実行する論理回路404、アナログ信号を処理するアナログ回路405、自己診断を行うためのBIST(Built In Self Test)回路406、SRAM407、ならびに、BIST回路406およびSRAM407と接続され、特定のアドレス情報を格納するための救済アドレス格納レジスタ408を備えている。
As shown in FIG. 36, a
救済アドレス格納レジスタ408は、図37に示すように、本発明の素子に相当する不揮発性記憶素子409と、記憶素子409に対して特定のアドレス情報を書き込むための書き込み回路410と、記憶素子409に書き込まれているアドレス情報を読み出すための読み出し回路411と、ラッチ回路412とを備えている。メモリアレイに対しては、これらの回路がそれぞれ接続されて構成されていればよい。
As shown in FIG. 37, the relief
記憶素子409は、書込み回路410側への切替え部と、読出し回路411側への切替え部に接続されている。
The
図37に示す例では、2層配線を用い、第1配線と第2配線との間に記憶素子409を配置した構成を示しているが、例えば、3層以上の多層配線とした上で、任意の配線間へ不揮発性記憶素子を配置したり、あるいは、必要に応じて複数の配線間に不揮発性記憶素子を配置したりしてもよい。
The example shown in FIG. 37 shows a configuration in which a
次に、救済アドレス格納レジスタ408に対してアドレス情報の書き込みを行う手順について、図36、37を参照しながら説明する。
Next, a procedure for writing address information to the relief
最初に、BIST回路406は、診断指示信号TSTにより、SRAM407のメモリブロックの検査を実行する。このメモリブロックの検査は、LSIの製造過程において、ならびに、LSIを実際のシステムに搭載した状態で、実施される。
First, the
次に、BIST回路406によるメモリブロックの検査の結果、不良ビットが検出されると、BIST回路406は、書き込みデータ指示信号WDを救済アドレス格納レジスタ408へ出力する。書き込みデータ指示信号WDを受け取った救済アドレス格納レジスタ408は、対応する不良ビットのアドレス情報を救済アドレス格納レジスタに格納する。アドレス情報の格納は、そのアドレス情報に対応するレジスタが備える抵抗変化素子の状態を、高抵抗化または低抵抗化することによって行われる。このようにして、救済アドレス格納レジスタ408へのアドレス情報の書き込みが行われる。
Next, when a defective bit is detected as a result of the memory block inspection by the
SRAM407へのアクセスが実行されると、それと同時に救済アドレス格納レジスタ408に書き込まれているアドレス情報が読み出される。このアドレス情報の読み出しは、抵抗変化素子の状態に応じた出力電流値を検出することにより行われる。救済アドレス格納レジスタ408から読み出されたアドレス情報と、アクセス先のアドレス情報とが一致する場合、SRAM407内に設けられている予備の冗長メモリセルへのアクセスが実行され、当該メモリセルへの情報の読み取りまたは書き込みが行われる。
When the access to the
このような自己診断機能の実現により、メモリを製造する際の検査工程において、外部の高価なLSIテスタを用いる必要がなくなる。また、検査時だけではなく、実際の使用により経時変化を起こした場合にも不良ビットの救済が可能となり、長期間に亘り、メモリの品質を保つことができる。 The realization of such a self-diagnosis function eliminates the need to use an expensive external LSI tester in the inspection process when manufacturing the memory. Further, not only at the time of inspection, but also when a change with time occurs due to actual use, the defective bit can be relieved, and the quality of the memory can be maintained over a long period of time.
本発明の素子を備えるメモリは、製造工程において1回のみ情報を書き込む場合と、製品出荷後に繰り返し情報を書き換える場合との何れにも対応することができる。 A memory including the element of the present invention can cope with both a case where information is written only once in a manufacturing process and a case where information is rewritten repeatedly after product shipment.
以下、実施例によって本発明をより詳細に説明する。本発明は、以下に示す実施例に限定されない。 Hereinafter, the present invention will be described in more detail with reference to examples. The present invention is not limited to the examples shown below.
(実施例1)
実施例1では、図1に示す構造を有する抵抗変化素子1を作製し、その抵抗変化特性を評価した。素子1は、図11〜19に示す方法に基づいて作製した。また、鉄酸化物(Fe−O)からなる抵抗変化部12とし、当該抵抗変化部は、Fe3O4からなる母材を酸化処理して形成した。
Example 1
In Example 1, the
最初に、表面にTEOS膜(SiO2膜)が形成された基板10の表面に、基板10に埋め込まれる(ただし表面は露出する)ように、Cuを主成分とする帯状の下部配線電極17を形成した。下部配線電極17は、標準的なCuダマシンプロセスを用いて形成し、下部配線電極17の底面および側面を含む表面には、Ta/TaNの多層膜を配置した。下部配線電極17の配線幅は1μmとした。
First, a strip-like
次に、絶縁膜14としてTEOS膜と、導電膜21としてPt膜とを交互に積層した積層体を、基板10および下部配線電極17上に形成した。TEOS膜の厚さは500nm、Pt膜の厚さは50nmとし、Pt膜の積層数は4とした。Pt膜は、マグネトロンスパッタリング法により、圧力0.7Paのアルゴン雰囲気下において、基板温度を27℃、印加電力を100Wとして作製した。
Next, a laminated body in which a TEOS film as the insulating
次に、絶縁膜14と導電膜21との積層体を微細加工して、導電膜21から第1の電極11を形成した。多層膜の微細加工には、標準的なリソグラフィー法およびエッチング法を用い、第1の電極11の形状は、基板10の主面に垂直な方向から見て、下部配線電極17と直交する帯状とした。第1の電極11の配線幅は5μmとした。
Next, the stacked body of the insulating
次に、絶縁材料として厚さ1500nmのTEOS膜を堆積させた後、堆積させた絶縁材料をCMP法により平坦化して、絶縁層22を形成した。
Next, a TEOS film having a thickness of 1500 nm was deposited as an insulating material, and then the deposited insulating material was planarized by CMP to form an insulating
次に、基板10の主面に垂直な方向から見て、下部配線電極17と第1の電極11とが交差する部分に、下部配線電極17が露出するように円柱状の開口部23(0.4μmφ)を形成した。
Next, when viewed from a direction perpendicular to the main surface of the
次に、形成した開口部23の内部に、抵抗変化材料の母材としてFe3O4を堆積させた。Fe3O4の堆積は、ターゲットとしてFeO0.75を用いたマグネトロンスパッタリング法により、圧力0.6Paのアルゴン雰囲気下において、基板10の温度を室温〜400℃の範囲(主に300℃)とし、印加電力をRF100Wとして行った。母材の堆積にあたっては、開口部23の側面には母材を堆積させるが、開口部23が母材で充填されないように留意した。堆積させた母材の比抵抗は5〜50mΩcm(典型的には10mΩcm)程度であり、この比抵抗値、ならびにX線回折法、赤外吸収法、ラマン分光法などの評価手法により、当該母材がFe3O4であることを確認した。続いて、酸化雰囲気下における熱処理(300℃、1分)により、堆積させた母材を酸化処理した後、開口部23の底面および絶縁層22上に堆積した酸化後の母材をドライエッチングにより除去して、鉄酸化物からなる円筒状の抵抗変化部12を、開口部23内に形成した。抵抗変化部12の膜厚は20nmであった。抵抗変化部12の組成は、Fe3O4のベタ膜に対する同条件での酸化処理の結果から、FeOX1(3/2≧X1>4/3)と推定された。
Next, Fe 3 O 4 was deposited inside the formed
次に、開口部23の内部を充填するように、導電性材料25として、Pt/TaN/Wの積層膜を堆積させ、絶縁層22上に堆積した導電性材料25をCMP法により除去して、円筒状の抵抗変化部12の内部に充填されたプラグ状の第2の電極13とした。上記積層膜におけるPt膜の厚さは10nm、TaN膜の厚さは20nmとし、Wは、Pt膜およびTaN膜の堆積に続き、残存する空間を充填するように堆積させた。
Next, a Pt / TaN / W laminated film is deposited as the
次に、下部配線電極17が伸長する方向と同じ方向に伸長する帯状の上部配線電極16を、TaNにより形成し、図1に示すような抵抗変化素子1(サンプル1)とした。上部配線電極16の厚さは50nm、配線幅は5μmとした。
Next, a strip-shaped
このように作製したサンプル1の電気的特性を評価したところ、非線形のバイアス電圧印加性を示した。これは、抵抗変化部12を構成する鉄酸化物がn形半導体であり、抵抗変化部12と、高い仕事関数を有するPtからなる第1の電極11との接触がショットキー的であることが原因ではないかと推定された。
When the electrical characteristics of
次に、サンプル1に対して、図31に示すパルス状の電圧を印加して、その抵抗変化比を評価した。抵抗変化比の評価は、以下のように行った。パルスジェネレータを用いて、サンプル1の第1の電極11と下部配線電極17との間に、リセット電圧として1V、セット電圧として2.5V、リード電圧として0.05Vの正バイアス電圧を印加した。各電圧のパルス幅は10ms(ミリ秒)とし、セット電圧を印加した後のサンプル1の電気抵抗値、および、リセット電圧を印加した後のサンプル1の電気抵抗値を、リード電圧の印加によるサンプル1の出力電流値から求めた。一方の電気抵抗値が、サンプル1の高抵抗状態を反映する値となり、他方の電気抵抗値が、サンプル1の低抵抗状態を反映する値となる。ここで、上記のようにして求めたサンプル1の高抵抗状態の電気抵抗値をRHIGH、サンプル1の低抵抗状態の電気抵抗値をRLOWとし、以下の式から抵抗変化比を求めた。
[抵抗変化比]=(RHIGH−RLOW)/RLOW
Next, a pulse voltage shown in FIG. 31 was applied to
[Resistance change ratio] = (R HIGH -R LOW ) / R LOW
評価の結果、サンプル1は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性(RHigh/RLOW保持特性)を示した。なお、書き込み繰り返し性能とは、セット動作とリセット動作を1サイクルとして繰り返した際の動作可否を評価した特性であり、保持特性とは、RHighおよびRLOWの状態にある素子を常温下に保持したときに、素子の抵抗値の変化が初期値の25%以内に保持されている時間により評価した特性である。
As a result of the evaluation,
評価結果を以下の表1に示す。 The evaluation results are shown in Table 1 below.
これとは別に、リセット電圧として1.5Vの正バイアス電圧、セット電圧として2.5Vの負バイアス電圧、リード電圧として0.05Vの正バイアス電圧を印加して、サンプル1のバイポーラ動作の検証も行った。各電圧のパルス幅は100ns(ナノ秒)とした。この動作により、サンプル1の抵抗変化比を上記と同様にして求めたところ、サンプル1は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。
Separately, a positive bias voltage of 1.5 V is applied as a reset voltage, a negative bias voltage of 2.5 V is applied as a set voltage, and a positive bias voltage of 0.05 V is applied as a read voltage, so that the bipolar operation of
(実施例2)
実施例2では、第1の電極11(導電膜21)としてPt膜の代わりにTaN膜を用いた以外は実施例1と同様にして、図1に示す構造を有する抵抗変化素子1(サンプル2)を作製した。
(Example 2)
In Example 2, the variable resistance element 1 (sample 2) having the structure shown in FIG. 1 was used in the same manner as in Example 1 except that a TaN film was used instead of the Pt film as the first electrode 11 (
TaN膜は、Taをターゲットとして用いたマグネトロンスパッタリング法により、圧力0.1Paの窒素−アルゴン混合雰囲気下(窒素:アルゴン(体積比)=約4:1)において、基板温度を0〜400℃の範囲(主に350℃)とし、印加電力をDC4kWとして作製した。 The TaN film is formed by a magnetron sputtering method using Ta as a target in a nitrogen-argon mixed atmosphere at a pressure of 0.1 Pa (nitrogen: argon (volume ratio) = about 4: 1) at a substrate temperature of 0 to 400 ° C. It was made into the range (mainly 350 degreeC), and applied electric power was made into DC4kW.
サンプル2の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例1と同様に評価したところ、サンプル2は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。
When the resistance change ratio, the write repetition performance, and the retention characteristic of
評価結果を以下の表2に示す。 The evaluation results are shown in Table 2 below.
(実施例3)
実施例3では、鉄酸化物の代わりにタンタル酸化物(Ta−O)からなる抵抗変化部12とした以外は実施例1と同様にして、図1に示す構造を有する抵抗変化素子1(サンプル3)を作製した。
(Example 3)
In Example 3, the variable resistance element 1 (sample) having the structure shown in FIG. 1 was used in the same manner as in Example 1 except that the
抵抗変化部12は、開口部23内部へのタンタル酸化物の堆積によって形成した。タンタル酸化物は、TaをターゲットとするRFマグネトロンスパッタリング法により、圧力0.2〜5Paの酸素−アルゴン混合雰囲気下(酸素の流量比が0.1〜10体積%)において、基板温度を20〜400℃の範囲(主に300℃)とし、印加電力を150〜300Wとして堆積させた。この堆積により形成した抵抗変化部12の膜厚は20nmであった。また、抵抗変化部12の組成は、同条件において平板上に堆積させたTa酸化物の組成を評価した結果から、酸素含有率(O/(Ta+O))にして0.5〜0.7程度であると推定された。
The
サンプル3の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例1と同様に評価したところ、サンプル3は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。 When the resistance change ratio, the write repetition performance, and the retention characteristics of Sample 3 were evaluated in the same manner as in Example 1, the resistance change ratio of Sample 3 was 10 times or more, the write repetition performance of 1000 times or more, and 500 hours or more. The retention characteristics were shown.
評価結果を以下の表3に示す。 The evaluation results are shown in Table 3 below.
これとは別に、リセット電圧として1.5Vの正バイアス電圧、セット電圧として2.5Vの負バイアス電圧、リード電圧として0.05Vの正バイアス電圧を印加して、サンプル3のバイポーラ動作の検証も行った。各電圧のパルス幅は100ns(ナノ秒)とした。この動作により、サンプル3の抵抗変化比を上記と同様にして求めたところ、サンプル3は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。 Separately, a positive bias voltage of 1.5 V is applied as a reset voltage, a negative bias voltage of 2.5 V is applied as a set voltage, and a positive bias voltage of 0.05 V is applied as a read voltage, so that the bipolar operation of Sample 3 can be verified. went. The pulse width of each voltage was 100 ns (nanoseconds). By this operation, the resistance change ratio of sample 3 was obtained in the same manner as described above. Sample 3 showed a resistance change ratio of 10 times or more, a write repetition performance of 1000 times or more, and a holding characteristic of 500 hours or more. It was.
(実施例4)
実施例4では、鉄酸化物の代わりにタンタル酸化物(Ta−O)からなる抵抗変化部12とした以外は実施例2と同様にして、図1に示す構造を有する抵抗変化素子1(サンプル4)を作製した。
Example 4
In Example 4, the variable resistance element 1 (sample) having the structure shown in FIG. 1 was used in the same manner as in Example 2 except that the
抵抗変化部12は、開口部23の内部に、抵抗変化材料の母材としてTaNを堆積させた後、堆積させたTaNを酸化処理して形成した。
The
母材であるTaNは、Taをターゲットとして用いたマグネトロンスパッタリング法により、圧力0.1Paの窒素−アルゴン混合雰囲気下(窒素:アルゴン(体積比)=約4:1)において、基板温度を0〜400℃の範囲(主に350℃)とし、印加電力をDC4kWとして、開口部23の内部に堆積させた。 TaN, which is a base material, has a substrate temperature of 0 to 0 in a nitrogen-argon mixed atmosphere (nitrogen: argon (volume ratio) = approximately 4: 1) at a pressure of 0.1 Pa by a magnetron sputtering method using Ta as a target. The temperature was 400 ° C. (mainly 350 ° C.) and the applied power was DC 4 kW.
次に、プラズマ酸化(250℃、60秒)により、堆積させたTaNを酸化処理して、タリウム酸化物からなる抵抗変化部12とした。形成した抵抗変化部12の膜厚は1〜5nmであった。また、抵抗変化部12の組成は、TaNのベタ膜に対する同条件での酸化処理の結果から、酸素含有率(O/(Ta+O))にして0.5〜0.7程度であると推定された。
Next, the deposited TaN was oxidized by plasma oxidation (250 ° C., 60 seconds) to form a
サンプル4の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例1と同様に評価したところ、サンプル4は、10倍以上の抵抗変化比、ならびに1000回以上の書き込み繰り返し性能、および500時間以上の保持特性を示した。 When the resistance change ratio, the write repetition performance, and the retention characteristics of Sample 4 were evaluated in the same manner as in Example 1, the resistance change ratio of Sample 4 was 10 times or more, the write repetition performance of 1000 times or more, and 500 hours or more. The retention characteristics were shown.
評価結果を以下の表4に示す。 The evaluation results are shown in Table 4 below.
(実施例5)
実施例5では、第1の電極11を構成する材料、および、抵抗変化部12を構成する材料を変化させて、図1に示す構造を有する抵抗変化素子1(サンプル5−1〜5−3)を作製し、その抵抗変化特性を評価した。サンプル5−1〜5−3の各サンプルは、基本的に実施例1と同様にして作製した。
(Example 5)
In Example 5, the resistance change element 1 (samples 5-1 to 5-3) having the structure shown in FIG. 1 was changed by changing the material constituting the
各サンプルにおける第1の電極11を構成する材料と、抵抗変化部12を構成する材料との組み合わせは、以下の通りである。
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
サンプル5−1 TiN(第1の電極) Ti−O(抵抗変化部)
サンプル5−2 TaN(第1の電極) W−O(抵抗変化部)
サンプル5−3 Pt(第1の電極) Hf−O(抵抗変化部)
−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
The combination of the material which comprises the
----------------------------------
Sample 5-1 TiN (first electrode) Ti-O (resistance change portion)
Sample 5-2 TaN (first electrode) WO (resistance change portion)
Sample 5-3 Pt (first electrode) Hf-O (resistance change portion)
----------------------------------
TiN膜は、Tiをターゲットとするマグネトロンスパッタリング法により、圧力0.1Paの窒素−アルゴン混合雰囲気下(窒素:アルゴン(体積比)=約4:1)において、基板温度を20〜400℃の範囲(主に150℃)とし、印加電力をDC4kWとして作製した。 The TiN film is formed by a magnetron sputtering method using Ti as a target in a nitrogen-argon mixed atmosphere (nitrogen: argon (volume ratio) = about 4: 1) at a pressure of 0.1 Pa in a substrate temperature range of 20 to 400 ° C. (Mainly 150 ° C.), and the applied power was DC4 kW.
TaN膜は、Taをターゲットとするマグネトロンスパッタリング法により、圧力0.1Paの窒素−アルゴン混合雰囲気下(窒素:アルゴン(体積比)=約4:1)において、基板温度を0〜400℃の範囲(主に350℃)とし、印加電力をDC4kWとして作製した。 The TaN film is formed by a magnetron sputtering method using Ta as a target in a nitrogen-argon mixed atmosphere at a pressure of 0.1 Pa (nitrogen: argon (volume ratio) = approximately 4: 1) in a range of 0 to 400 ° C. of the substrate temperature. (Mainly 350 ° C.), and the applied power was DC4 kW.
Pt膜は、マグネトロンスパッタリング法により、圧力0.7Paのアルゴン雰囲気下において、基板温度を27℃とし、印加電力を100Wとして作製した。 The Pt film was produced by a magnetron sputtering method in an argon atmosphere at a pressure of 0.7 Pa with a substrate temperature of 27 ° C. and an applied power of 100 W.
Ti−O(チタン酸化物)は、Tiをターゲットとするマグネトロンスパッタリング法により、圧力0.2〜5Paの酸素−アルゴン混合雰囲気下(酸素の流量比にして0.1〜10体積%)において、基板温度を20〜400℃の範囲(主に300℃)とし、印加電力をRF150−300Wとして堆積させた。堆積させたチタン酸化物の組成は、同条件において平板上に堆積させたチタン酸化物の組成を評価した結果から、TiOX2(0.5≦X2<2)と推定された。 Ti-O (titanium oxide) is obtained by a magnetron sputtering method using Ti as a target in an oxygen-argon mixed atmosphere at a pressure of 0.2 to 5 Pa (0.1 to 10% by volume as an oxygen flow ratio). The substrate temperature was set in the range of 20 to 400 ° C. (mainly 300 ° C.), and the applied power was RF150-300W. The composition of the deposited titanium oxide was estimated to be TiO X2 (0.5 ≦ X2 <2) from the result of evaluating the composition of the titanium oxide deposited on the flat plate under the same conditions.
W−O(タングステン酸化物)は、Wをターゲットとするマグネトロンスパッタリング法により、圧力0.2〜5Paの酸素−アルゴン混合雰囲気下(酸素の流量比にして0.1〜10体積%)において、基板温度を20〜400℃の範囲(主に300℃)とし、印加電力をRF150−300Wとして堆積させた。堆積させたタングステン酸化物の組成は、同条件において平板上に堆積させたタングステン酸化物の組成を評価した結果から、WOX6(0.5≦X6<3)と推定された。 W—O (tungsten oxide) is obtained by a magnetron sputtering method using W as a target in an oxygen-argon mixed atmosphere at a pressure of 0.2 to 5 Pa (0.1 to 10% by volume as an oxygen flow ratio). The substrate temperature was set in the range of 20 to 400 ° C. (mainly 300 ° C.), and the applied power was RF150-300W. The composition of the deposited tungsten oxide was estimated to be WO X6 (0.5 ≦ X6 <3) from the result of evaluating the composition of the tungsten oxide deposited on the flat plate under the same conditions.
Hf−O(ハフニウム酸化物)は、Hfをターゲットとするマグネトロンスパッタリング法により、圧力0.2〜5Paの酸素−アルゴン混合雰囲気下(酸素の流量比にして0.1〜10体積%)において、基板温度を20〜400℃の範囲(主に300℃)とし、印加電力をRF150−300Wとして堆積させた。堆積させたハフニウム酸化物の組成は、同条件において平板上に堆積させたハフニウム酸化物の組成を評価した結果から、HfOX7(0.5≦X7<2)と推定された。 Hf-O (hafnium oxide) is obtained by a magnetron sputtering method using Hf as a target in an oxygen-argon mixed atmosphere at a pressure of 0.2 to 5 Pa (0.1 to 10% by volume as an oxygen flow ratio). The substrate temperature was set in the range of 20 to 400 ° C. (mainly 300 ° C.), and the applied power was RF150-300W. The composition of the deposited hafnium oxide was estimated to be HfO X7 (0.5 ≦ X7 <2) from the result of evaluating the composition of the hafnium oxide deposited on the flat plate under the same conditions.
サンプル5−1〜5−3の抵抗変化比、書き込み繰り返し性能および保持特性を、実施例1と同様に評価したところ、サンプル5−1〜5−3は、いずれも、10倍以上の抵抗変化比、ならびに100回以上の書き込み繰り返し性能、および100時間以上の保持特性を示した。 When the resistance change ratio, the write repetition performance, and the retention characteristics of Samples 5-1 to 5-3 were evaluated in the same manner as in Example 1, all of Samples 5-1 to 5-3 had a resistance change of 10 times or more. The ratio, the repetition performance of writing over 100 times, and the retention characteristics over 100 hours were shown.
評価結果を以下の表5に示す。 The evaluation results are shown in Table 5 below.
(実施例6)
実施例1で作製したサンプル1を、マトリクス状(8×8)に配列して64ビットのメモリアレイを構築し、当該メモリの動作確認を行ったところ、ランダムアクセス型の半導体メモリとしての動作を確認できた。
(Example 6)
本発明によれば、抵抗変化部の形成プロセスの負荷が低減されながら、素子のさらなる微細化および高集積化に対応できる新たな構造を有する抵抗変化素子を提供できる。 ADVANTAGE OF THE INVENTION According to this invention, the resistance change element which has a new structure which can respond to further miniaturization and high integration of an element can be provided, reducing the load of the formation process of a resistance change part.
本発明の抵抗変化素子は種々の電子デバイスに応用でき、当該電子デバイスとしては、例えば、情報通信端末、デジタル家電などに使用される不揮発性メモリ、スイッチング素子、センサ、画像表示装置などが挙げられる。 The variable resistance element of the present invention can be applied to various electronic devices. Examples of the electronic device include nonvolatile memories, switching elements, sensors, and image display devices used in information communication terminals and digital home appliances. .
1、1a 抵抗変化素子
2 素子群
3 素子群
10 基板
11 第1の電極
12 抵抗変化部
13 第2の電極
14 絶縁膜
15 積層体
16 上部配線電極
17 下部配線電極
18 非線形導電膜
21 導電膜
22 絶縁層
23 開口部
24 抵抗変化材料
25 導電性材料
32 ビット線
33 ワード線
35、35a、35b、35c パストランジスタ
37 参照素子群
91 (素子1からの)出力
92a、92b 負帰還増幅回路
93 (負帰還増幅回路92aからの)出力
94 参照素子
95 (参照素子94からの)出力
96 (負帰還増幅回路92bからの)出力
97 差動増幅回路
98 (差動増幅回路97からの)出力信号
100 メモリアレイ
200 半導体メモリ
201 メモリ本体部
202 メモリアレイ
203 行選択回路/ドライバ
204 列選択回路/ドライバ
205 書き込み回路
206 センスアンプ
207 データ入出力回路
208 アドレス入力回路
209 制御回路
400 半導体メモリ
401 半導体基板
402 CPU
403 入出力回路
404 論理回路
405 アナログ回路
406 BIST回路
407 SRAM
408 救済アドレス格納レジスタ
409 不揮発性記憶素子
410 書き込み回路
411 読み出し回路
412 ラッチ回路
DESCRIPTION OF
403 I /
408 Relief
Claims (31)
前記第1および第2の電極の間の電気抵抗値が異なる2以上の状態が存在し、
前記第1および第2の電極を介して前記抵抗変化部に駆動電圧または電流を印加することにより、前記2以上の状態から選ばれる1つの状態から他の状態へと変化する抵抗変化素子であって、
前記第1の電極と絶縁膜との積層構造を有する積層体が、前記基板上に配置され、
前記抵抗変化部は、その側面が前記第1の電極および前記絶縁膜の双方の側面に接するように、前記積層体と接しており、
前記抵抗変化部と前記第2の電極とは、各々の側面において互いに接している、抵抗変化素子。 A substrate, a first electrode and a second electrode disposed on the substrate, and a resistance change portion disposed between the first and second electrodes,
There are two or more states with different electrical resistance values between the first and second electrodes,
A resistance change element that changes from one state selected from the two or more states to another state by applying a driving voltage or current to the resistance change unit via the first and second electrodes. And
A stacked body having a stacked structure of the first electrode and the insulating film is disposed on the substrate;
The variable resistance portion is in contact with the stacked body such that the side surfaces thereof are in contact with both side surfaces of the first electrode and the insulating film,
The resistance change element and the second electrode are resistance change elements in contact with each other on each side surface.
前記2以上の第1の電極から選ばれる少なくとも2つの電極が、共通の前記抵抗変化部と接している請求項1に記載の抵抗変化素子。 The laminated body has a laminated structure in which two or more first electrodes and the insulating film are alternately laminated,
The resistance change element according to claim 1, wherein at least two electrodes selected from the two or more first electrodes are in contact with the common resistance change unit.
前記第1の電極が前記抵抗変化部の外周面と、前記第2の電極が前記抵抗変化部の内周面と、それぞれ接している請求項1に記載の抵抗変化素子。 The resistance change portion is a cylindrical shape having a direction perpendicular to the main surface of the substrate as a central axis direction,
The resistance change element according to claim 1, wherein the first electrode is in contact with the outer peripheral surface of the resistance change portion, and the second electrode is in contact with the inner peripheral surface of the resistance change portion.
前記抵抗変化部は、前記貫通孔内に配置されている請求項9に記載の抵抗変化素子。 The first electrode has a through hole formed by a peripheral surface having a shape corresponding to the outer peripheral surface of the resistance change portion,
The resistance change element according to claim 9, wherein the resistance change portion is disposed in the through hole.
前記抵抗変化部は、前記切り欠き部と嵌合するように配置されている請求項9に記載の抵抗変化素子。 The first electrode has a notch portion having a side surface having a shape corresponding to the outer peripheral surface of the resistance change portion,
The resistance change element according to claim 9, wherein the resistance change portion is disposed so as to be fitted to the notch portion.
基板上に、第1の電極と絶縁膜との積層構造を有し、前記第1の電極および前記絶縁膜の側面が露出した第1の積層体を形成する工程(a)と、
前記第1の電極および前記絶縁膜の双方の前記側面に、自らの側面が接するように抵抗変化部を形成する工程(b)と、
前記第1の電極とともに前記抵抗変化部を狭持し、かつ前記抵抗変化部の側面に自らの側面が接するように、第2の電極を形成する工程(c)と、を含む抵抗変化素子の製造方法。 It is a manufacturing method of the resistance change element according to claim 1,
A step (a) of forming a first laminated body having a laminated structure of a first electrode and an insulating film on a substrate, the first electrode and a side surface of the insulating film being exposed;
A step (b) of forming a resistance change portion so that its side surface is in contact with the side surfaces of both the first electrode and the insulating film;
A step (c) of forming a second electrode such that the side surface of the resistance change portion is in contact with the side surface of the resistance change portion while sandwiching the resistance change portion together with the first electrode. Production method.
2以上の前記第1の電極および前記絶縁膜が交互に積層された積層構造を有する前記第1の積層体を形成し、
前記工程(b)において、
前記2以上の第1の電極から選ばれる少なくとも2つの電極の前記側面に自らの側面が接するように、前記抵抗変化部を形成する、請求項23に記載の抵抗変化素子の製造方法。 In the step (a),
Forming the first laminated body having a laminated structure in which two or more of the first electrodes and the insulating film are alternately laminated;
In the step (b),
24. The method of manufacturing a resistance change element according to claim 23, wherein the resistance change portion is formed such that its side surface is in contact with the side surface of at least two electrodes selected from the two or more first electrodes.
前記基板上に、前記第1の電極と前記絶縁膜との積層構造を有する第2の積層体を形成し、
前記形成した第2の積層体に、前記第1の電極および前記絶縁膜の側面が露出するように開口部を形成して、前記第1の積層体を形成する、請求項23に記載の抵抗変化素子の製造方法。 In the step (a),
Forming a second stacked body having a stacked structure of the first electrode and the insulating film on the substrate;
24. The resistor according to claim 23, wherein an opening is formed in the formed second stacked body so that side surfaces of the first electrode and the insulating film are exposed, thereby forming the first stacked body. A manufacturing method of a change element.
前記第2の積層体に、前記基板の主面に垂直な方向に伸長する柱状の前記開口部を形成する、請求項25に記載の抵抗変化素子の製造方法。 In the step (a),
26. The method of manufacturing a resistance change element according to claim 25, wherein the columnar opening that extends in a direction perpendicular to the main surface of the substrate is formed in the second stacked body.
前記形成した開口部に、前記開口部の内周面に対応する形状の外周面を有する筒状の前記抵抗変化部を形成し、
前記工程(c)において、前記形成した抵抗変化部の内部に、前記抵抗変化部の内周面に対応する周面を有する柱状の前記第2の電極を形成する、請求項26に記載の抵抗変化素子の製造方法。 In the step (b),
Forming the tubular resistance change portion having an outer peripheral surface having a shape corresponding to the inner peripheral surface of the opening in the formed opening,
27. The resistance according to claim 26, wherein in the step (c), the columnar second electrode having a peripheral surface corresponding to an inner peripheral surface of the resistance change portion is formed inside the formed resistance change portion. A manufacturing method of a change element.
前記第1の電極における前記露出した側面に、非線形の電気特性を有する導電膜を形成する工程をさらに含む請求項23に記載の抵抗変化素子の製造方法。 Between the steps (a) and (b),
24. The method of manufacturing a resistance change element according to claim 23, further comprising a step of forming a conductive film having non-linear electrical characteristics on the exposed side surface of the first electrode.
鉄(Fe)、チタン(Ti)、タングステン(W)、タンタル(Ta)、およびハフニウム(Hf)から選ばれる少なくとも1種の元素の酸化物を主成分とする前記抵抗変化部を形成する、請求項23に記載の抵抗変化素子の製造方法。 In the step (b),
Forming the variable resistance portion mainly composed of an oxide of at least one element selected from iron (Fe), titanium (Ti), tungsten (W), tantalum (Ta), and hafnium (Hf). Item 24. The method of manufacturing a resistance change element according to Item 23.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007248935A JP2009081251A (en) | 2007-09-26 | 2007-09-26 | Resistance change element, manufacturing method thereof, and resistance change type memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007248935A JP2009081251A (en) | 2007-09-26 | 2007-09-26 | Resistance change element, manufacturing method thereof, and resistance change type memory |
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| Publication Number | Publication Date |
|---|---|
| JP2009081251A true JP2009081251A (en) | 2009-04-16 |
Family
ID=40655795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007248935A Pending JP2009081251A (en) | 2007-09-26 | 2007-09-26 | Resistance change element, manufacturing method thereof, and resistance change type memory |
Country Status (1)
| Country | Link |
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