JP2009076845A - 電界効果半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ノーマリオフのHEMTを得ることが困難であった。
【解決手段】本発明に従うヘテロ接合型電界効果半導体装置は、電子走行層４と、電子供給層５と、ソース電極６と、ドレイン電極７と、ゲート電極８と、シリコン酸化物から成る絶縁膜９と、ｐ型金属酸化物半導体膜１０とを有している。電子供給層５に凹部１５が形成され、この凹部１５の底面１６の上にｐ型金属酸化物半導体膜１０を介してゲート電極８が配置されている。これにより、ノーマリオフ特性を有し且つオン抵抗及びゲートリーク電流が小さいヘテロ接合型電界効果半導体装置を得ることができる。
【選択図】図１

Description

本発明は、高電子移動度トランジスタ即ちＨＥＭＴ( High Electron Mobility Transistor)、２次元電子キャリアガス層を電流通路とするダイオード、メタル・セミコンダクタ電界効果トランジスタ即ちMESFET（Metal Semiconductor Filed Effect Transistor）等の電界効果半導体装置及びその製造方法に関する。

電界効果トランジスタの一種である従来のＨＥＭＴは、シリコン、サファイア等の基板の上にバッファ層を介して形成されたアンドープＧａＮ等の窒化物半導体から成る電子走行層と、ｎ型不純物がドープされた又はアンドープのＡｌＧａＮ等の窒化物半導体から成る電子供給層又はバリア層と、電子供給層の上に形成されたソース電極とドレイン電極とゲート電極（ショットキー電極）とを有している。ＡｌＧａＮ等から成る電子供給層のバンドギャップはＧａＮ等から成る電子走行層のバンドギャップよりも大きく、またＡｌＧａＮ等から成る電子供給層の格子定数はＧａＮ等から成る電子走行層の格子定数よりも小さい。電子走行層の上にこれよりも格子定数が小さい電子供給層を配置すると、電子供給層に伸張性歪み即ち引っ張り応力が生じ、ピエゾ分極する。電子供給層は自発分極もするので、ピエゾ分極と自発分極とに基づく電界の作用で電子走行層と電子供給層とのヘテロ接合面の近傍に周知の２次元電子ガス層即ち２ＤＥＧ層が生じる。２ＤＥＧ層は周知のようにドレイン電極とソース電極との間の電流通路（チャネル）として機能し、この電流通路を流れる電流はゲート電極に印加されるバイアス電圧で制御される。

ところで、一般的な構成のＨＥＭＴは、ゲート電極にゲート制御電圧を印加しない状態（ノーマリ状態）でソース電極とドレイン電極との間に電流が流れる特性即ちノーマリオン（normally−ｏｎ）特性を有する。ノーマリオン特性のＨＥＭＴをオフ状態に保つためにはゲート電極を負電位にするための負電源が必要になり、電気回路が必然的に高価になる。従って、従来のノーマリオン特性のＨＥＭＴの使い勝手は良くない。

そこで、ノーマリオフ（normally−ｏｆｆ）特性を有するヘテロ接合電界効果半導体装置の開発が進められている。ノーマリオフ特性を得るための代表的の方法として、
（１）電子供給層にリセス（凹部）を形成し、このリセスで薄くなった電子供給層の上にゲート電極を形成する方法、
（２）特開２００４−２７３４８６号公報（特許文献１）に開示されているように、ゲート電極と電子供給層との間にｐ型窒化物半導体から成るｐ型半導体層を配置する方法、
（３）特開２００６−２２２４１４号公報（特許文献２）に開示されているように、電子供給層（バリア層）にリセスを形成し、リセスの上にチタン酸ストロンチウム等の絶縁膜を介してゲート電極を設ける方法、
（４）ＷＯ２００３／０７１６０７公開公報（特許文献３）に開示されているように、電子供給層の一部を除去して電子走行層の一部を露出させ、電子走行層の上に絶縁膜を介してゲート電極を設ける方法、
が知られている。

上記（１）の方法に従ってリセスによって電子供給層が部分的に薄くなると、電子供給層の薄くなった部分のピエゾ分極及び自発分極に基づく電界が弱くなる。このため、リセスのために弱くなった電子供給層のピエゾ分極及び自発分極に基づく電界が、ゲート電極と電子供給層との間のビルトインポテンシャル（built−in potential）、即ち、ゲート電極のバイアス電圧がゼロの状態におけるゲート電極と電子供給層との間の電位差によって打ち消され、電子走行層のゲート電極に対向する部分から２ＤＥＧ層が消失する。この結果、ゲート電極にゲート制御電圧を加えない状態においてドレイン・ソース間がオフ状態になり、ノーマリオフ特性が得られる。しかし、上記（１）の方法に従うＨＥＭＴの閾値は例えば＋１Ｖ以下のように比較的小さく、ノイズによって誤動作し易いという問題点、及びショットキー電極から成るゲート電極にプラスのゲート制御電圧が印加されると、比較的大きいリーク電流が流れるという問題点、リセスの深さのバラツキによって閾値電圧が大きく変化するという問題点、及びゲート電極の下の電子供給層（バリア層）の薄い部分は、ＨＥＭＴをオン状態（導通状態）にするための制御電圧がゲート電極に印加された時においても電子走行層に対して電子を供給する能力が低いため、ゲート電極に対向する電子走行層に電子濃度が十分に高い２DEG層を形成することができず、ドレイン電極とソース電極との間のオン抵抗が比較的高くなるという問題点を有する。

上記（２）の方法に従ってゲート電極の下にｐ型半導体層を配置すると、ｐ型半導体層がゲート電極の直下の電子走行層の電位を持ち上げて２ＤＥＧ層の電子を枯渇させ、ゲート電極の下の２ＤＥＧ層が消失し、ノーマリオフ特性が得られる。しかし、上記（２）の方法は、高い正孔濃度を有するｐ型窒化物半導体から成るｐ型半導体層を容易に得ることが難しいという問題点、高い正孔濃度を有するｐ型半導体層を得ることができない時には、電子供給層を薄く形成するか、又はＡｌＧａＮ又はＡｌＩｎＧａＮ等から成る電子供給層のＡｌの割合を低くすることが要求され、この結果として２ＤＥＧ層の電子濃度が低下し、ソース電極とドレイン電極との間のオン抵抗が高くなるという問題点を有する。

上記（３）の方法に従ってゲート電極の下にリセスを形成し、ここに絶縁膜を配置すると、電子供給層（バリア層）のゲート電極の下の部分が薄いためにノーマリオフ特性が得られる。また、絶縁膜が設けられているので、電子供給層（バリア層）のゲート電極の下の部分が薄くなっているにも拘らず、リーク電流の増大を抑えること、及びＨＥＭＴのトランスコンダクタンスｇ_mを高くすることができる。しかし、上記（３）の方法においても上記（１）の方法と同様にリセスを形成するので、上記（１）の方法と同様な問題点を有する。更に、上記（３）の方法において、ＨＥＭＴのトランスコンダクタンスｇ_mを高くするために、絶縁膜を比較的薄く形成すると、絶縁膜に欠陥が起きやすい。絶縁膜に欠陥があると、リーク電流の増加、耐圧低下、素子破壊、及び電流コラプスの増加が起き易くなる。勿論、これらの問題は、絶縁膜を厚く形成すれば、解決する。しかし、絶縁膜を厚く形成すると、トランスコンダクタンスｇ_mが低くなる。

上記（４）の方法に従って、電子走行層の上に直接に絶縁膜を配置し、この絶縁膜の上にゲート電極を設けると、電子走行層のゲート電極の直下にノーマリ状態で２ＤＧＥ層が形成されないので、ノーマリオフ特性が得られる。しかし、ゲート電極にオン状態にするための電圧が印加された時に、電子走行層のゲート電極の直下にヘテロ接合に基づく２ＤＧＥ層が形成されないので、従来のノーマリオン特性を有するＨＥＭＴに比べてオン抵抗が高いという問題点を有する。

上述のＨＥＭＴと同様な問題は、２ＤＥＧ層を利用したダイオード、及びＨＥＭＴ以外の電界効果半導体装置（例えばMESFET）等においてもある。
特開２００４−２７３４８６号公報 特開２００６−２２２４１４号公報 ＷＯ２００３／０７１６０７公開公報

従って、本発明が解決しようとする課題は、オン抵抗及びゲートリーク電流の小さいノーマリオフ型の電界効果半導体装置が要求されていることであり、本発明の目的は上記要求に応えることができる電界効果半導体装置及びその製造方法を提供することである。

上記課題を解決するための本発明は、
互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第１の半導体層と、前記第１の半導体層と前記一方の主面との間に配置され且つ前記第１の半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて前記第１の半導体層に電流通路として機能する２次元キャリアガス層を生じさせることができる材料で形成された第２の半導体層とを備えている主半導体領域と、
前記主半導体領域の前記一方の主面上に配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第１の主電極と、
前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第２の主電極と、
前記第１の主電極と前記第２の主電極との間の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、
前記主半導体領域と前記ゲート電極との間に配置され且つ前記２次元キャリアガス層のキャリアを低減させる導電型を有している金属酸化物半導体膜と
を備えていることを特徴とする電界効果半導体装置に係わるものである。

なお、請求項２に示すように、前記主半導体領域は、この一方の主面から前記第１の半導体層に到達しない深さの凹部を有し、前記ゲート電極は前記凹部の上に前記金属酸化物半導体膜を介して配置されていることが望ましい。
また、請求項３に示すように、前記凹部と前記第１の半導体層との間に配置された前記第２の半導体層の残存部の厚みは、前記金属酸化物半導体膜を設ける前において、前記第１の半導体層における前記凹部に対向する部分に前記２次元キャリアガス層を生じさせることができ、且つ前記金属酸化物半導体膜を設けた後において、前記第１の半導体層における前記凹部に対向する部分に前記２次元キャリアガス層を生じさせることができないように設定されていることが望ましい。
また、請求項４に示すように、前記２次元キャリアガス層は２次元電子ガス層であり、前記金属酸化物半導体膜はｐ型金属酸化物半導体膜であることが望ましい。
また、請求項５に示すように、前記ｐ型金属酸化物半導体膜は、酸化ニッケル、酸化鉄，酸化コバルト、酸化マンガン，及び酸化銅から選択された少なくとも１つから成ることが望ましい。
また、請求項６に示すように、前記ｐ型金属酸化物半導体膜は酸化ニッケルから成り、前記ゲート電極は前記ｐ型金属酸化物半導体膜の上に形成されたニッケル層と該ニッケル層の上に形成された金層とから成ることが望ましい。
また、請求項７に示すように、前記ｐ型金属酸化物半導体膜を、互いに異なる材料の複数のｐ型金属酸化物半導体膜の積層体とすることができる。
また、請求項８に示すように、前記ｐ型金属酸化物半導体膜を、その厚み方向において徐々に又は段階的に異なる正孔濃度を有するように形成することができる。
また、請求項９に示すように、前記主半導体領域は、更に、前記第２の半導体層の上に配置され且つ前記第２の半導体層よりも高いキャリア濃度を有している第３の半導体層を有し、前記凹部は、少なくとも前記第３の半導体層の一部を削除するように形成されていることが望ましい。
また、請求項１０に示すように、前記第１の半導体層は窒化物半導体からなり、前記第２の半導体層はＡｌを含む窒化物半導体から成り、前記第３の半導体層は前記第２の半導体層よりも大きい割合でＡｌを含む窒化物半導体から成ることが望ましい。
また、請求項１１に示すように、前記主半導体領域は、更に、前記第３の半導体層の上に配置され且つ前記第３の半導体層よりも低い割合（零を含む）でＡｌを含む窒化物半導体で形成されている第４の半導体層を有し、前記凹部は、少なくとも前記第４の半導体層と前記第３の半導体層の一部を除去するように形成されていることが望ましい。
また、請求項１２に示すように、前記主半導体領域は、更に、前記第３の半導体層の上に配置され且つ前記第３の半導体層よりも低い割合でＡｌを含む窒化物半導体で形成されている第４の半導体層と、前記第４の半導体層の上に配置され且つ前記第４の半導体層よりも低い割合（零を含む）でＡｌを含む窒化物半導体で形成され且つ前記金属酸化物半導体膜と反対の導電型を決定する不純物を含んでいる第５の半導体層とを有し、前記凹部は、少なくとも前記第５の半導体層と前記第４の半導体層と前記第３の半導体層の一部を除去するように形成されていることが望ましい。
また、請求項１３に示すように、前記主半導体領域は、更に、前記第１の半導体層と前記第２の半導体層との間に配置され且つ前記第２の半導体層よりも薄く形成され且つ前記第２の半導体層よりも高い割合でＡｌを含む窒化物半導体から成るスペーサー層を有していることが望ましい。
また、請求項１４に示すように、更に、前記主半導体領域の一方の主面における前記ゲート電極と前記第１の主電極との間の少なくとも一部及び前記ゲート電極と前記第２の主電極との間の少なくとも一部上に配置された絶縁膜を有していることが望ましい。
また、請求項１５に示すように、更に、前記主半導体領域の一方の主面における前記ゲート電極と前記第１の主電極との間の少なくとも一部及び前記ゲート電極と前記第２の主電極との間の少なくとも一部上に配置された絶縁膜、及び前記絶縁膜の上に配置されたゲートフィールドプレートを有し、該ゲートフィールドプレートは少なくとも前記絶縁膜を介して前記主半導体領域の一方の主面に対向配置され且つ前記ゲート電極に接続されていることが望ましい。
また、請求項１６に示すように、前記絶縁膜の前記ゲート電極側の端は傾斜側面であり、前記ゲートフィールドプレートは少なくとも前記絶縁膜の前記傾斜側面を覆っていることが望ましい。
また、請求項１７に示すように、ダイオード動作させるために前記ゲート電極を前記第１の主電極に電気的に接続する導体を設けることができる。
また、請求項１８に示すように、互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第１の半導体層と、電流通路を形成するために前記第１の半導体層と前記一方の主面との間に配置され且つ第１の導電型を有している第２の半導体層とを備えた主半導体領域と、前記主半導体領域の前記一方の主面上に配置され且つ前記第２の半導体層に電気的に結合された第１の主電極と、前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第２の半導体層に電気的に結合された第２の主電極と、前記第２の半導体層の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、前記ゲート電極と前記主半導体領域との間に配置され且つ前記第１の導電型と反対の第２の導電型を有している金属酸化物半導体膜とを備えている電界効果半導体装置を構成することもできる。
また、請求項１９に示すように、請求項１７記載の電界効果半導体装置において、更に、前記第２の半導体層に凹部を設け、前記ゲート電極を前記凹部の上に前記金属酸化物半導体膜を介して配置することが望ましい。
また、請求項２０に示すように、請求項１７記載の電界効果半導体装置において、更に、前記ゲート電極を前記第１の主電極に電気的に接続する導体を設けることができる。
また、請求項２１に示すように、電流通路を形成するための少なくとも１つの半導体層とを有している主半導体領域と、前記主半導体領域の一方の主面上に配置され且つ前記電流通路を形成するための前記半導体層に電気的に結合された第１の主電極と、前記主半導体領域の一方の主面上に前記第１の主電極から離間して配置され且つ前記電流通路を形成するための前記半導体層に電気的に結合された第２の主電極と、前記半導体層の前記電流通路を制御するために前記主半導体領域の一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、前記主半導体領域と前記ゲート電極との間に配置され且つ前記電流通路を形成するための前記半導体層のキャリアを低減する機能を有している金属酸化物半導体膜とを備えている電界効果半導体装置を製造する時に、前記金属酸化物半導体膜を、酸素を含む雰囲気中でのスパッタリングによって形成することが望ましい。

本願各請求項の発明は次の効果を有する。
（１）金属酸化物半導体膜は比較的容易に形成でき且つ化学的に安定している。従って、所定導電型（例えばｐ型）の金属酸化物半導体膜は、電界効果半導体装置のノーマリ時において、主半導体領域の電流通路のキャリアを安定的に低減させる。
（２）金属酸化物半導体膜のキャリア（例えば正孔）濃度を比較的容易に高めることができる。金属酸化物半導体膜のキャリア（例えば正孔）濃度が高いと、電界効果半導体装置のノーマリ時において、主半導体領域の電流通路のキャリアを低減させる効果（空乏層を形成する作用）が大きくなる。
請求項１〜１８の発明は、上記（１）（２）の効果の他に次の効果も有する。
（３）電界効果半導体装置のノーマリ時において、第１の半導体層のゲート電極に対向する部分に２次元キャリアガス層（例えば２DEG層）が形成されることを金属酸化物半導体膜によって良好に抑制でき、良好なノーマリオフ特性が得られる。
請求項６の発明によれば、酸化ニッケルからｐ型金属酸化物半導体膜と、ニッケル層と金層とから成るゲート電極との組合せによって、ゲートリーク電流を大幅に低減できる。
請求項９の発明は、上記（１）（２）（３）の効果の他に次の効果も有する
（４）２次元電子ガス層（例えば２ＤＥＧ層）が形成される第１の半導体層の上に、第２の半導体層（例えば第１の電子供給層）を介して第２の半導体層よりも高いキャリア濃度（例えば電子濃度）を有している第３の半導体層（例えば第２の電子供給層）を設けたので、凹部と第１の半導体層（例えば電子走行層）との間に電子濃度が相対的に低い第２の半導体層（例えば第１の電子供給層）が介在する。従って、凹部の深さのバラツキによる閾値電圧のバラツキが小さくなる。もし、凹部と第１の半導体層（例えば電子走行層）との間の全部に電子濃度が相対的に高い半導体層（例えば電子供給層）が介在していると、凹部の深さのバラツキによる閾値電圧のバラツキが大きくなる。
（５）電子濃度が相対的に高い第３の半導体層（例えば第２の電子供給層）が設けられているので、電子濃度が相対的に低い第２の半導体層（例えば第１の電子供給層）が設けられているにも拘らず、主半導体領域の凹部以外の部分における２次元キャリアガス層（例えば２ＤＥＧ層）のキャリア濃度（例えば電子濃度）を高めることができ、ヘテロ接合型電界効果半導体装置のオン抵抗を低減させることができる。
請求項１０の発明は、上記（１）〜（５）の効果の他に次の効果も有する。
（６）第１の半導体層（例えば電子走行層）に隣接している第２の半導体層（例えば第１の電子供給層）はAlの割合が低いので、プラスの閾値電圧を確実に得ることができる。
（７）第１の半導体層（例えば電子走行層）に隣接している第２の半導体層（例えば第１の電子供給層）はAlの割合が低いので、凹部の深さのバラツキによる閾値電圧のバラツキが小さくなる。もし、凹部と第１の半導体層（例えば電子走行層）との間の全部にAlの割合が相対的に高い半導体層（例えば電子供給層）が介在していると、凹部の深さのバラツキによる閾値電圧のバラツキが大きくなる。
請求項１１の発明は、上記（１）〜（７）の効果の他に次の効果も有する。
（８）第３の半導体層（例えば第２の電子供給層）に隣接する第４の半導体層（例えば第３の電子供給層）は、第３の半導体層（例えば第２の電子供給層）よりもＡｌの割合が低いので、主半導体領域の一方の主面を安定化することができ、リーク電流の低減及び電流コラプスの抑制が可能になる。
請求項１２の発明は、上記（１）〜（８）の効果の他に次の効果も有する。
（９）金属酸化物半導体膜と反対の導電型（例えばｎ型）を決定する不純物を含んでいる第５の半導体層が設けられているので、第１及び第２の主電極のオーミックコンタクト性を良くすることができる。
請求項１３の発明は、上記（１）〜（３）の効果の他に次の効果も有する。
（１０）スペーサー層は、第２の半導体層側から第１の半導体層側に不純物又は元素が拡散することを抑制する。これにより、第１の半導体層における２次元キャリアガス層におけるのキャリア移動度の低下を抑制する。
請求項１４の発明は、上記（１）〜（３）の効果の他に次の効果も有する。
（１１）電界効果半導体装置は、主半導体領域の一方の主面に絶縁膜を有しているので、主半導体領域の表面安定化が達成される。なお、絶縁膜をシリコン酸化物で形成することが望ましい。シリコン酸化物から成る絶縁膜は、圧縮応力（例えば４．００×１０⁹ｄｙｎ／ｃｍ²）を生じる。シリコン酸化物から成る絶縁膜の圧縮応力が主半導体領域の一方の主面即ち第２の半導体層の主面に作用すると、第２の半導体層のピエゾ分極に基づく２次元キャリアガス層（例えば２ＤＥＧ層）におけるキャリア（例えば電子）が多くなる。これにより、ヘテロ接合型電界効果半導体装置のオン抵抗が、主半導体領域の一方の主面にシリコン窒化膜を形成した場合に比較して低くなる。
請求項１５の発明は、上記（１）〜（３）の効果の他に次の効果も有する。
（１２）ゲートフィールドプレートによって電界集中を良好に緩和することができる。また、ヘテロ接合型電界効果半導体装置に高い電圧が印加された時に主半導体領域の表面準位にトラップされたキャリアを、ゲートフィールドプレートを介して効果的に引き抜くことができる。この結果、周知の電流コラプスを抑制し、ヘテロ接合型電界効果半導体装置のオン抵抗の上昇を抑えることができる。
請求項１６の発明は、上記（１）〜（３）（１２）の効果の他に次の効果も有する。
（１３）ゲートフィールドプレート１１が絶縁膜の傾斜側面の上に設けられているので、ゲート電極の端部における電界集中を良好に緩和することができ、高耐圧化を図ることができる。
請求項１７の発明によれば、２次元キャリアガス層（例えば２ＤＥＧ層）を使用した動作速度の速いダイオードを容易に得ることができる。
請求項１８〜２０の発明によれば、ノーマリオフ特性を有するMESFET又はこれに類似の電界効果半導体装置を、ｐ型金属酸化物半導体膜の助けを借りて確実に得ることができる。
請求項２１の発明によれば、金属酸化物半導体膜を、酸素を含む雰囲気中でのスパッタリングによって形成するので、キャリア濃度（密度）の高い金属酸化物半導体膜を容易に得ることができる。

次に、図面を参照して本発明の実施形態に係わるヘテロ接合型電界効果半導体装置を説明する。

図１（Ａ）に示す本発明の実施例１に従うヘテロ接合型電界効果半導体装置は、単結晶シリコン半導体から成る基板１と、この基板１の一方の主面１ａの上にバッファ層２を介して順次に配置された第１の半導体層としての電子走行層４と第２の半導体層としての電子供給層５とから成る主半導体領域３と、主半導体領域３の上に配置された第１の主電極としてのソース電極６、第２の主電極としてのドレイン電極７及びゲート電極８と、主半導体領域３の上に配置されたシリコン酸化物から成る絶縁膜９と、本発明に従うｐ型金属酸化物半導体膜１０と、ゲートフィールドプレート１１とを備えている。このヘテロ接合型電界効果半導体装置は典型的なＨＥＭＴと異なる絶縁ゲート構造を有するが、典型的なＨＥＭＴと同様な原理で動作するので、ＨＥＭＴ又はＨＥＭＴ型半導体装置と呼ぶこともできる。以下、図１の各部を詳しく説明する。

基板１は、一方の主面１ａとこれに対向する他方の主面１ｂとを有し、且つバッファ層２及び主半導体領域３のための半導体材料をエピタキシャル成長させるための成長基板として機能し、且つこれ等を機械的に支持するための支持基板として機能する。本実施例では、コストの低減を図るために基板１がシリコンで形成されている。しかし、基板１をシリコン以外のシリコンカーバイト（ＳｉＣ）等の半導体、又はサファイア、セラミック等の絶縁体で形成することもできる。

基板１の一方の主面１ａ上のバッファ層２は、周知のＭＯＣＶＤ法等のエピタキシャル成長法で形成されている。図１では、図示を簡略化するためにバッファ層２が１つの層で示されているが、実際には複数の層で形成されている。即ち、このバッファ層２は、ＡｌＮ（窒化アルミニウム）から成る第１のサブレイヤ−（第１の副層）とＧａＮ（窒化ガリウム）から成る第２のサブレイヤー（第２の副層）とが交互に積層された多層構造バッファである。なお、このバッファ層２はＨＥＭＴの動作に直接に関係していないので、これを省くこともできる。また、バッファ層２の半導体材料をＡｌＮ、ＧａＮ以外の窒化物半導体又は３−５族化合物半導体に置き換えること、又は単層構造のバッファ層にすることもできる。

主半導体領域３は互いに対向する一方の主面１３と他方の主面１４とを有し、第１の半導体層としての電子走行層４は一方の主面１３側に配置され、第２の半導体層としての電子供給層５は電子走行層４と他方の主面１４との間に配置されている。電子走行層４は、第１の窒化物半導体から成り、０．３〜１０μｍの厚さに形成されている。この電子走行層４は、この上の電子供給層５とのヘテロ接合面の近傍に電流通路（チャネル）として機能する２次元キャリアガス層としての２次元電子ガス層（２ＤＥＧ層）１２（点線で示す）を得るためのものであって、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＧａＮ（窒化ガリウム）から成る。なお、電子供給層５は、ＧａＮ以外の例えば
Ａｌ_aＩｎ_bＧａ_1-a-bＮ，
ここで、ａは０≦ａ＜１、ｂは０≦ｂ＜１を満足する数値、
等の窒化物半導体、又は別の化合物半導体で形成することもできる。

電子走行層４の上に形成された電子供給層５は、電子走行層４よりも大きいバンドギャップを有し且つ電子走行層４よりも小さい格子定数を有する第２の窒化物半導体によって好ましくは１０〜５０ｎｍ（例えば２５ｎｍ）の厚みに形成されている。この実施例の電子供給層５は、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌ_0.3Ｇａ_0.7Ｎから成る。なお、電子供給層５を、Ａｌ_0.3Ｇａ_0.7Ｎ以外の例えば次式で示す窒化物半導体で形成することもできる。
Ａｌ_xＩｎ_yＧａ_1-x-yＮ，
ここで、ｘは０＜ｘ＜１、ｙは０≦ｙ＜１を満足する数値であり、ｘの好ましい値は０．１〜０．４であり、より好ましい値は０．３である。
この電子供給層５を、アンドープのＡｌ_xＩｎ_yＧａ_1-x-yＮで形成する代りに、ｎ型（第１導電型）の不純物を添加したＡｌ_xＩｎ_yＧａ_1-x-yＮから成る窒化物半導体、又は別の組成の窒化物半導体、又は別の化合物半導体で形成することもできる。

主半導体領域３の一方の主面１３にソース電極６及びドレイン電極７が配置され且つ凹部（リセス）１５が設けられている。凹部１５は、主半導体領域３の一方の主面１３のソース電極６及びドレイン電極７との間にドライエッチングで形成され、且つ底面１６と対の側面１７とを有し、且つ電子供給層５の厚みよりも浅く形成されている。従って、凹部１５の底面１６と電子走行層４との間に電子供給層５の薄い残存部１８がある。この電子供給層５の残存部１８の厚みは０〜２０ｎｍ、より好ましくは２〜１５ｎｍ、最も好ましくは３〜８ｎｍであり、図１では５ｎｍである。
なお、凹部１５を設けなくともノーマリオフ特性が得られる場合には、凹部１５を省き、電子供給層５の平坦な主面上にｐ型金属酸化物半導体膜１０を配置することもできる。また、凹部１５の側面１７を傾斜面とすることもできる。

シリコン酸化物から成る絶縁膜９は、主半導体領域３の一方の主面１３即ち電子供給層５の一方の主面のソース電極６、ドレイン電極７及び凹部１５が形成されている部分以外に配置されている。更に詳細には、シリコン酸化物から成る絶縁膜９は、ＳｉＯ_X（ここで、ｘは１〜２の数値を示し、好ましくは２である。）から成り、好ましくはプラズマＣＶＤ（化学気相成長法）によって、好ましくは３００〜７００ｎｍ（例えば５００ｎｍ）の厚みに形成され、圧縮応力即ち圧縮性歪み（例えば４．００×１０⁹ｄｙｎ／ｃｍ²）を発生する性質を有し、２次元キャリアガス層１２のキャリア濃度を高めるために寄与する。即ち、シリコン酸化物から成る絶縁膜９の下にはＡｌＧａＮから成る電子供給層５が配置されているので、シリコン酸化物から成る絶縁膜９の圧縮応力が電子供給層５に作用すると、この反作用で電子供給層５に伸張性歪み即ち引張り応力が生じ、電子供給層５のピエゾ分極が強められ、２次元電子ガス層（２ＤＥＧ層）１２における電子濃度が増大する。この電子濃度の増大はヘテロ接合型電界効果半導体装置のオン時におけるソース電極６とドレイン電極７との間の抵抗の低減に寄与する。シリコン酸化物から成る絶縁膜９は凹部１５の中には配置されず、凹部１５に対応した開口を有する。シリコン酸化物から成る絶縁膜９の開口の壁面即ち凹部１５の入口に隣接している側面１９は５〜６０度の傾斜を有している。
なお、シリコン酸化物から成る絶縁膜９を、スパッタリング等の別の方法で形成することもできる。しかし、主半導体領域３の一方の主面１３の結晶ダメージを少なくし、表面準位（トラップ）を少なくし、電流コラプスを抑制するために、プラズマＣＶＤが最も優れている。また、絶縁膜９をシリコン酸化物以外の別な絶縁材料（例えばシリコン窒化物）等で形成することもできる。

本発明に従うｐ型金属酸化物半導体膜１０は、凹部１５の底面１６、側面１７及びシリコン酸化物から成る絶縁膜９の一部を覆うように配置され、電子供給層５よりも大きい抵抗率を有する金属酸化物半導体材料で形成され、好ましくは３〜１０００ｎｍ、より好ましくは１０〜５００ｎｍの厚みを有する。ｐ型金属酸化物半導体膜１０が３ｎｍよりも薄くなると、ノーマリオフ特性が良好に得られなくなり、１０００ｎｍよりも厚くなると、ゲート電極８の制御によるターンオン特性が悪くなる。
なお、ｐ型金属酸化物半導体膜１０を絶縁膜９の上に延在させないように凹部１５に限定して形成することもできる。
この実施例のｐ型金属酸化物半導体膜１０はマグネトロンスパッタリングで形成された厚み２００ｎｍの酸化ニッケル（ＮｉＯ_x、ここでｘは任意の数値であり、例えば１である。）から成る。このｐ型金属酸化物半導体膜１０を形成する時には、基板１の一方の主面１ａの上にバッファ層２を介して主半導体領域３を設け、更にシリコン酸化物から成る絶縁膜９を設けたものをマグネトロンスパッタリング装置内に配置し、マグネトロンスパッタリング装置内を、酸素を含む雰囲気（好ましくはアルゴンと酸素の混合ガス）とし、ニッケル酸化物（ＮｉＯ）をスパッタリングすることによってｐ型金属酸化物半導体膜１０を得る。酸素を含む雰囲気でニッケル酸化物をスパッタリングすると、正孔濃度の高いｐ型金属酸化物半導体膜１０を容易に得ることができる。
この実施例では、ｐ型金属酸化物半導体膜１０のパターニングがゲートフィールドプレート１１及びゲート電極８のパターニングと同時に行われているが、ｐ型金属酸化物半導体膜１０を独立の工程でパターニングすることもできる。
酸素を含む雰囲気でニッケル酸化物をスパッタリングすることによって形成されたｐ型金属酸化物半導体膜１０は、従来のｐ型不純物が添加されたGaNよりも高い正孔濃度を有し、且つ比較的大きい抵抗率を有する。従って、ｐ型金属酸化物半導体膜１０は、ゲート電極８の下のポテンシャルを比較的高く引き上げて電子走行層４のゲート電極８の下の部分に２次元電子ガス層が形成されることを阻止する。これにより、良好なノーマリオフ特性を有するヘテロ接合型電界効果半導体装置が得られる。また、ｐ型金属酸化物半導体膜１０はHEMTの動作時にゲートリーク電流（漏れ電流）の低減に寄与する。

ｐ型金属酸化物半導体膜１０を上記酸化ニッケルで形成する代わりに、酸化鉄（ＦｅＯ_x、ここでｘは任意の数値であり、例えば２である。），酸化コバルト（ＣｏＯ_x、ここでｘは任意の数値であり、例えば２である。）、酸化マンガン（ＭｎＯ_x、ここでｘは任意の数値であり、例えば１である。），及び酸化銅（ＣｕＯ_x、ここでｘは任意の数値であり、例えば１である。）から選択された少なくとも１つで形成することもできる。酸化ニッケル以外の金属酸化物から成るｐ型金属酸化物半導体膜も、酸素を含む雰囲気で金属材料をスパッタリングすることによって形成することが望ましい。
なお、ｐ型金属酸化物半導体膜１０を、酸素を含む雰囲気での金属材料のスパッタリングによって形成する代わりに、スパッタリング等で金属膜を形成し、しかる後金属膜を酸化することで形成することもできる。
また、ｐ型金属酸化物半導体膜１０のｐ型特性を強めるために、ｐ型金属酸化物半導体膜１０に熱処理を施すこと、又はオゾンアッシング（ozone ashing）処理を施すこと、又はO₂（酸素）アッシング処理を施すことができる。

ソース電極６及びドレイン電極７は、主半導体領域３の一方の主面１３即ち電子供給層５の一方の主面に例えばチタン（Ｔｉ）を所望の厚み（例えば２５ｎｍ）に蒸着し、続いてアルミニウム（Ａｌ）を所望の厚み（例えば３００ｎｍ）に蒸着し、その後フォトリソグラフイ技術で所望のパターンにすることによってそれぞれ形成されている。この実施例のソース電極６及びドレイン電極７は、チタン（Ｔｉ）とアルミニウム（Ａｌ）との積層体でそれぞれ形成されているが、これ以外の低抵抗性接触（オーミック接触）可能な金属で形成することもできる。なお、主半導体領域３の電子供給層５は極めて薄いので、この厚み方向の抵抗は無視できるほど小さい。従って、ソース電極６及びドレイン電極７は、電流通路としての２ＤＥＧ層１２に電気的に結合されている。

ゲート電極８はｐ型金属酸化物半導体膜１０の上に被着された金属層から成り、凹部１５の底面１６に対してｐ型金属酸化物半導体膜１０を介して対向している。この実施例のゲート電極８は、図１（Ｂ）に示すように酸化ニッケル（NiOｘ）から成るｐ型金属酸化物半導体膜１０の上に蒸着で形成され厚み３０ｎｍのニッケル（Ni）層８１とこのニッケル層８１の上に蒸着で形成された厚み３００ｎｍの金（Au）層８２とか成る。酸化ニッケル（NiOｘ）から成るｐ型金属酸化物半導体膜１０とニッケル（Ni）層８１と金（Au）層８２との組み合せによってはゲートリーク電流を良好に低減することができる。しかし、ゲート電極８を、ニッケル（Ni）層と金（Au）層とチタン層との多層膜、又はアルミニウム層、又導電性を有するポリシリコン層等で形成することもできる。
ゲートフィールドプレート１１はゲート電極８に電気的に接続され且つゲート電極８と連続的に形成され、電子供給層５の表面にシリコン酸化物から成る絶縁膜９及びｐ型金属酸化物半導体膜１０を介して対向している。シリコン酸化物から成る絶縁膜９は５〜６０度の傾斜側面１９を有するので、ゲートフィールドプレート１１と電子供給層５との間隔は凹部１５の底面１６上のゲート電極８から離れるに従って徐々に増大している。これにより、ゲート電極８の端における電界集中の緩和を良好に達成できる。

図１のヘテロ接合型電界効果半導体装置において、ゲート電極８にゲート制御電圧が印加されていないノーマリ時（ゲート電圧がゼロの時）には、たとえドレイン電極７の電位がソース電極６の電位よりも高くても、ゲート電極８に対応して凹部１５が設けられ、電子供給層５がゲート電極８の下で薄くなり、且つｐ型金属酸化物半導体膜１０がゲート電極８と電子供給層５との間に配置されているので、ゲート電極８の下の電子走行層４に２ＤＥＧ層が形成されず、２ＤＥＧ層１２が分断され、ソース電極６とドレイン電極７との間はオフ状態になる。

図２（Ａ）は図１のヘテロ接合型電界効果半導体装置の凹部のエネルギー準位図、図２（Ｂ）は従来のショットキーゲート構造のＨＥＭＴ（以下比較例１と言う。）のエネルギー準位図、図２（Ｃ）はゲート電極直下の電子供給層を薄く加工した従来のショットキーゲート構造のＨＥＭＴつまり図１からｐ型金属酸化物半導体膜１０を除去した構造のＨＥＭＴ（以下比較例２と言う。）のエネルギー準位図を示す。これ等の図でＥ_Fはフェルミ準位を示し、Ｅ_Cは伝導帯と禁止帯との境界レベルを示す。また、Ｎｉはゲート電極８、ＮｉＯはｐ型金属酸化物半導体膜１０、ＡｌＧａＮは電子供給層５、ＧａＮは電子走行層４を示す。
図１のヘテロ接合型電界効果半導体装置においては、ゲート電極８の下の電子供給層５は５ｎｍ以下と薄いので、図２（Ｃ）と同様にゲート電極８の下の電子供給層５に格子緩和が生じ、ピエゾ分極に起因する電荷が低減すると共にバルクの特性が薄れて自発分極に起因する電荷も低減する。電子供給層５におけるこれ等の電荷の低減はフェルミレベルの低下をもたらし、ゲート電極８の下のポテンシャルが相対的に上昇する。更に、ｐ型金属酸化物半導体膜１０が設けられているので、ゲート電極８の下のポテンシャルが図２（Ａ）に示すように引き上げられる。この結果、電子走行層４のゲート電極８に対向する部分に２次元キャリアガス層が形成されず、ノーマリオフ特性を有するヘテロ接合型電界効果半導体装置が得られる。換言すれば、ノーマリ時において、電子供給層５の凹部（リセス）１５の下の残存部１８の分極が、ｐ型金属酸化物半導体膜１０によって打ち消され、電子走行層４のゲート電極８に対向する部分に２次元キャリアガス層が形成されない。

ドレイン電極７の電位がソース電極６の電位よりも高い状態で、ゲート電極８とソース電極６との間に所定の閾値電圧よりも高い正のゲート制御電圧を印加すると、周知のＭＯＳゲート構造におけるチャネル（電流通路）の形成と同様な原理で、電子走行層４のゲート電極８に対向する部分にチャネル（電流通路）が形成される。即ち、ゲート電極８に正のゲート制御電圧が印加されると、ｐ型金属酸化物半導体膜１０に分極が生じ、ｐ型金属酸化物半導体膜１０の電子供給層５側に正孔が集まり、電子走行層４の電子供給層５に接する側に電子が誘起され、チャネルが形成される。これにより、ソース電極６とドレイン電極７との間がオン状態になり、電子がソース電極６、電子供給層５、２ＤＥＧ層１２、チャネル、２ＤＥＧ層１２、電子供給層５、及びドレイン電極７の経路で流れる。周知のように電子供給層５は極く薄いので、この厚み方向には電子がトンネル効果で通過する。

図３の特性線Ａは、図１の実施例１のヘテロ接合型電界効果半導体装置のドレイン・ソース間電圧Ｖｄｓとゲートリーク電流（漏れ電流）Ｉｇとの関係を示し、特性線Ｂは比較例１のドレイン・ソース間電圧Ｖｄｓとゲートリーク電流Ｉｇとの関係を示し、特性線Ｃは比較例２のドレイン・ソース間電圧Ｖｄｓとゲートリーク電流Ｉｇとの関係を示す。なお、特性線Ａ、Ｂ，Ｃにおけるゲートリーク電流Ｉｇは、ゲート・ソース間電圧Ｖｇｓをゼロに保つた時におけるゲート・ドレイン間電流を示す。
この図３の特性線Ａ、Ｂ，Ｃの比較から明らかなように実施例１のヘテロ接合型電界効果半導体装置のゲートリーク電流Ｉｇは比較例１及び２のゲートリーク電流Ｉｇよりも大幅に小さい。

図１の実施例１のヘテロ接合型電界効果半導体装置は次の効果を有する。
（１）酸素を含む雰囲気でスパッタリング（マグネトロンスパッタリング）によって形成されたｐ型金属酸化物半導体膜１０は、従来のｐ型不純物が添加されたＧａＮよりも高い正孔濃度を有する。この高い正孔濃度を有するｐ型金属酸化物半導体膜１０は、ゲート電極８の下のポテンシャルを良好に引き上げ、ノーマリ時にゲート電極８の下の電子走行層４に２次元電子ガス層が形成されることを良好に抑制する。これにより、良好なノーマリオフ特性を有するヘテロ接合型電界効果半導体装置が得られる。
（２）ｐ型金属酸化物半導体膜１０は比較的高い抵抗率（絶縁性）を有し、且つ比較的厚く（例えば１０〜５００ｎｍ）形成されている。このため、ヘテロ接合型電界効果半導体装置の動作時におけるゲートリーク電流が低減し、ヘテロ接合型電界効果半導体装置の耐圧が向上し、信頼性が向上する。なお、ｐ型金属酸化物半導体膜１０を比較的厚く形成しても閾値電圧が負側にシフトすることはない。特に、ｐ型金属酸化物半導体膜１０が酸化ニッケル（NiOｘ）から成り、ゲート電極８が図１（Ｂ）に示すようにニッケル（Ni）層８１と金（Au）層８２とか成る場合に、ゲートリーク電流の低減効果が良好に得られる。
（３）ｐ型金属酸化物半導体膜１０は化学的に安定した物質からなり、且つ酸素を含む雰囲気で形成できるので、製造が容易である。
（４）ノーマリオフ特性を電子供給層５の凹部（リセス）１５の下の残存部１８の厚みを薄くするのみで得るのではなく、凹部（リセス）１５とｐ型金属酸化物半導体膜１０との組合せで得る。従って、電子供給層５の凹部（リセス）１５の下の残存部１８の厚みを３〜８ｎｍのように比較的厚くすることができる。この結果、ゲート電極８にヘテロ接合型電界効果半導体装置をオン状態にする制御電圧が印加された時に、電子走行層４のゲート電極８に対向する部分の電子濃度を比較的高くすることができ、オン抵抗を比較的低くすることができ、ヘテロ接合型電界効果半導体装置の最大許容電流Ｉｍａｘを増大させることができる。
（５）電子供給層５のソース電極６とゲート電極８との間及びドレイン電極７とゲート電極８との間の部分が１０ｎｍ以上のように比較的厚く形成され、且つ電子供給層５におけるＡｌ（アルミニウム）の割合が例えば０．１以上のように比較的大きい。このため、ヘテロ接合型電界効果半導体装置がノーマリオフ特性を有しているにも拘わらず、２ＤＥＧ層１２の電子濃度が比較的大きく、オン抵抗が比較的低い。これにより、ヘテロ接合型電界効果半導体装置の最大許容電流Ｉｍａｘを増大させることができる。
（６）主半導体領域３の一方の主面１３に形成されたシリコン酸化物から成る絶縁膜９は、圧縮応力（例えば４．００×１０⁹ｄｙｎ／ｃｍ²）を生じる性質を有する。このシリコン酸化物から成る絶縁膜９の圧縮応力が主半導体領域３の一方の主面１３即ち電子供給層５の主面に作用すると、電子供給層５のピエゾ分極に基づく２ＤＥＧ層１２における電子が多くなる。これにより、ヘテロ接合型電界効果半導体装置のオン抵抗が、主半導体領域３の一方の主面１３にシリコン窒化膜を形成した従来のヘテロ接合型電界効果半導体装置に比較して低くなる。また、シリコン酸化物から成る絶縁膜９によってゲートリーク電流が低減する。
（７）ゲートフィールドプレート１１が設けられ、且つシリコン酸化物から成る絶縁膜９に５〜６０度の傾斜側面１９が設けられているので、ゲート電極８の端部における電界集中を良好に緩和することができ、高耐圧化を図ることができる。
（８）ゲートフィールドプレート１１が設けられているので、ドレイン・ソース間に逆方向電圧が印加された時に主半導体領域３の表面準位にトラップされた電子をゲートフィールドプレート１１を介してゲート電極８に引き抜くことができ、電流コラプスの低減を図ることができる。
（９）ｐ型金属酸化物半導体膜１０を、酸素を含む雰囲気でのマグネトロンスパッタリングで形成することにより、比較的厚く且つ正孔濃度が比較的高いｐ型金属酸化物半導体膜１０を容易に得ることができる。
（１０）ｐ型金属酸化物半導体膜１０に熱処理を施すこと、又はオゾンアッシング（ozone ashing）処理を施すこと、又はO₂（酸素）アッシング処理を施すことによって、ｐ型金属酸化物半導体膜１０のｐ型特性（正孔濃度）を容易に強めることができる。

次に、図４に示す実施例２に従うヘテロ接合型電界効果半導体装置を説明する。但し、図４において図１と実質的に同一の部分には同一の参照符号を付してその説明を省略する。

図４の実施例２のヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ａを有する他は図１と実質的に同一に形成されている。変形された主半導体領域３ａは、図１と同一に形成された第１の半導体層としての電子走行層４と、第２、第３及び第４の半導体層としての第１、第２及び第３の電子供給層２１，２２，２３とから成る。即ち、図４の主半導体領域３ａは図１の１つの電子供給層５の代わりに順次に積層された第１、第２及び第３の電子供給層２１，２２，２３を有する。また、図４の主半導体領域３ａは、図１の凹部（リセス）１５に対応した凹部（リセス）１５ａを有する。図４の凹部（リセス）１５ａは傾斜側壁１７ａを有する他は、図１の凹部（リセス）１５と同様に形成されている。

電子走行層４にヘテロ接合している第１の電子供給層２１は、電子走行層４よりも大きいバンドギャップを有し且つ電子走行層４よりも小さい格子定数を有し且つＡｌ（アルミニウム）を好ましいくは０．１〜０．３の割合で含む窒化物半導体から成り、好ましいくは５ｎｍ〜１０ｎｍの厚みを有する。この実施例２の第１の電子供給層２１は、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌ_0.26Ｇａ_0.74Ｎから成り、７ｎｍの厚みを有する。従って、第１の電子供給層２１のＡｌの割合は図１の電子供給層５におけるＡｌの割合よりも小さく、且つこの厚みは図１の電子供給層５よりも薄い。図１の電子供給層５に比べてＡｌの割合が小さい第１の電子供給層２１は、ヘテロ接合型電界効果半導体装置の閾値電圧をよりプラス側にする働き、及び凹部（リセス）１５ａの深さのバラツキに起因する閾値電圧のバラツキを低減する働きを有する。
なお、第１の電子供給層２１を、Ａｌ_0.26Ｇａ_0.74Ｎ以外の例えば次式で示す窒化物半導体で形成することもできる。
Ａｌ_xＩｎ_yＧａ_1-x-yＮ，
ここで、ｘは０．１＜ｘ＜０．３、ｙは０≦ｙ＜１を満足する数値である。

第１の電子供給層２１の上に配置された第２の電子供給層２２は、電子走行層４よりも大きいバンドギャップを有し且つ電子走行層４よりも小さい格子定数を有し且つ第１の電子供給層２１よりも大きい割合でＡｌ（アルミニウム）を含むｎ型窒化物半導体から成り、５ｎｍの厚みを有する。この第２の電子供給層２２の厚みは、３ｎｍ〜２５ｎｍの範囲であることが望ましい。この実施例の第２の電子供給層２２は、周知のＭＯＣＶＤ法でエピタキシャル成長されたＡｌ_0.34Ｇａ_0.66Ｎから成り且つｎ型不純物としてのＳｉを含んでいる。従って、第２の電子供給層２２のＡｌの割合は第１の電子供給層２１のＡｌの割合よりも大きく且つ第２の電子供給層２２の電子濃度は第１の電子供給層２１の電子濃度よりも高い。第２の電子供給層２２は電子走行層４の２ＤＥＧ層１２における電子濃度を増大させることに寄与する。しかし、ゲート電極８の下の凹部（リセス）１５は第２の電子供給層２２を貫通するように形成されているので、第２の電子供給層２２はノーマリオフ特性を悪化させない。
なお、第２の電子供給層２２を、Ａｌ_0.34Ｇａ_0.66Ｎ以外の例えば次式で示す窒化物半導体で形成することもできる。
Ａｌ_xＩｎ_yＧａ_1-x-yＮ，
ここで、ｘは０．２＜ｘ＜０．５、ｙは０≦ｙ＜１を満足する数値である。

第２の電子供給層２２の上に配置された第３の電子供給層２３は、電子走行層４よりも大きいバンドギャップを有し且つ電子走行層４よりも小さい格子定数を有し且つ第２の電子供給層２２よりも小さい割合でＡｌ（アルミニウム）を含むアンドープ窒化物半導体から成り、１３ｎｍの厚みを有する。この第３の電子供給層２３の厚みは、１０ｎｍ〜１５０ｎｍの範囲であることが望ましい。この実施例の第３の電子供給層２３は、周知のＭＯＣＶＤ法でエピタキシャル成長されたアンドープＡｌ_0.30Ｇａ_0.70Ｎから成る。従って、第３の電子供給層２３のＡｌの割合は第２の電子供給層２２のＡｌの割合よりも小さい。アンドープであり且つＡｌの割合が第２の電子供給層２２のよりも小さい窒化物半導体から成る第３の電子供給層２３は、主半導体領域３ａの表面電荷のコントロールに寄与する。
なお、第３の電子供給層２３を、Ａｌ_0.30Ｇａ_0.70Ｎ以外の例えば次式で示す窒化物半導体で形成することもできる。
Ａｌ_xＩｎ_yＧａ_1-x-yＮ，
ここで、ｘは０≦ｘ＜０．４、ｙは０≦ｙ＜１を満足する数値である。

凹部（リセス）１５ａは、主半導体領域３ａの一方の主面１ａから第３の電子供給層２３と第２の電子供給層２２とを貫通して第１の電子供給層２１に至り更に第１の電子供給層２１の中に食い込むように形成されている。従って、凹部（リセス）１５ａと電子走行層４との間に、第１の電子供給層２１の残存部１８のみが配置されている。図４の実施例では、凹部１５ａが第１の電子供給層２１の中に食い込んでいるが、第１の電子供給層２１の中に食い込まないように凹部１５ａを変形することができる。いずれの場合においても、もし、ｐ型金属酸化物半導体膜１０を設けない場合には、ノーマリ状態で電子走行層４のゲート電極８に対向する部分に２ＤＥＧ層が生じ、ｐ型金属酸化物半導体膜１０を設けた場合には、ノーマリ状態で電子走行層４のゲート電極８に対向する部分に２ＤＥＧ層が生じないように凹部１５ａの深さが設定される。

凹部（リセス）１５ａの側面１７ａは、凹部（リセス）１５ａが先細になるように１５〜８０度の傾斜を有する。この凹部（リセス）１５ａの側面１７ａの傾斜角度は、絶縁膜９の開口の側面１９の傾斜角度（５〜６０度）よりも少し大きい。勿論、図４においても凹部（リセス）１５ａの側面１７ａを図１の凹部１５の側面１７と同様にほぼ垂直に形成することもできる。ｐ型金属酸化物半導体膜１０は比較的高い抵抗を有しているので、フィールドプレート１１がｐ型金属酸化物半導体膜１０を介して主半導体領域３ａに対向することにより、フィールドプレート１１が絶縁膜９を介して主半導体領域３ａに対向することによって得られる電界集中の緩和効果と同様な効果を得ることができる。また、凹部（リセス）１５ａの側面１７ａに電子濃度が比較的高い第２の電子供給層２２が露出しているので、フィールドプレート１１による電界集中の緩和効果が良好に得られる。

図５は、図４の実施例２のヘテロ接合型電界効果半導体装置、及び第１、第２及び第３の比較例のヘテロ接合型電界効果半導体装置のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係を示す。
即ち、特性線Ａ１は、図４から凹部（リセス）１５ａ及びｐ型金属酸化物半導体膜１０を省き、主半導体領域３ａの一方の主面１３にＮｉ／Ａｕ積層体から成るゲート電極を設けた構造の第１の比較例のヘテロ接合型電界効果半導体装置のＶｇｓ―Ｉｄｓ特性を示す。
特性線Ａ２は、図４からｐ型金属酸化物半導体膜１０省き、凹部（リセス）１５ａ及びフィールドプレート１１は設け、凹部（リセス）１５ａの上にＮｉ／Ａｕ積層体から成るゲート電極を設けた構造の第２の比較例のヘテロ接合型電界効果半導体装置のＶｇｓ―Ｉｄｓ特性を示す。
特性線Ｂ１は、図４から凹部（リセス）１５ａを省き、酸化ニッケル（ＮｉＯ_x）から成る２００ｎｍ厚さのｐ型金属酸化物半導体膜１０を設け、ｐ型金属酸化物半導体膜１０の上にＮｉ／Ａｕ積層体から成るゲート電極を設けた構造の第３の比較例のヘテロ接合型電界効果半導体装置のＶｇｓ―Ｉｄｓ特性を示す。
特性線Ｂ２は、図４に示す構造、即ち第３の比較例に凹部（リセス）１５ａ及びフィールドプレート１１を追加した構造、即ち実施例２に従う構造のテロ接合型電界効果半導体装置のＶｇｓ―Ｉｄｓ特性を示す。

図５の第１、第２及び第３の比較例の特性線Ａ１，Ａ２、Ｂ１の閾値電圧はいずれもマイナスである。これに対し、実施例２の特性線Ｂ２の閾値電圧はプラスである。従って、実施例２によってプラスの閾値電圧を有するノーマリオフ型ヘテロ接合型電界効果半導体装置、即ち、ＨＥＭＴ又はＨＥＭＴ類似構造の電界効果半導体装置を得ることができる。

図６は図４の実施例２のヘテロ接合型電界効果半導体装置、及び前述の第１、第２及び第３の比較例のヘテロ接合型電界効果半導体装置のドレイン・ソース間電圧Vdsとゲートリーク電流Igとの関係を示す。
即ち、特性線C1は第１の比較例のVds―Ig特性を示す。
特性線C２は第２の比較例のVds―Ig特性を示す。
特性線D1は第３の比較例からフィールドプレート１１を省いた構造のヘテロ接合型電界効果半導体装置のVds―Ig特性を示す。
特性線D２は実施例２のVds―Ig特性を示す。
なお、図６の各特性におけるゲートリーク電流Ｉｇは、ゲート・ソース間電圧Ｖｇｓをゼロに保つた時におけるゲート・ドレイン間電流を示す。

特性線D２に示す実施例２のゲートリーク電流Igは、特性線C1,C2,D１の第１、第２及び第３の比較例のゲートリーク電流Igよりも小さい。即ち、フィールドプレート１１設け且つ抵抗率が高いｐ型金属酸化物半導体膜１０を設けると、ゲートリーク電流が抑制され且つ耐圧が向上する。既に説明したように、

図４の実施例２は図１の実施例１と同様な効果を有する他に、次の効果も有する。
（１）電子走行層４に隣接してAlの割合の低い第１の電子供給層２１が配置しているため、プラスの閾値電圧を確実に得ることができる。
（２）第１の電子供給層２１に隣接配置された第２の電子供給層２２は、第１の電子供給層２１よりも高いAlの割合を有し且つ第１の電子供給層２１よりも高い電子濃度を有するので、主半導体領域３ａの凹部１５ａ以外の部分における２ＤＥＧ層１２の電子濃度を高めることができ、ヘテロ接合型電界効果半導体装置のオン抵抗を低減させることができる。即ち、もし、図４において第２及び第３の電子供給層２２，２３を省き、Alの割合が図１の電子供給層５よりも低い第１の電子供給層２１のみで電子供給層を構成すれば、２ＤＥＧ層１２の電子濃度が図１の２ＤＥＧ層１２の電子濃度よりも低くなる。しかし、図４に示すように第１の電子供給層２１の上に、第１の電子供給層２１よりも高いAlの割合を有し且つ第１の電子供給層２１よりも高い電子濃度を有する第２の電子供給層２２を配置すると、第１の電子供給層２１を設けたことによる２ＤＥＧ層１２の電子濃度の低下を、第２の電子供給層２２によって補償することができる。これにより、図４のヘテロ接合型電界効果半導体装置のオン抵抗は、図１のヘテロ接合型電界効果半導体装置のオン抵抗と同一又はこれよりも低くなる。なお、凹部１５ａは第２の電子供給層２２を貫通しているので、第２の電子供給層２２はノーマリオフ特性を妨害しない。
（３）Alの割合が低い第１の電子供給層２１に至るように凹部１５ａが設けられているので、凹部１５ａの深さのバラツキに起因する閾値電圧のバラツキが小さくなる。即ち、もし、凹部１５ａの下の第１の電子供給層２１の残存部１８のAlの割合及び電子濃度が大きいと、残存部１８の厚みのバラツキに起因する閾値電圧のバラツキが大きくなるが、図４では残存部１８のAlの割合が図１の残存部１８のAlの割合に比べて小さいので、残存部１８の厚みのバラツキに起因する閾値電圧のバラツキも小さくなる。
（４）凹部１５ａは傾斜した側面１７ａを有し、この傾斜した側面１７ａに電子濃度の高い第２の電子供給層２２が露出する構造であるので、ゲート電極８の近傍における電界集中を緩和することができる。凹部１５ａの傾斜した側面１７ａ上に絶縁体と見なすこともできるほど抵抗率が大きいｐ型金属酸化物半導体膜１０を介してフィールドプレート１１が設けられているので、凹部１５ａの傾斜した側面１７ａ近傍においてもフィールドプレート効果が得られる。これによりゲート電極８の近傍における電界集中が更に緩和され、高耐化が達成される。
（５）第２の電子供給層２２よりもＡｌの割合が低い第３の電子供給層２３が設けられ、この表面が主半導体領域３ａの一方の主面になっているので、主半導体領域３ａの一方の主面を安定化することができ、リーク電流の低減及び電流コラプスの抑制が可能になる。

次に、図７に示す実施例３に従うヘテロ接合型電界効果半導体装置を説明する。但し、図７において図１及び図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。

図７の実施例３のヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｂを有する他は図４と実質的に同一に形成されている。図７の主半導体領域３ｂは、図４の主半導体領域３ａから第３の電子供給層２３を省き、第１及び第２の電子供給層２１，２２´のみで構成されている。図７の第１の電子供給層２１は図４と同一に構成され、第２の電子供給層２２´は図４の第２の電子供給層２２よりも厚く形成されていることを除いて図４と同一に構成されている。図７の第２の電子供給層２２´の厚みは、好ましい範囲１０〜１５０ｎｍから選択された１８ｎｍである。

図７の実施例３の主半導体領域３ｂにおける第１及び第２の電子供給層２１，２２´の組成は、図４の実施例２の主半導体領域３ａにおける第１及び第２の電子供給層２１，２２の組成と同一であるので、図７の実施例３は、図４の実施例２の第３の電子供給層２３の効果を除いて図４の実施例２と同一の効果を有する。
なお、図７の実施例３の主半導体領域３ｂにおける第２の電子供給層２２´をｎ型不純物（例えばＳｉ）をドープしない窒化物半導体層に変形することができる。このアンドープ窒化物半導体層は周知の表面電荷のコントロールを主目的としたキャップ層と同様な機能を有する。

次に、図８に示す実施例４に従うヘテロ接合型電界効果半導体装置を説明する。但し、図８において図１及び図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。

図８の実施例４のヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｃを有する他は図４と実質的に同一に形成されている。図８の主半導体領域３ｃは図４の主半導体領域３ａにオーミックコンタクト層と呼ぶこともできる第４の電子供給層２４を付加し、且つ図４の第３の電子供給層２３よりも薄い第３の電子供給層２３´を設けた他は図４の主半導体領域３ａと同一に構成したものである。図８の第３の電子供給層２３´は好ましい範囲５〜１４０ｎｍから選択された１３ｎｍの厚みを有し、第４の電子供給層２４はＡｌの割合が第３の電子供給層２３´よりも低い又は零であるｎ型窒化物半導体であることが望ましく、この実施例ではｎ型不純物としてＳｉがドープされたＧａＮから成り、好ましい範囲３〜１００ｎｍから選択された１３ｎｍの厚みを有する。
なお、第４の電子供給層２４を、ｎ型不純物を無視してＧａＮ以外の例えば次式で示す窒化物半導体で形成することもできる。
Ａｌ_xＩｎ_yＧａ_1-x-yＮ，
ここで、ｘは０≦ｘ＜０．４、ｙは０≦ｙ＜１を満足する数値である。

図８に示す実施例４に従うヘテロ接合型電界効果半導体装置は、図４の実施例２と同一な効果を有する他に、第４の電子供給層２４が、ＳｉドープのＧａＮから成るので、ソース電極６及びドレイン電極７の主半導体領域３ｃに対するオーミックコンタクトが良好になるという効果を有する。なお、図８において凹部１５ａが第４の電子供給層２４を貫通しているので、第４の電子供給層２４はノーマリオフ特性に影響しない。

次に、図９に示す実施例５に従うヘテロ接合型電界効果半導体装置を説明する。但し、図９において図１及び図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。

図９の実施例５のヘテロ接合型電界効果半導体装置は、図４の実施例２に従うヘテロ接合型電界効果半導体装置に第２の絶縁膜３０を付加し、この他は図４と実質的に同一に形成したものである。第２の絶縁膜３０は、金属酸化物又はシリコン酸化物等から成り、ｐ型金属酸化物半導体膜１０とゲート電極８及びフィールドプレート１１との間に配置され、ゲートリーク電流の低減に寄与する。この第２の絶縁膜３０の厚みはゲート電極８に基づく電界効果作用が電子走行層４に及ぶことができるように決定されている。図９の実施例５のヘテロ接合型電界効果半導体装置は、第２の絶縁膜３０を除いて図４の実施例２と同様に構成されているので、図４の実施例２と同様な効果も有する。
なお、図９の第２の絶縁膜３０と同様なものを図１、図７、図８のヘテロ接合型電界効果半導体装置に付加することもできる。

次に、図１０に示す実施例６に従うヘテロ接合型電界効果半導体装置を説明する。但し、図１０において図１及び図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。

図１０の実施例６のヘテロ接合型電界効果半導体装置は、変形された主半導体領域３ｄ、ソース電極６ａ、ドレイン電極７ａを有する他は図４と実質的に同一に形成されている。図１０の主半導体領域３ｄは図４の主半導体領域３ａに周知のスペーサー層３１を付加し、ソース電極用凹部（リセス）３２及びドレイン電極用凹部（リセス）３３を設けた他は図４の主半導体領域３ａと同一に構成したものである。スペーサー層３１は、第１の電子供給層２１よりも薄い厚みを有して電子走行層４と第１の電子供給層２１との間に配置されており、第１〜第３の電子供給層２１，２２，２３の不純物又は元素が電子走行層４に拡散することを防ぎ、２ＤＥＧ層１２における電子の移動度の低下を抑制する。なお、スペーサー層３１と第１の電子供給層２１とを合わせて本発明の第２の半導体層と呼ぶこともできる。ソース電極用凹部（リセス）３２及びドレイン電極用凹部（リセス）３３は、ゲート電極８の下の凹部（リセス）１５ａと同様に第３及び第２の電子供給層２３，２２を貫通して第１の電子供給層２１に至るように主半導体領域３ｄの一方の主面１３に形成されている。ソース電極６ａ及びドレイン電極７ａは、ソース電極用凹部（リセス）３２及びドレイン電極用凹部（リセス）３３の中にそれぞれ配置され、２ＤＥＧ層１２に電気的に結合されている。従って、ソース電極６ａ及びドレイン電極７ａと電子走行層４の２ＤＥＧ層１２との間の電気的抵抗は図４の構造における同様な部分の電気的抵抗よりも小さい。
図１０の実施例６のヘテロ接合型電界効果半導体装置は、変形された点を除いて図４と同一に構成されているので、図４の実施例２と同一な効果も有する。

なお、ソース電極用凹部（リセス）３２及びドレイン電極用凹部（リセス）３３を電子走行層４に至る深さに形成することもできる。
また、図１０において鎖線で示すように、ソース電極６ａ及びドレイン電極７ａの下にｎ型不純物注入領域から成るソースコンタクト領域４１及びドレインコンタクト領域４２を設け、ソース電極６ａ及びドレイン電極７ａをここにオーミックコンタクトさせることができる。
また、図１０のスペーサー層３１、ソース電極用凹部（リセス）３２、ドレイン電極用凹部（リセス）３３、ソース電極６ａ、ドレイン電極７ａ、ソースコンタクト領域４１及びドレインコンタクト領域４２から選択された１つ又は複数又は全部を図１、図４、図７、図８及び図９に示すヘテロ接合型電界効果半導体装置に設けることもできる。

次に、図１１に示す実施例７に従うヘテロ接合型電界効果半導体装置を説明する。但し、図１１において図１及び図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。

図１１の実施例７のヘテロ接合型電界効果半導体装置は、変形されたｐ型金属酸化物半導体膜１０´を有する他は図４と実質的に同一に形成されている。図１１の変形されたｐ型金属酸化物半導体膜１０´は絶縁膜９の上に延在しないように形成されている。従って、フィールドプレート１１は絶縁膜９に直接接触している。これによりフィールドプレート１１の効果が向上する。図１１の実施例７のヘテロ接合型電界効果半導体装置は、変形された点を除いて図４と同一に構成されているので、図４の実施例２と同一な効果も有する。
なお、図１１のｐ型金属酸化物半導体膜１０´に相当するものを、図１、図７、図８、図９及び図１０に示すヘテロ接合型電界効果半導体装置に設けることもできる。

次に、図１２に示す実施例８に従うヘテロ接合型電界効果半導体装置を説明する。但し、図１２において図１及び図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。

図１２の実施例８のヘテロ接合型電界効果半導体装置は、ダイオード機能を得るための導体５０を有する他は図４と実質的に同一に形成されている。導体５０はゲート電極８と第１の電極としてのソース電極６とを電気的に接続するものであって、絶縁膜９の上に配置され、ソース電極６に接続された一端とフィールドプレート１１を介してゲート電極８に接続された他端とを有し、ゲート電極８及びフィールドプレート１１と同一の金属で形成されている。勿論、導体５０をゲート電極８及びフィールドプレート１１と異なる金属で形成することもできる。

ゲート電極８とソース電極６との間が導体５０で短絡された図１２のヘテロ接合型電界効果半導体装置は、動作速度の速いダイオードとして動作する。即ち、もし、図１２において導体５０によってゲート電極８とソース電極６との間が短絡されていなければ、図４の場合と同様にノーマリオフ構造のヘテロ接合型電界効果半導体装置として動作する。図１２に示すように導体５０によってゲート電極８とソース電極６との間を短絡した状態で、第２の電極としてのドレイン電極７の電位が第１の電極としてのソース電極６の電位よりも高い時には、ゲート電極８の電位がソース電極６の電位と同一になり、電子走行層４の電位よりも低くなる。これにより、電子走行層４のゲート電極８に対向する部分から電子を排出する作用が生じ、ソース電極６とドレイン電極７との間がオフ状態に保たれる。これとは逆に、第１の電極としてのソース電極６の電位が第２の電極としてのドレイン電極７の電位がよりも高い時には、ゲート電極８の電位がソース電極６の電位と同一であるために、ゲート電極８の電位はドレイン電極７の電位及び電子走行層４の電位よりも高くなり、ゲート電極８と電子走行層４との間の電圧が閾値電圧以上になると、電子走行層４のゲート電極８に対向する部分にチャネルが形成され、ソース電極６とドレイン電極７との間がオン状態になる。図１２のヘテロ接合型電界効果半導体装置の上記動作はダイオード動作である。

図１２では絶縁膜９上の導体５０でソース電極６とゲート電極８とを短絡したが、この代わりに、外部導体又は外部のスイッチ回路でソース電極６とゲート電極８とを短絡することもできる。
図１２のヘテロ接合型電界効果半導体装置は導体５０を除いて図４と同一に構成されているので、図４の実施例２と同様な効果も有する。
なお、図１２の導体５０に相当するものを図１、図７、図８、図９、図１０及び図１１に示すヘテロ接合型電界効果半導体装置に設けることもできる。

次に、図１３に示す実施例９に従うMESFETに類似の電界効果半導体装置を説明する。但し、図１３いて図１及び図４と実質的に同一の部分には同一の参照符号を付してその説明を省略する。

図１３の実施例９の電界効果半導体装置は、変形された主半導体領域３ｅを除いて図４と同一に構成されている。図１３の主半導体領域３ｅは図４の電子走行層４と同一な材料で形成された第１の半導体層４´とｎ型不純物（例えばＳｉ）がドープされた第２の半導体層５´とから成る。第２の半導体層５´は例えば図４の第２の電子供給層２２と同一の材料で形成され、ソース電極６とドレイン電極７との間の電流通路として利用される。ノーマリオフ特性を得るために図４と同様に主半導体領域３ｅに凹部１５ａが設けられている。即ち、凹部１５ａは第２の半導体層５´の一部を除去することによって形成され、凹部１５ａと第１の半導体層４´との間に第２の半導体層５´の残存部１８´が生じている。凹部１５ａの深さ及び残存部１８´の厚みはｐ型金属酸化物半導体膜１０の助けを借りて残存部１８´から電子が排出され、残存部１８´が空乏層で埋まるように決定されている。

図１３の実施例９の電界効果半導体装置は、接合型電界効果トランジスタ（ＦＥＴ）と同様に動作し、ドレイン電極７の電位がソース電極６の電位よりも高い状態でソース電極６とゲート電極８との間に閾値電圧以上の電圧を印加すると、ドレイン電極７と第２の半導体層５´とソース電極６との経路にドレイン電流が流れる。

図１３の実施例９は次の効果を有する。
（１）ｐ型金属酸化物半導体膜１０の助けを借りてノーマリオフ特性が確実に得られる。
（２）第２の半導体層５´のゲート電極８の下の残存部１８´は比較的厚いので、ここでの電力損失が少ない。
（３）フィールドプレート１１による効果を図１及び図４の実施例１，２と同様に得ることができる。

図１３の実施例９の電界効果半導体装置に、図９の絶縁膜３０に相当するもの、又は図１０の凹部３２，３３に相当するもの、又は図１１の変形されたｐ型金属酸化物半導体膜１０´に相当するもの、又は図１３で示すようにゲート電極８とソース電極６とを接続するダイオード形成用導体５０´を設けることもできる。

図１４は実施例１０に従うヘテロ接合型電界効果半導体装置の変形されたｐ型金属酸化物半導体膜１０ａの一部を示す。図１４のｐ型金属酸化物半導体膜１０ａは図１の実施例１のｐ型金属酸化物半導体膜１０を変形したものであり、酸化ニッケルから成る第１の層５１と酸化鉄から成る第２の層５２と酸化コバルトから成る第３の層５３との積層体から成る。図１４のｐ型金属酸化物半導体膜１０ａの一方の主面（下面）５４は電子電子供給層５に接する面であり、他方の主面（上面）５５はゲート電極８に接する面である。なお、第１の層５１の正孔濃度を最も高くし、第３の層５３の正孔濃度を最も低くすることが望ましい。
このように互いに異なる複数のｐ型金属酸化物半導体材料の積層体で構成されたｐ型金属酸化物半導体膜１０ａは、図１の実施例１のｐ型金属酸化物半導体膜１０と同様な効果を有する。
なお、ｐ型金属酸化物半導体膜１０ａを実施例１以外の実施例２〜９のｐ型金属酸化物半導体膜１０又は１０´の代りに使用することができる。
また、ｐ型金属酸化物半導体膜１０ａの第１〜第３の層５１〜５３の材料を例えば酸化ニッケル、酸化鉄，酸化コバルト、酸化マンガン，及び酸化銅から選択された別な材料に変えることができる。また、ｐ型金属酸化物半導体膜１０ａの第１〜第３の層５１〜５３から例えば第３の層５３を省くこと、又は更に別な層を追加することができる。

図１５は実施例１１に従うヘテロ接合型電界効果半導体装置の変形されたｐ型金属酸化物半導体膜１０ｂの一部を示す。図１５のｐ型金属酸化物半導体膜１０ｂは図１の実施例１のｐ型金属酸化物半導体膜１０を変形したものであり、正孔濃度が一方の主面５４から他方の主面５５に向って順次に低くなっている第１、第２及び第３の層５１ａ，５２ａ，５３ａの積層体から成る。図１５のｐ型金属酸化物半導体膜１０ｂの一方の主面（下面）５４は電子供給層５に接する面であり、他方の主面（上面）５５はゲート電極８に接する面である。従って、正孔濃度の最も高い第１の層５１ａが電子供給層５に接する。
正孔濃度の異なる第１、第２及び第３の層５１ａ，５２ａ，５３ａは、例えばマグネトロンスパッタリング装置でニッケル酸化物（ＮｉＯ）をスパッタリングする時に酸素の添加量を段階的に減らすことによって形成される。
このように正孔濃度の異なる第１、第２及び第３の層５１ａ，５２ａ，５３ａの積層体で構成されたｐ型金属酸化物半導体膜１０ｂは、図１の実施例１のｐ型金属酸化物半導体膜１０と同様な効果を有する。また、正孔濃度の最も高い第１の層５１ａが電子供給層５に接しているので、ノーマリオフ特性を良好に得ることができる。
なお、ｐ型金属酸化物半導体膜１０ｂを実施例１のみでなく、これ以外の実施例２〜９のｐ型金属酸化物半導体膜１０又は１０´の代りにも使用することができる。
また、ｐ型金属酸化物半導体膜１０ｂの第１〜第３の層５１ａ〜５３ａから例えば第３の層５３ａを省くこと、又は更に別な層を追加することができる。
また、ｐ型金属酸化物半導体膜１０ｂの正孔濃度を段階的に変える代りに、正孔濃度を一方の主面（下面）５４から他方の主面（上面）５５に向って徐々に減少即ち傾斜を有して減少させることができる。このようにｐ型金属酸化物半導体膜１０ｂの正孔濃度を徐々に減少させるために、例えばニッケル酸化物（ＮｉＯ）をマグネトロンスパッタリングによる成膜の進行と共に酸素の添加量を徐々に減少させる。
また、ｐ型金属酸化物半導体膜の厚み方向の正孔濃度を変えるために、成膜の進行と共にｐ型金属酸化物半導体膜の熱処理の条件、又はオゾンアッシング処理条件、又はO₂（酸素）アッシング処理条件を変えることができる。
また、ｐ型金属酸化物半導体膜の厚み方向の正孔濃度を変えるために、リチウム（Ｌｉ）のドープ量を成膜の進行と共に変えることができる。

本発明は、上述の実施例に限定されるものでなく、例えば、次の変形が可能なものである。
（１）主半導体領域３〜３ｅを、ＧａＮ、AｌＧａＮ以外のIｎＧａＮ、ＡｌｌｎＧａＮ、ＡｌＮ、ＩｎＡｌＮ、ＡｌＰ、ＧａＰ、ＡｌｌｎＰ、ＧａｌｎＰ、ＡｌＧａＰ、ＡｌＧａＡｓ、ＧａＡｓ、ＡｌＡｓ、ＩｎＡｓ、ＩｎＰ，ＩｎＮ、ＧａＡｓＰ等の別の３−５族化合物半導体、又はＺｎＯ等の２−６族化合物半導体、又は更に別の化合物半導体で形成することができる。
（２）周知のソースフィールドプレート、及びドレインフィールドプレートを設けることができる。
（３）各実施例を示す図面に、１つのソース電極６、１つのドレイン電極７及び１つのゲート電極８が示されているが、それぞれを複数個設けることができる。即ち、１チップに微小ＦＥＴ（単位ＦＥＴ）を複数個設け、これらを並列に接続することができる。
（４）実施例１〜８、１２の電子供給層を正孔供給層に置き換え、２ＤＥＧ層１２に対応する領域に２次元キャリアガス層として２次元正孔ガス層が生じるヘテロ接合型電界効果半導体装置を構成することができる。この場合には、ｐ型金属酸化物半導体膜１０、１０´，１０ａ，１０ｂ、１０ｃの代わりにｎ型金属酸化物半導体膜を設ける。また、図１３においてｎ型の第２の半導体層５´の代わりにｐ型の第２の半導体層を設け、この上にｎ型金属酸化物半導体膜を設けることができる。
（５）ｐ型金属酸化物半導体膜１０、１０´、１０ａ，１０ｂ、１０ｃを得る時に酸素を添加する代わりにリチウム（Ｌｉ）を添加することができる。

（Ａ）は本発明の実施例１のヘテロ接合型電界効果半導体装置を示す断面図、（Ｂ）はゲート電極の一部を拡大して示す断面図である。 図１の実施例１のヘテロ接合型電界効果半導体装置、及び２つの比較例のエネルギー準位図である。 図１の実施例１のヘテロ接合型電界効果半導体装置、及び２つの比較例のドレイン・ソース間電圧Ｖｄｓとゲート電流（ゲートリーク電流）Ｉｇとの関係を示す図である。 本発明の実施例２のヘテロ接合型電界効果半導体装置を示す断面図である。 図４の実施例２のヘテロ接合型電界効果半導体装置、及び３つの比較例のゲート・ソース間電圧Ｖｇｓとドレイン・ソース間電流Ｉｄｓとの関係を示す図である。 図４の実施例２のヘテロ接合型電界効果半導体装置、及び３つの比較例のドレイン・ソース間電圧Ｖｄｓとゲートリーク電流Ｉｇとの関係を示す図である。 本発明の実施例３のヘテロ接合型電界効果半導体装置を示す断面図である。 本発明の実施例４のヘテロ接合型電界効果半導体装置を示す断面図である。 本発明の実施例５のヘテロ接合型電界効果半導体装置を示す断面図である。 本発明の実施例６のヘテロ接合型電界効果半導体装置を示す断面図である。 本発明の実施例７のヘテロ接合型電界効果半導体装置を示す断面図である。 本発明の実施例８のダイオード型ヘテロ接合型電界効果半導体装置を示す断面図である。 本発明の実施例９のＭＥＳＦＥＴ型電界効果半導体装置を示す断面図である。 本発明の実施例１０に従うｐ型金属酸化物半導体膜の一部を示す断面図である。 本発明の実施例１１に従うｐ型金属酸化物半導体膜の一部を示す断面図である。

符号の説明

１ 基板
２ バッファ層
３ 主半導体領域
４ 電子走行層（第１の半導体層）
５ 電子供給層（第２の半導体層）
６ ソース電極
７ ドレイン電極
８ ゲート電極
９ シリコン酸化物から成る絶縁膜
１０ ｐ型金属酸化物半導体膜

Claims (21)

1. 互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第１の半導体層と、前記第１の半導体層と前記一方の主面との間に配置され且つ前記第１の半導体層にヘテロ接合され且つ前記ヘテロ接合に基づいて前記第１の半導体層に電流通路として機能する２次元キャリアガス層を生じさせることができる材料で形成された第２の半導体層とを備えている主半導体領域と、
   前記主半導体領域の前記一方の主面上に配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第１の主電極と、
   前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第１の半導体層の前記２次元キャリアガス層に電気的に結合された第２の主電極と、
   前記第１の主電極と前記第２の主電極との間の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、
   前記主半導体領域と前記ゲート電極との間に配置され且つ前記２次元キャリアガス層のキャリアを低減させる導電型を有している金属酸化物半導体膜と
   を備えていることを特徴とする電界効果半導体装置。
2. 前記主半導体領域は、この一方の主面から前記第１の半導体層に到達しない深さの凹部を有し、
   前記ゲート電極は前記凹部の上に前記金属酸化物半導体膜を介して配置されていることを特徴とする請求項１記載の電界効果半導体装置。
3. 前記凹部と前記第１の半導体層との間に配置された前記第２の半導体層の残存部の厚みは、前記金属酸化物半導体膜を設ける前において、前記第１の半導体層における前記凹部に対向する部分に前記２次元キャリアガス層を生じさせることができ、且つ前記金属酸化物半導体膜を設けた後において、前記第１の半導体層における前記凹部に対向する部分に前記２次元キャリアガス層を生じさせることができないように設定されていることを特徴とする請求項２記載の電界効果半導体装置。
4. 前記２次元キャリアガス層は２次元電子ガス層であり、前記金属酸化物半導体膜はｐ型金属酸化物半導体膜であることを特徴とする請求項１又は２又は３記載の電界効果半導体装置。
5. 前記ｐ型金属酸化物半導体膜は、酸化ニッケル、酸化鉄，酸化コバルト、酸化マンガン，及び酸化銅から選択された少なくとも１つから成ることを特徴とする請求項４記載の電界効果半導体装置。
6. 前記ｐ型金属酸化物半導体膜は酸化ニッケルから成り、前記ゲート電極は前記ｐ型金属酸化物半導体膜の上に形成されたニッケル層と該ニッケル層の上に形成された金層とから成ることを特徴とする請求項４記載の電界効果半導体装置。
7. 前記ｐ型金属酸化物半導体膜は、互いに異なる材料の複数のｐ型金属酸化物半導体膜の積層体から成ることを特徴とする請求項４記載の電界効果半導体装置。
8. 前記ｐ型金属酸化物半導体膜は、その厚み方向において徐々に又は段階的に異なる正孔濃度を有していることを特徴とする請求項４記載の電界効果半導体装置。
9. 前記主半導体領域は、更に、前記第２の半導体層の上に配置され且つ前記第２の半導体層よりも高いキャリア濃度を有している第３の半導体層を有し、
   前記凹部は、少なくとも前記第３の半導体層の一部を削除するように形成されていることを特徴とする請求項２記載の電界効果半導体装置。
10. 前記第１の半導体層は窒化物半導体からなり、前記第２の半導体層はＡｌを含む窒化物半導体から成り、前記第３の半導体層は前記第２の半導体層よりも大きい割合でＡｌを含む窒化物半導体から成ることを特徴とする請求項９記載の電界効果半導体装置。
11. 前記主半導体領域は、更に、前記第３の半導体層の上に配置され且つ前記第３の半導体層よりも低い割合（零を含む）でＡｌを含む窒化物半導体で形成されている第４の半導体層を有し、
    前記凹部は、少なくとも前記第４の半導体層と前記第３の半導体層の一部を除去するように形成されていることを特徴とする請求項１０記載の電界効果半導体装置。
12. 前記主半導体領域は、更に、前記第３の半導体層の上に配置され且つ前記第３の半導体層よりも低い割合でＡｌを含む窒化物半導体で形成されている第４の半導体層と、前記第４の半導体層の上に配置され且つ前記第４の半導体層よりも低い割合（零を含む）でＡｌを含む窒化物半導体で形成され且つ前記金属酸化物半導体膜と反対の導電型を決定する不純物を含んでいる第５の半導体層とを有し、
    前記凹部は、少なくとも前記第５の半導体層と前記第４の半導体層と前記第３の半導体層の一部を除去するように形成されていることを特徴とする請求項９記載の電界効果半導体装置。
13. 前記主半導体領域は、更に、前記第１の半導体層と前記第２の半導体層との間に配置され且つ前記第２の半導体層よりも薄く形成され且つ前記第２の半導体層よりも高い割合でＡｌを含む窒化物半導体から成るスペーサー層を有していることを特徴とする請求項１乃至１２のいずれかに記載の電界効果半導体装置。
14. 更に、前記主半導体領域の一方の主面における前記ゲート電極と前記第１の主電極との間の少なくとも一部及び前記ゲート電極と前記第２の主電極との間の少なくとも一部上に配置された絶縁膜を有していることを特徴とする請求項１乃至１３のいずれかに記載の電界効果半導体装置。
15. 更に、前記主半導体領域の一方の主面における前記ゲート電極と前記第１の主電極との間の少なくとも一部及び前記ゲート電極と前記第２の主電極との間の少なくとも一部上に配置された絶縁膜、及び前記絶縁膜の上に配置されたゲートフィールドプレートを有し、該ゲートフィールドプレートは少なくとも前記絶縁膜を介して前記主半導体領域の一方の主面に対向配置され且つ前記ゲート電極に接続されていることを特徴とする請求項１乃至１４のいずれかに記載の電界効果半導体装置。
16. 前記絶縁膜の前記ゲート電極側の端は傾斜側面であり、前記ゲートフィールドプレートは少なくとも前記絶縁膜の前記傾斜側面を覆っていることを特徴とする請求項１５記載の電界効果半導体装置。
17. 更に、ダイオード動作させるために前記ゲート電極を前記第１の主電極に電気的に接続している導体を有していることを特徴とする請求項１乃至１６のいずれかに記載の電界効果半導体装置。
18. 互いに対向する一方及び他方の主面と、前記一方及び他方の主面間に配置された第１の半導体層と、電流通路を形成するために前記第１の半導体層と前記一方の主面との間に配置され且つ第１の導電型を有している第２の半導体層とを備えた主半導体領域と、
    前記主半導体領域の前記一方の主面上に配置され且つ前記第２の半導体層に電気的に結合された第１の主電極と、
    前記主半導体領域の前記一方の主面上に前記第１の主電極から離間して配置され且つ前記第２の半導体層に電気的に結合された第２の主電極と、
    前記第２の半導体層の電流通路を制御するために前記主半導体領域の前記一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、
    前記ゲート電極と前記主半導体領域との間に配置され且つ前記第１の導電型と反対の第２の導電型を有している金属酸化物半導体膜と
    を備えていることを特徴とする電界効果半導体装置。
19. 更に、前記第２の半導体層は凹部を有し、前記ゲート電極は前記凹部の上に前記金属酸化物半導体膜を介して配置されていることを特徴とする請求項１８記載の電界効果半導体装置。
20. 更に、前記ゲート電極を前記第１の主電極に電気的に接続する導体を有していることを特徴とする請求項１８又は１９記載の電界効果半導体装置。
21. 電流通路を形成するための少なくとも１つの半導体層とを有している主半導体領域と、前記主半導体領域の一方の主面上に配置され且つ前記電流通路を形成するための前記半導体層に電気的に結合された第１の主電極と、前記主半導体領域の一方の主面上に前記第１の主電極から離間して配置され且つ前記電流通路を形成するための前記半導体層に電気的に結合された第２の主電極と、前記半導体層の前記電流通路を制御するために前記主半導体領域の一方の主面上における前記第１の主電極と前記第２の主電極との間に配置されたゲート電極と、前記主半導体領域と前記ゲート電極との間に配置され且つ前記電流通路を形成するための前記半導体層のキャリアを低減する機能を有している金属酸化物半導体膜とを備えている電界効果半導体装置の製造方法であって、
    前記金属酸化物半導体膜を、酸素を含む雰囲気中でのスパッタリングによって形成することを特徴とする電界効果半導体装置の製造方法。

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