JP2009071095A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】半導体チップの積層工程の簡略化および時間短縮化が可能な半導体装置の製造方法を提供すること。
【解決手段】ウェハ１０上に形成された絶縁層１１上にファンアウト配線９を形成する。再配線部１７の垂直上方に、側壁電極２６ａないし２６ｃが一列に並ぶように、半導体チップ２０ａないし２０ｃを積層し、ウェハ１０の全面に、シード金属層４１を形成する。絶縁層１１上にフォトレジスト層４２を形成する。フォトリソグラフィにより側壁電極２６ａないし２６ｃを含んで再配線部１７まで到達する開口部４３を形成する。電解めっきにより開口部４３内に側壁配線４４を形成する。フォトレジスト層４２およびシード金属層４１を剥離する。再配線部１７上に積層された半導体チップ２０ａないし２０ｃを樹脂層４５で樹脂封止する。ウェハ１０を取り除き、ダイシングに各パッケージごとに個片化する。
【選択図】図２５

Description

本発明は半導体装置の製造方法に関し、特に、半導体チップの積層工程の簡略化および時間短縮化を可能とする発明に関するものである。

非特許文献１の半導体パッケージ１００の製造プロセスを、図４３ないし図４６に示す。なおこれらの製造プロセスは全てウェハ状態で行われる。図４３において、支持体であるＳｉウェハ１０１上に、Ｃｕ配線１０２、ポリイミド絶縁膜１０３により配線体１０４を形成する。図４４において、配線体１０４上にはんだめっきバンプ１０５を形成したメモリＴＥＧチップ１０６をフリップチップボンダで接合する。その後、メモリＴＥＧチップ１０６を接合したＳｉウェハ１０１表面を、圧縮モールド工法を用いて樹脂層１０７で封止する。図４５において、支持体であるＳｉウェハ１０１を除去することにより、配線体１０４の配線パターンを露出させる。図４６において、配線体１０４上に、ロジックＴＥＧチップ１０８を接合し、接合部をアンダーフィル樹脂１０９により封止する。最後に、配線体１０４に形成されたパッド上にはんだボール１１０を接合し、ダイシングによりパッケージの個片化を行う。

尚、上記の関連技術として特許文献２ないし５が開示されている。
ＮＥＣ技報ｖｏｌ．５９ Ｎｏ．５／２００６、ｐ．４６−４９ 特開２００６−１４０３９２号公報 特開平１１−１０２９４２号公報 特開２００１−２５７３１０号公報 特開２００５−１３６１８７号公報

しかし非特許文献１では、配線体１０４の表面に１層のメモリＴＥＧチップ１０６を接合した後に、配線体１０４の裏面に１層のロジックＴＥＧチップ１０８を接合している。すると、配線体１０４に対して少なくとも２回、チップ接合を行う必要があり、チップ接合工程の簡略化および時間短縮化が図れないため問題である。

また配線体１０４の両面にチップを接合することから、Ｃｕ配線１０２は、必ずポリイミド絶縁膜１０３を貫通するように形成する必要がある。すると配線体１０４の製造工程の簡略化および時間短縮化が図れないため問題である。

本発明は前記背景技術に鑑みなされたものであり、半導体チップの積層工程の簡略化および時間短縮化が可能な半導体装置の製造方法を提供することを目的とする。

前記目的を達成するためになされた本発明の第１概念に係る半導体装置の製造方法は、ウェハ上に形成された絶縁層上にファンアウト配線を形成するステップと、ファンアウト配線上に積層された複数の半導体チップの電極とファンアウト配線とを電気的に接続するステップと、ウェハを取り除くステップとを備えることを特徴とする。

ファンアウト配線を形成するステップでは、ウェハ上に形成された絶縁層の上に配線が形成される。ファンアウト配線は、半導体チップのパッドから配線を引き出す役割を有し、電極間のピッチを広げてはんだボール等を接合することを可能とする配線である。
またウェハプロセスを用いて、複数のパッケージの各々に対して、ファンアウト配線をウェハ上に一括して形成することが可能とされる。また接続するステップでは、各々のファンアウト配線の上に、半導体チップが複数個積層される。そして積層された半導体チップの電極の各々とファンアウト配線とが、電気的に接続される。またウェハを取り除くステップでは、ウェハが取り除かれ絶縁層が残されることで、ファンアウト配線上に複数の半導体チップが電気的に接合されたパッケージが完成する。

これにより、絶縁層の片面に複数の半導体チップを積層し、まとめて接合することができる。よって、絶縁層の両面に半導体チップを接合する場合に比して、チップ接合工程の簡略化および時間短縮化を図ることが可能となる。

また半導体チップを積層するため、複数の半導体チップの電極の各々とファンアウト配線とを、積層方向の同一軸上に並べることができる。よって半導体チップの電極の各々とファンアウト配線との全てを、１回の工程で一括して接続することができるため、さらなるチップ接合工程の簡略化および時間短縮化を図ることが可能となる。

また個片化されたファンアウト配線上に、半導体チップを積層した上で、半導体チップの電極の各々とファンアウト配線とを接続する場合には、個片化されたファンアウト配線の形状に応じた専用の治具や専用の装置が必要となるため、チップ接合工程のコストが増大する。またファンアウト配線ごとに座標位置のキャリブレーション等が必要になるため、プロセス効率が低下する。しかし本発明では、ウェハ上に複数のファンアウト配線が形成された状態で、半導体チップの接合が行われる。よって、ウェハプロセスを用いることができるため、専用の治具や専用の装置が不要となり、コストを低減することができる。またウェハ単位で座標位置のキャリブレーション等を行えばよいため、プロセス効率を高めることができる。

また前記目的を達成するためになされた本発明の第２概念に係る半導体装置の製造方法は、ウェハ上に絶縁層を形成するステップと、絶縁層上に積層された複数の半導体チップの電極間を相互に電気的に接続するステップと、最上層の半導体チップからウェハの垂直上方に引き出し配線を作成するステップと、ウェハを取り除くステップとを備えることを特徴とする。

ウェハ上に絶縁層を形成するステップでは、半導体チップの支持体となる絶縁層がウェハ上に形成される。また接続するステップでは、絶縁層の上に、半導体チップが複数個積層される。そして積層された半導体チップの電極の各々が、電気的に接続される。また引き出し配線を作成するステップでは、最上層の半導体チップから、ウェハの垂直上方に、引き出し配線が形成される。引き出し配線は、積層された半導体チップから配線を引き出す役割を有し、電極間のピッチを広げてはんだボール等を接合することを可能とする配線である。またウェハプロセスを用いて、複数のパッケージの各々に対して、引き出し配線をウェハ上に一括して形成することが可能とされる。またウェハを取り除くステップでは、ウェハが取り除かれ絶縁層が残されることで、引き出し配線を有するパッケージが完成する。

以上より、絶縁層の上面に複数の半導体チップを積層し、さらに積層方向の上方に引き出し配線を形成することができる。よって絶縁層を貫通して絶縁層の下面まで到達する配線を作成する必要がなくなるため、絶縁層は半導体チップの支持体としての役割のみ有することとなる。これにより、配線工程数の省略化、および工程時間の短縮化を図ることができる。

本発明によれば、半導体チップの積層工程の簡略化および時間短縮化が可能な半導体装置の製造方法を提供することができる。

第１実施形態に係る積層型半導体パッケージ１（図２５）の製造方法について、図１ないし図２５を用いて説明する。第１実施形態は、側壁電極を有する半導体チップを積層し、接合する形態である。例として、半導体チップ２０ａないし２０ｃが積層される場合を説明する。

まず、半導体チップを載置するためのファンアウト配線の製造工程について、図１ないし図７の断面図を用いて説明する。図１に示すように、ウェハ１０上に絶縁層１１を積層する。絶縁層１１は、絶縁樹脂のスピン塗布によって形成される。絶縁樹脂は、一般に半導体装置の製造に使用される、ポリイミド樹脂やエポキシ樹脂等の絶縁性の有機樹脂が用いられる。なお絶縁層１１は、ＣＶＤ（気相化学成長）法によって形成される酸化シリコン膜であってもよい。

図２に示すように、絶縁層１１の表面からウェハ１０まで到達する貫通孔１２を、絶縁層１１に形成する。貫通孔１２は、ウェハプロセス技術と同じ、フォトリソグラフィ技術とエッチング技術によって形成される。その後、貫通孔１２に配線１３を形成する。配線１３は、例えば後述する電解めっき方法により、貫通孔１２をＣｕめっき膜で充填することで形成される。

図３に示すように、スパッタにより、絶縁層１１の全面にシード金属層１４を形成する。

図４に示すように、絶縁層１１の全面にフォトレジスト層１５を形成する。

図５に示すように、フォトリソグラフィにより、再配線部を形成するための領域１６のフォトレジスト層１５を除去する。領域１６は、垂直下方（紙面下方向）に配線１３の各々を含むように形成される。そして電解めっきにより、領域１６のシード金属層１４上にＣｕめっきを施す。これにより再配線部１７が形成される。

図６に示すように、フォトレジスト層１５を除去する。その後エッチングにより、再配線部１７が形成されていない部分のシード金属層１４を除去する。

図７に示すように、再配線部１７間の間隙のうち、半導体チップが積層される部分をＤＡＦ（Die Attach Film）材１８で埋め、ポリイミド系接着剤で接着する。なおこの工程は省略することも可能である。これにより絶縁層１１に、配線１３と再配線部１７とから形成されるファンアウト配線９が形成される。なお図７では、同一のファンアウト配線９が、同時に２つ形成されている。

次に、半導体チップ２０の側壁電極の製造工程について、図８ないし図１５の断面図を用いて説明する。図８において、ベアチップ１９の表面には各種回路が形成されている。またベアチップ１９の上面には、これら各種回路と接続するためパッド２１が形成されている。そしてパッド２１を除いたベアチップ１９の上面全体に、保護膜２２が形成される。なおパッド２１、保護膜２２の製造方法は前述した再配線部１７の製造プロセスと同様であるため、ここでは詳細な説明は省略する。

図９に示すように、ベアチップ１９の上面の全面にスパッタによりシード金属層２３を形成する。

図１０に示すように、ベアチップ１９の上面および側面にフォトレジスト層２４を形成する。

図１１に示すように、フォトリソグラフィにより、側壁電極を形成する領域２５のフォトレジスト層２４を除去する。領域２５は、垂直下方（紙面下方向）にパッド２１が存在するように形成される。また領域２５の側面のうち、ベアチップ１９の外周側の側面は、ベアチップ１９のチップ側面２８と同一平面内に存在するように形成される。

図１２に示すように、電解めっきにより、領域２５のシード金属層２３上にＣｕめっきを施す。これにより側壁電極２６が形成される。

図１３に示すように、フォトレジスト層２４を剥離する。

図１４に示すように、エッチングにより、側壁電極２６が形成されていない部分のシード金属層２３を除去する。

図１５に示すように、側壁電極２６間の間隙をＤＡＦ材２７で埋め、ポリイミド系接着剤で接着する。なおこの工程は省略することも可能である。これにより、電極側面２９とチップ側面２８とが同一平面内となるように形成された側壁電極２６を有する、半導体チップ２０が形成される。そしてパッド２１は、側壁電極２６により、電極側面２９まで引き出されることになる。

次に、半導体チップ２０ａないし２０ｃを再配線部１７上に積層し、側壁電極２６ａないし２６ｃと再配線部１７との全てを共通に接続する側壁配線４４を形成する工程について、図１６ないし図２１の断面図を用いて説明する。

図１６に示すように、再配線部１７上に半導体チップ２０ａないし２０ｃをダイボンダーを用いて積層する。このとき、再配線部１７の垂直上方（紙面上方）に側壁電極２６ａないし２６ｃの電極側面２９ａないし２９ｃが一列に並ぶように、半導体チップ２０ａないし２０ｃが積層される。なお最上部に積層される半導体チップ２０ｃのＤＡＦ材２７ｃには、側壁電極２６ｃの上面を覆う部分が形成されていないため、側壁電極２６ｃの上面は露出した状態とされる。

図１７に示すように、半導体チップ２０ａないし２０ｃが積層されたウェハ１０の全面に、シード金属層４１を形成する。そして絶縁層１１上に、絶縁層１１の表面から半導体チップ２０ｃの最上面までの距離以上の厚さを有するフォトレジスト層４２を形成する。

図１８に示すように、フォトリソグラフィにより、側壁配線を形成するための開口部４３を形成する。開口部４３は、電極側面２９ａないし２９ｃを含んで、再配線部１７まで到達するように形成される。

図１９に示すように、電解めっきにより、開口部４３内のシード金属層４１上にＣｕめっきを施す。これにより開口部４３内に、側壁配線４４が形成される。側壁配線４４により、再配線部１７および側壁電極２６ａないし２６ｃの全てが互いに電気的に接続される。

図２０に示すように、フォトレジスト層４２を剥離する。

図２１に示すように、エッチングを行い、側壁配線４４が形成されていない部分のシード金属層４１を除去する。これにより、側壁配線４４の形成が完了する。

次に、積層型半導体パッケージ１を形成する工程について、図２２ないし図２５の断面図を用いて説明する。図２２に示すように、再配線部１７上に積層された半導体チップ２０ａないし２０ｃを、樹脂層４５を形成することで封止する。樹脂層４５は、ポリイミド樹脂やエポキシ樹脂等の絶縁性の有機樹脂が用いられる。

図２３に示すように、グラインディング等によりウェハ１０を除去することで、絶縁層１１の配線１３を露出させる。またグラインディングにより、樹脂層４５を薄膜化する。

図２４に示すように、配線１３の露出面に、半田ボール４６を実装する。半田ボール４６により、半導体チップ２０ａないし２０ｃを不図示の外部端子へ電気的に接続することができる。

図２５に示すように、ダイシングにより各パッケージごとに個片化することで、積層型半導体パッケージ１が完成する。

以上の説明から明らかなように、本実施形態によれば、絶縁層１１の片面に、複数の半導体チップをまとめて接合することができる。よって、絶縁層１１の両面のそれぞれに半導体チップを接合する場合に比して、チップ接合工程の簡略化および時間短縮化を図ることが可能となる。

また本実施形態によれば、側壁電極２６ａないし２６ｃの電極側面２９ａないし２９ｃが、再配線部１７の垂直上方に一列に並ぶように積層される。よって、積層された半導体チップの側壁電極２６ａないし２６ｃの各々と再配線部１７との全てを互いに電気的に接続する側壁配線４４を、ウェハプロセスを用いて、１回の工程で一括して形成することができる。これにより、さらなるチップ接合工程の簡略化および時間短縮化を図ることが可能となる。

また個片化されたファンアウト配線上に、半導体チップ２０ａないし２０ｃを積層した上で、半導体チップ２０ａないし２０ｃの側壁電極２６ａないし２６ｃの各々と再配線部１７とを接続する場合には、個片化されたファンアウト配線の形状に応じた専用の治具や専用の装置が必要となるため、チップ接合工程のコストが増大する。また個片化されたファンアウト配線ごとに座標位置のキャリブレーション等が必要になるため、プロセス効率が低下する。しかし本発明では、ウェハ１０上にファンアウト配線がマトリクス状に複数形成された状態で、半導体チップ２０ａないし２０ｃの積層および接合が行われる。よって、ウェハプロセスを用いることができるため、専用の治具や専用の装置が不要となり、コストを低減することができる。またウェハ１０単位で座標位置のキャリブレーション等を行えばよいため、プロセス効率を高めることができる。

第２実施形態に係る積層型半導体パッケージ２（図３５）の製造方法について、図２６ないし図３５を用いて説明する。第２実施形態は、貫通電極を有する半導体チップを積層し接合する形態である。例として、半導体チップ５０ａないし５０ｃが積層される場合を説明する。なお、絶縁層１１上にファンアウト配線９を形成する方法については、第１実施形態と同様のためここでは詳細な説明は省略する。

半導体チップ５０の貫通電極の製造工程について、図２６ないし図３０の断面図を用いて説明する。なお第１実施形態における図８ないし図１０までの工程は、第２実施形態に係る半導体チップ５０の製造工程と共通であるため、ここでは詳細な説明を省略する。図２６に示すように、フォトリソグラフィにより、貫通電極を形成する領域５１のフォトレジスト層２４を除去する。領域５１は、垂直下方（紙面下方向）にパッド２１を含むように形成される。なお領域５１の側面のうち、ベアチップ１９の外周側の側面は、ベアチップ１９のチップ側面２８よりもベアチップ１９の内側に存在するように形成される。

図２７に示すように、電解めっきにより、領域５１のシード金属層２３上にＣｕめっきを施す。これにより貫通電極５２が形成される。

図２８に示すように、半導体チップの積層方向（図面上下方向）に、貫通電極５２を含んでベアチップ１９を貫通する貫通孔５３を形成する。貫通孔５３は、レーザーの照射またはドライエッチングによって形成される。そして貫通孔５３の内壁に保護膜５４を形成する。保護膜５４は、例えば貫通孔５３の内壁のシリコンを酸化させることにより形成することができる。また保護膜５４は、ＣＶＤ法によって形成されてもよい。

図２９に示すように、フォトレジスト層２４を剥離し、エッチングを行う。エッチングにより、貫通電極５２が形成されていない部分のシード金属層２３を除去する。

図３０に示すように、貫通電極５２間の間隙をＤＡＦ材５５で埋め、ポリイミド系接着剤で接着する。なおこの工程は省略することも可能である。これにより、貫通孔５３が形成された貫通電極５２を有する、半導体チップ５０が形成される。そしてパッド２１は、貫通電極５２により、半導体チップ５０の上面および下面に引き出すことが可能とされる。

次に、半導体チップ５０ａないし５０ｃを再配線部１７上に積層し、貫通電極５２ａないし５２ｃと再配線部１７との全てを共通に接続する貫通配線６４を形成する工程について、図３１ないし図３４の断面図を用いて説明する。

図３１に示すように、再配線部１７上に半導体チップ５０ａないし５０ｃをダイボンダーを用いて積層する。このとき、再配線部１７の垂直上方（紙面上方）に貫通電極５２ａないし５２ｃの貫通孔が直線上に並び、１本のビアホール形状となるように、半導体チップ５０ａないし５０ｃが積層される。

図３２に示すように、半導体チップ５０ａないし５０ｃが積層されたウェハ１０の全面に、シード金属層６１を形成する。そして絶縁層１１上に、絶縁層１１の表面から半導体チップ５０ｃの最上面までの距離以上の厚さを有するフォトレジスト層６２を形成する。

図３３に示すように、フォトリソグラフィにより、貫通配線を形成するための開口部６３を形成する。開口部６３は、貫通電極５２ａないし５２ｃの貫通孔を通って再配線部１７まで到達するように形成される。そして貫通孔の内部に、貫通電極５２ａないし５２ｃ及び再配線部１７を電気的に接合する貫通配線６４を形成する。貫通配線６４は、シード金属層６１に電流を流すことによりＣｕめっきを行うことで、貫通孔にＣｕを充填する方法で形成される。なお貫通配線６４は、無電界メッキにより、Ｃｕを貫通孔に埋め込んだ上で、シード金属層６１に電流を流してＣｕめっきを行うことで、埋め込まれたＣｕと電極等とを接合する方法で形成してもよい。

図３４に示すように、フォトレジスト層６２を剥離し、その後エッチングにより貫通電極５２ａないし５２ｃが形成されていない部分のシード金属層６１を除去する。これにより、貫通配線６４の形成が完了する。

そして樹脂層４５による封止、ウェハ１０の除去、半田ボール４６の実装、ダイシングによる個片化などの工程が行われる。なおこれらの工程は、第１実施形態の図２２から図２５と同様のため、ここでは詳細な説明は省略する。そして図３５に示す積層型半導体パッケージ２が完成する。

以上の説明から明らかなように、本実施形態によれば、貫通電極５２ａないし５２ｃの貫通孔が、再配線部１７の垂直上方の直線上に並ぶように積層される。よって積層された半導体チップの貫通電極５２ａないし５２ｃの各々とファンアウト配線との全てを互いに電気的に接続する貫通配線６４を、ウェハプロセスを用いて、１回の工程で一括して形成することができる。これにより、さらなるチップ接合工程の簡略化および時間短縮化を図ることが可能となる。

第３実施形態に係る積層型半導体パッケージ３（図４２）の製造方法について、図３６ないし図４２を用いて説明する。第３実施形態は、半導体チップの積層方向上方に、半田ボールを実装する形態である。

図３６は、第１実施形態における図８ないし図２１までの工程を経ることにより、絶縁層１１上に半導体チップ２０ａないし２０ｃが積層され、側壁配線４４が形成された状態を示す図である。なお、第１実施形態と異なり、絶縁層１１には配線１３は形成されていない。

次に、最上層の半導体チップ２０ｃの側壁配線４４上にポストを形成する工程について、図３７ないし図３９の断面図を用いて説明する。図３７に示すように、半導体チップ２０ａないし２０ｃが積層されたウェハ１０の全面に、シード金属層７１を形成する。そして絶縁層１１上に、絶縁層１１の表面から半導体チップ２０ｃの最上面までの距離以上の厚さを有するフォトレジスト層７２を形成する。その後フォトリソグラフィにより、ポストを形成するための開口部７３を形成する。開口部７３は、シード金属層７１の上面まで到達するように形成される。

図３８に示すように、開口部７３の内部に、Ｃｕで作られた柱状のポスト７４を埋め込んだ上で、シード金属層７１に電流を流してＣｕめっきを行う。これにより、埋め込まれたポスト７４と側壁配線４４とを電気的に接合することができる。なおポスト７４は、シード金属層７１に電流を流すことによりＣｕめっきを行うことで、開口部７３にＣｕを充填する方法で形成してもよい。

図３９に示すように、フォトレジスト層７２を剥離し、その後エッチングによりポスト７４が形成されていない部分のシード金属層７１を除去する。これにより、ポスト７４の形成が完了する。

次に、積層型半導体パッケージ３を形成する工程について、図４０ないし図４２の断面図を用いて説明する。図４０に示すように、再配線部１７上に積層された半導体チップ２０ａないし２０ｃおよびポスト７４を、樹脂層７５を形成することで封止する。

図４１に示すように、グラインディングにより、ポスト７４が露出するまで樹脂層７５を薄膜化する。またウェハ１０をグラインディング等により除去する。

図４２に示すように、ポスト７４の露出面に、半田ボール７６を実装する。その後、ダイシングにより各パッケージごとに個片化することで、積層型半導体パッケージ３が完成する。

以上の説明から明らかなように、第３実施形態によれば、絶縁層１１の片面に複数の半導体チップ２０ａないし２０ｃを積層し、さらに積層方向の上方にポスト７４を形成することができる。よって、第１実施形態における配線１３のような、絶縁層１１を貫通して絶縁層１１の下面まで到達する配線を作成する必要がなくなる。すなわち絶縁層１１は、半導体チップ２０ａないし２０ｃの支持体としての役割のみ有することとなる。これにより、配線工程数の省略化、および工程時間の短縮化を図ることができる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。第１ないし第３実施形態は、例として、ウェハレベルで２つの積層型半導体パッケージが一括して製造される場合を説明したが、この形態に限られない。ウェハレベルで、より多数の積層型半導体パッケージが一括して製造できることは言うまでもない。

なお、フォトレジスト層４２は第１フォトレジスト層の一例、フォトレジスト層２４は第２フォトレジスト層の一例、フォトレジスト層１５は第３フォトレジスト層の一例、フォトレジスト層７２は第４フォトレジスト層の一例、開口部４３および開口部６３は第１開口部の一例、保護膜２２は第１保護膜の一例、貫通孔５３は第１貫通孔の一例、貫通孔１２は第２貫通孔の一例、保護膜５４は第２保護膜の一例、ポスト７４は引き出し配線の一例、開口部７３は第３開口部のそれぞれ一例である。

第１実施形態に係るファンアウト配線の製造工程を示す断面図（その１）である。 第１実施形態に係るファンアウト配線の製造工程を示す断面図（その２）である。 第１実施形態に係るファンアウト配線の製造工程を示す断面図（その３）である。 第１実施形態に係るファンアウト配線の製造工程を示す断面図（その４）である。 第１実施形態に係るファンアウト配線の製造工程を示す断面図（その５）である。 第１実施形態に係るファンアウト配線の製造工程を示す断面図（その６）である。 第１実施形態に係るファンアウト配線の製造工程を示す断面図（その７）である。 第１実施形態に係る半導体チップの側壁電極の製造工程を示す断面図（その１）である。 第１実施形態に係る半導体チップの側壁電極の製造工程を示す断面図（その２）である。 第１実施形態に係る半導体チップの側壁電極の製造工程を示す断面図（その３）である。 第１実施形態に係る半導体チップの側壁電極の製造工程を示す断面図（その４）である。 第１実施形態に係る半導体チップの側壁電極の製造工程を示す断面図（その５）である。 第１実施形態に係る半導体チップの側壁電極の製造工程を示す断面図（その６）である。 第１実施形態に係る半導体チップの側壁電極の製造工程を示す断面図（その７）である。 第１実施形態に係る半導体チップの側壁電極の製造工程を示す断面図（その８）である。 第１実施形態に係る側壁配線を形成する工程を示す断面図（その１）である。 第１実施形態に係る側壁配線を形成する工程を示す断面図（その２）である。 第１実施形態に係る側壁配線を形成する工程を示す断面図（その３）である。 第１実施形態に係る側壁配線を形成する工程を示す断面図（その４）である。 第１実施形態に係る側壁配線を形成する工程を示す断面図（その５）である。 第１実施形態に係る側壁配線を形成する工程を示す断面図（その６）である。 第１実施形態に係る半導体パッケージを形成する工程を示す断面図（その１）である。 第１実施形態に係る半導体パッケージを形成する工程を示す断面図（その２）である。 第１実施形態に係る半導体パッケージを形成する工程を示す断面図（その３）である。 第１実施形態に係る半導体パッケージ１を示す断面図である。 第２実施形態に係る貫通電極の製造工程を示す断面図（その１）である。 第２実施形態に係る貫通電極の製造工程を示す断面図（その２）である。 第２実施形態に係る貫通電極の製造工程を示す断面図（その３）である。 第２実施形態に係る貫通電極の製造工程を示す断面図（その４）である。 第２実施形態に係る貫通電極の製造工程を示す断面図（その５）である。 第２実施形態に係る貫通配線を形成する工程を示す断面図（その１）である。 第２実施形態に係る貫通配線を形成する工程を示す断面図（その２）である。 第２実施形態に係る貫通配線を形成する工程を示す断面図（その３）である。 第２実施形態に係る貫通配線を形成する工程を示す断面図（その４）である。 第２実施形態に係る半導体パッケージ２を示す断面図である。 第３実施形態に係るポストを形成する工程を示す断面図（その１）である。 第３実施形態に係るポストを形成する工程を示す断面図（その２）である。 第３実施形態に係るポストを形成する工程を示す断面図（その３）である。 第３実施形態に係るポストを形成する工程を示す断面図（その４）である。 第３実施形態に係る半導体パッケージを形成する工程を示す断面図（その１）である。 第３実施形態に係る半導体パッケージを形成する工程を示す断面図（その２）である。 第３実施形態に係る半導体パッケージ３を示す断面図である。 関連技術の製造プロセスを示す断面図（その１）である。 関連技術の製造プロセスを示す断面図（その２）である。 関連技術の製造プロセスを示す断面図（その３）である。 関連技術の製造プロセスを示す断面図（その４）である。

符号の説明

１，２，３ 積層型半導体パッケージ
９ ファンアウト配線
１０ ウェハ
１１ 絶縁層
１７ 再配線部
２０ａないし２０ｃ、５０ａないし５０ｃ 半導体チップ
１４，２３，４１、６１、７１ シード金属層
１５，２４，４２，６２，７２ フォトレジスト層
４３，６３，７３ 開口部
２６ａないし２６ｃ 側壁電極
５２ａないし５２ｃ 貫通電極

Claims (10)

1. ウェハ上に形成された絶縁層上にファンアウト配線を形成するステップと、
   前記ファンアウト配線上に積層された複数の半導体チップの電極と前記ファンアウト配線とを電気的に接続するステップと、
   前記ウェハを取り除くステップと
   を備えることを特徴とする半導体装置の製造方法。
2. 前記ファンアウト配線上に積層された前記半導体チップを樹脂封止するステップと、
   前記半導体チップごとに個別化するステップと
   を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記電極は、前記半導体チップが積層された状態で相互に接続可能とされ、
   前記接続するステップは、前記ファンアウト配線の前記ウェハの垂直上方に前記電極が一列に並ぶように前記半導体チップを積層するステップを備える
   ことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
4. 前記接続するステップは、
   前記半導体チップが積層された前記ウェハの全面にシード金属層を形成するステップと、
   前記絶縁層上に該絶縁層の表面から積層された状態の前記半導体チップの最上面までの距離以上の厚さを有する第１フォトレジスト層を形成するステップと、
   フォトリソグラフィにより前記電極を含んで前記ファンアウト配線まで到達する第１開口部を形成するステップと、
   電解めっきにより前記第１開口部内に金属配線を形成するステップと、
   前記第１フォトレジスト層を剥離するステップと、
   エッチングにより前記シード金属層を除去するステップと
   を備えることを特徴とする請求項１ないし請求項３に記載の半導体装置の製造方法。
5. 前記電極は、該電極の側面が前記半導体チップの側面と同一平面内に存在する側壁電極であり、
   前記側壁電極を形成するステップは、
   前記半導体チップの上面に形成されたパッド以外の部分に第１保護膜を形成するステップと、
   前記半導体チップの上面の全面にシード金属層を形成するステップと、
   前記半導体チップの上面の全面に第２フォトレジスト層を形成するステップと、
   前記第２フォトレジスト層のうち、一面が前記半導体チップの側面と同一平面内に存在する領域であって、前記積層方向下方に前記パッドが存在する前記領域をフォトリソグラフィにより除去するステップと、
   電解めっきにより前記領域に前記側壁電極を形成するステップと、
   前記第２フォトレジスト層を剥離するステップと、
   エッチングにより前記シード金属層を除去するステップと
   を備えることを特徴とする請求項１ないし請求項４に記載の半導体装置の製造方法。
6. 前記電極は、前記半導体チップを貫通して前記半導体チップの上面に形成される貫通電極であり、
   前記貫通電極を形成するステップは、
   前記半導体チップの上面に形成されたパッド以外の部分に第１保護膜を形成するステップと、
   前記半導体チップの上面の全面にシード金属層を形成するステップと、
   前記半導体チップの上面の全面に第２フォトレジスト層を形成するステップと、
   フォトリソグラフィにより前記貫通電極を作成する領域の前記第２フォトレジスト層を除去するステップと、
   電解めっきにより前記領域に前記貫通電極を形成するステップと、
   前記半導体チップの積層方向に前記貫通電極を含んで前記半導体チップを貫通する第１貫通孔を形成するステップと、
   前記第１貫通孔の内壁に第２保護膜を形成するステップと、
   前記第２フォトレジスト層を剥離するステップと、
   エッチングにより前記シード金属層を除去するステップと
   を備えることを特徴とする請求項１ないし請求項４に記載の半導体装置の製造方法。
7. 前記ファンアウト配線を形成するステップは、
   ウェハ上に前記絶縁層を形成するステップと、
   前記絶縁層の表面から前記ウェハまで到達する第２貫通孔を前記絶縁層に形成するステップと、
   前記貫通孔に金属を充填するステップと、
   前記絶縁層の全面にシード金属層を形成するステップと、
   前記絶縁層の全面に第３フォトレジスト層を形成するステップと、
   フォトリソグラフィにより前記貫通孔を含んで前記ファンアウト配線を形成する領域の前記第３フォトレジスト層を除去するステップと、
   電解めっきにより前記第３フォトレジスト層を除去した領域に金属配線を形成するステップと、
   前記第３フォトレジスト層を剥離するステップと、
   エッチングにより前記シード金属層を除去するステップと
   を備えることを特徴とする請求項１ないし請求項６に記載の半導体装置の製造方法。
8. ウェハ上に絶縁層を形成するステップと、
   前記絶縁層上に積層された複数の半導体チップの電極間を相互に電気的に接続するステップと、
   最上層の前記半導体チップから前記ウェハの垂直上方に引き出し配線を作成するステップと、
   前記ウェハを取り除くステップと
   を備えることを特徴とする半導体装置の製造方法。
9. 前記引き出し配線を作成するステップは、
   前記半導体チップが積層された前記ウェハの全面にシード金属層を形成するステップと、
   前記絶縁層上に該絶縁層の表面から積層された状態の前記半導体チップの最上面までの距離以上の厚さを有する第４フォトレジスト層を形成するステップと、
   フォトリソグラフィにより最上層の前記半導体チップの前記電極を含んで前記シード金属層まで到達する第３開口部を形成するステップと、
   電解めっきにより前記第３開口部内に前記引き出し配線を形成するステップと、
   前記第４フォトレジスト層を剥離するステップと、
   エッチングにより前記シード金属層を除去するステップと
   を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記絶縁層上に該絶縁層の表面から引き出し配線の最上面までの距離以上の厚さを有する樹脂封止層を形成するステップと、
    前記樹脂封止層を前記引き出し電極の最上面が露出するまで薄膜化するステップと、
    前記引き出し電極の表面にはんだボールを実装するステップと
    を備えることを特徴とする請求項９に記載の半導体装置の製造方法。

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