JP2009064954A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
【課題】MEMSデバイスと半導体デバイスとを接続する配線に、段差による断線が生じるのを可及的に防止することができるとともに、製造コストの安い半導体装置およびその製造方法を提供することを可能にする。
【解決手段】内部に中空構造のMEMSデバイス2を含み、MEMSデバイスと電気的に接続される第1パッド5が上面に形成された第1チップ1と、内部に半導体デバイスを含み、半導体デバイスと電気的に接続される第2パッド11、12が上面に形成された第2チップ10A、10Bと、第1チップの側面と第2チップの側面とを接着する接着部25と、第1および第2チップの上面ならびに接着部の上面を覆い、上面が実質的に平坦であってかつ第1および第2パッドに接続するコンタクト孔が開口された絶縁膜20と、絶縁膜上に形成され、第1および第2パッドに接続する配線40と、を備え、絶縁膜は、MEMSデバイスを封止していることを特徴とする。
【選択図】図1An object of the present invention is to provide a semiconductor device and a method of manufacturing the same that can prevent a disconnection due to a step in a wiring connecting a MEMS device and a semiconductor device as much as possible, and at a low manufacturing cost. To do.
SOLUTION: A first chip 1 including a MEMS device 2 having a hollow structure inside and having a first pad 5 formed on an upper surface thereof electrically connected to the MEMS device; and a semiconductor device including the semiconductor device therein; Second chips 10A and 10B having second pads 11 and 12 that are electrically connected to each other formed on the upper surface; an adhesive portion 25 that bonds the side surface of the first chip and the side surface of the second chip; An insulating film 20 covering the upper surface of the two chips and the upper surface of the bonding portion, the upper surface being substantially flat and having contact holes connected to the first and second pads, formed on the insulating film; And a wiring 40 connected to the first and second pads, and the insulating film seals the MEMS device.
[Selection] Figure 1
Description
本発明は、半導体装置とその製造方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
近年、半導体装置は高集積化技術が進行して、その半導体装置を構成する素子の集積化技術も高密度化が求められている。特に、最近の半導体装置の高集積化技術には、高性能半導体デバイス(以下、半導体デバイスともいう)の集積化技術とともに、電気機械デバイス(以下、MEMS(Micro Electro Mechanical System)デバイスともいう)の集積化技術が必要になっている。 2. Description of the Related Art In recent years, high integration technology has progressed in semiconductor devices, and the integration technology of elements constituting the semiconductor device is also required to have high density. In particular, recent high integration technologies for semiconductor devices include integration technologies for high-performance semiconductor devices (hereinafter also referred to as semiconductor devices) as well as electromechanical devices (hereinafter also referred to as MEMS (Micro Electro Mechanical System) devices). Integration technology is needed.
MEMSとは、シリコンの微細加工プロセスを用いて製作されるミクロな構造体を総称するものである。このMEMSは、圧力センサ、加速度センサ、RFフィルタなど幅広い電子部品分野で応用が期待されている。このようなMEMS構造を有するMEMSデバイスと、半導体デバイスとを集積化する技術として、各々の半導体デバイスとMEMSデバイスを積層する高密度3次元実装技術がある。しかし、この実装技術は、半導体デバイスが形成されたチップとMEMデバイスが形成されたチップに縦方向の貫通穴を形成する必要があることからプロセスコストが高い。このため、同一平面上に高集積化する技術が要求されていた。 MEMS is a general term for microscopic structures manufactured using a silicon microfabrication process. This MEMS is expected to be applied in a wide range of electronic component fields such as pressure sensors, acceleration sensors, and RF filters. As a technique for integrating a MEMS device having such a MEMS structure and a semiconductor device, there is a high-density three-dimensional mounting technique in which each semiconductor device and the MEMS device are stacked. However, this mounting technique has a high process cost because it is necessary to form vertical through holes in the chip on which the semiconductor device is formed and the chip on which the MEM device is formed. For this reason, a technique for highly integrating on the same plane has been required.
同一平面上に高集積化する技術には、代表的には、SOC(System on Chip)とSIP(System in Package)の2方式が知られている。SOCは、複数のデバイスを1チップ上に形成することにより集積する技術である。このSOCはデバイス集積度を高くすることが可能であるが、集積できるデバイスに制限があるという課題があった。例えば、Si基板上にGaAsなどの別の結晶系からなるデバイスを形成することは、プロセスの違いなどから困難である。また、新規のデバイスを実現する場合の設計期間が長く、開発コストが高くなるという課題があった。 As a technique for high integration on the same plane, there are typically known two systems: SOC (System on Chip) and SIP (System in Package). The SOC is a technology for integrating a plurality of devices by forming them on one chip. Although this SOC can increase the degree of device integration, there is a problem that there is a limit to devices that can be integrated. For example, it is difficult to form a device made of another crystal system such as GaAs on a Si substrate due to process differences. In addition, there is a problem that the design period for realizing a new device is long and the development cost is high.
これに対して、SIPは、各々のLSIチップを個別に形成した後、それぞれを個別に集積基板上に搭載する技術である。このSIPは、各々のデバイスを個別に形成できるため、集積するデバイスに対する制限がない。さらに、新規システムを実現する場合にも、既存のチップの利用が可能であるため、設計期間を短縮でき、開発コストを安価にできる利点がある。しかしながら、素子集積密度は、各々のデバイスを搭載する集積基板に依存するため、集積基板における配線設計の限界から、デバイス配置の高密度化が困難である課題があった。 In contrast, SIP is a technology in which each LSI chip is individually formed and then individually mounted on an integrated substrate. In this SIP, since each device can be formed individually, there is no restriction on the devices to be integrated. In addition, when a new system is realized, the existing chip can be used, so that the design period can be shortened and the development cost can be reduced. However, since the element integration density depends on the integrated substrate on which each device is mounted, there is a problem that it is difficult to increase the device arrangement density due to the limitation of the wiring design on the integrated substrate.
さらに、MEMSデバイスを半導体装置として集積化する場合、MEMSデバイスの特徴から、中空構造を封止する必要がある。一般的に、封止には、セラミックパッケージを用いた中空パッケージが多く用いられているが、シリコンウェハを封止材料とするウェハレベルパッケージの研究開発も行われている。しかしながら、これらの方法では、MEMSデバイスの機械構造領域の封止厚みが厚くなって、MEMSデバイスのパッケージ全体を薄型化できない課題があった。 Furthermore, when integrating a MEMS device as a semiconductor device, it is necessary to seal the hollow structure due to the characteristics of the MEMS device. In general, a hollow package using a ceramic package is often used for sealing, but research and development of a wafer level package using a silicon wafer as a sealing material is also being conducted. However, in these methods, the sealing thickness of the mechanical structure region of the MEMS device is increased, and there is a problem that the entire package of the MEMS device cannot be thinned.
このため、各々独自の製造技術で完成された半導体デバイスとMEMSデバイスとを検査選別してダイシングにより個別チップとした後、それらをチップレベルで隣接再配置してMEMSデバイスの集積ウェハとして再構築する技術(擬似SOC技術)が提案されている(例えば、非特許文献1参照)。この擬似SOC技術は、デバイス製造技術の異なる異種デバイスの集積を可能にすることと、検査選別された動作デバイスのみを大面積で再集積することで製造コストの低下を可能にしている。さらに、再構築ウェハ上に搭載された半導体デバイスとMEMSデバイスとは、微細配線層で電気的接続が行われる。この技術によれば、これまでのSIPでは達成できない高集積化と、SOCでは達成できない複合化を短期間で実現可能にすることができる。
以上のように、半導体デバイスとMEMSデバイスとをチップレベルで再配置してMEMSデバイスの集積ウェハとして再構築する擬似SOC技術は、これまでのSIPでは達成できない高集積化と、SOCでは達成できない複合化を短期間で実現可能にしている。 As described above, the pseudo SOC technology in which the semiconductor device and the MEMS device are rearranged at the chip level and reconstructed as an integrated wafer of the MEMS device is a high integration that cannot be achieved by conventional SIP and a complex that cannot be achieved by SOC. Can be realized in a short period of time.
しかしながら、この擬似SOC技術は、半導体デバイスとMEMSデバイスとの異種デバイス間を接続する微細配線が有機樹脂との接触面で段差により断線が生じるという課題があった。これは、半導体デバイスとMEMSデバイスとを集積転写基板上に搭載する場合の搭載圧力差、半導体デバイスとMEMSデバイスとを裏面固定するエポキシ樹脂の硬化収縮に起因するものとされている。 However, this pseudo SOC technology has a problem that a fine wiring that connects different devices of a semiconductor device and a MEMS device is disconnected due to a step at a contact surface with an organic resin. This is attributed to a mounting pressure difference when the semiconductor device and the MEMS device are mounted on the integrated transfer substrate, and due to curing shrinkage of the epoxy resin that fixes the back surface of the semiconductor device and the MEMS device.
さらに、このエポキシ樹脂の硬化収縮は、半導体デバイスとMEMSデバイスとをウェハレベルで再構築する場合の位置ずれの原因になっていた。具体的には、このエポキシ樹脂の硬化収縮に起因するウェハレベルでの位置ずれは、チップレベルでの製造では、重要な課題にはならない場合もあるが、ウェハレベルでの製造では集積転写基板との位置ずれにより、再構築ウェハを構成できない課題となっていた。 Further, the curing shrinkage of the epoxy resin has caused a positional shift when the semiconductor device and the MEMS device are reconstructed at the wafer level. Specifically, the wafer level misalignment due to the curing shrinkage of the epoxy resin may not be an important issue in the chip level manufacturing. Due to the positional deviation, the reconstructed wafer cannot be constructed.
また、擬似SOC技術では、ウェハレベルで製造した再構築ウェハ上にMEMSデバイスの可動領域を封止するMEMSデバイス用キャップを個別に配置する必要があるため、半導体デバイスとMEMSデバイスとが集積された半導体装置の薄型化を制限する要因となるとともに、個別キャップの配置によりプロセスコストが増加するという課題があった。 Further, in the pseudo SOC technology, it is necessary to individually arrange a cap for a MEMS device that seals a movable region of the MEMS device on a reconstructed wafer manufactured at a wafer level, so that the semiconductor device and the MEMS device are integrated. In addition to being a factor limiting the thinning of the semiconductor device, there is a problem that the process cost increases due to the arrangement of the individual caps.
本発明は、上記事情を考慮してなされたものであって、MEMSデバイスと半導体デバイスとを備えていても、MEMSデバイスと半導体デバイスとを接続する配線に、段差による断線が生じるのを可及的に防止することができるとともに、製造コストの安い半導体装置およびその製造方法を提供することを目的とする。 The present invention has been made in consideration of the above circumstances, and even when the MEMS device and the semiconductor device are provided, it is possible to cause disconnection due to a step in the wiring connecting the MEMS device and the semiconductor device. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the same that can be prevented at the same time.
本発明の第1の態様による半導体装置は、内部に中空構造のMEMSデバイスを含み、前記MEMSデバイスと電気的に接続される第1パッドが上面に形成された第1チップと、内部に半導体デバイスを含み、前記半導体デバイスと電気的に接続される第2パッドが上面に形成された第2チップと、前記第1チップの側面と前記第2チップの側面とを接着する接着部と、前記第1および第2チップの上面ならびに前記接着部の上面を覆い、上面が実質的に平坦であってかつ前記第1および第2パッドに接続するコンタクト孔が開口された絶縁膜と、前記絶縁膜上に形成され、前記第1および第2パッドに接続する配線と、を備え、前記絶縁膜は、前記MEMSデバイスを封止していることを特徴とする。 A semiconductor device according to a first aspect of the present invention includes a first chip that includes a MEMS device having a hollow structure inside, a first pad that is electrically connected to the MEMS device formed on an upper surface thereof, and a semiconductor device inside the semiconductor device. A second chip having a second pad electrically connected to the semiconductor device formed on an upper surface thereof; an adhesive portion that bonds a side surface of the first chip and a side surface of the second chip; An insulating film covering the upper surface of the first and second chips and the upper surface of the bonding portion, the upper surface being substantially flat and having contact holes connected to the first and second pads; And a wiring connected to the first and second pads, wherein the insulating film seals the MEMS device.
また、本発明の第2の態様による半導体装置の製造方法は、透明基板の第1の面にコンタクトホール用パターンを形成し、前記第1の面と反対側の第2の面に感光性絶縁膜を形成する工程と、内部に中空構造のMEMSデバイスが形成され、前記MEMSデバイスと電気的に接続される第1パッドが上面に形成された第1チップと、内部に半導体デバイスが形成され、前記半導体デバイスと電気的に接続される第2パッドが上面に形成された第2チップとを、前記第1および第2チップの上面が前記透明基板の前記感光性絶縁膜に接触するように、搭載する工程と、前記MEMSデバイスの側面と、この側面に対向する前記半導体デバイスの側面との間を接着部によって埋め込む工程と、前記コンタクトホール用パターンが形成された前記透明基板の第2の面側から光を照射し、前記感光性絶縁膜を露光する工程と、前記透明基板を前記感光性絶縁膜から剥離し、前記感光性絶縁膜を現像することにより前記感光性絶縁膜に、前記第1および第2パッドに接続するコンタクト孔を形成する工程と、前記感光性絶縁膜上に前記前記第1および第2パッドに接続する配線を形成する工程と、を備えていることを特徴する。 According to a second aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a contact hole pattern is formed on a first surface of a transparent substrate, and a photosensitive insulation is formed on a second surface opposite to the first surface. A step of forming a film, a MEMS device having a hollow structure formed therein, a first chip having a first pad electrically connected to the MEMS device formed on an upper surface, and a semiconductor device formed therein, A second chip having a second pad electrically connected to the semiconductor device formed on an upper surface thereof, and the upper surfaces of the first and second chips are in contact with the photosensitive insulating film of the transparent substrate; A step of mounting, a step of embedding a gap between a side surface of the MEMS device and a side surface of the semiconductor device opposed to the side surface with an adhesive portion; Irradiating light from the second surface side of the substrate to expose the photosensitive insulating film; peeling the transparent substrate from the photosensitive insulating film; developing the photosensitive insulating film; Forming a contact hole connected to the first and second pads in the insulating film; and forming a wiring connecting to the first and second pads on the photosensitive insulating film. It is characterized by being.
本発明によれば、半導体装置にMEMSデバイスと半導体デバイスとを備えていても、MEMSデバイスと半導体デバイスとを接続する配線に、段差による断線が生じるのを可及的に防止することができるとともに、製造コストの安い半導体装置およびその製造方法を提供することができる。 According to the present invention, even when the semiconductor device includes the MEMS device and the semiconductor device, it is possible to prevent disconnection due to a step in the wiring connecting the MEMS device and the semiconductor device as much as possible. It is possible to provide a semiconductor device with a low manufacturing cost and a manufacturing method thereof.
以下、本発明の実施形態について図面を参照して詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
本発明の一実施形態による半導体装置を図1に示す。図1は、本実施形態の半導体装置の断面図である。本実施形態の半導体装置は、中空構造を有するMEMSデバイス2が形成されたMEMSチップ1と、第1半導体デバイス(図示せず)が形成された第1半導体チップ10Aと、第2半導体デバイス(図示せず)が形成された第2半導体デバイス10Bと、を備えている。MEMSチップ1の側面と第1半導体チップ10Aの側面が、例えばエポキシ樹脂からなる接着部25によって接着されるとともに、第1半導体チップ10Aが接着された側面と反対側のMEMSチップ1の側面に第2半導体チップの側面が接着部25によって接着されている。なお、この接着部25は、MEMSチップ1の裏面、第1半導体チップ10Aの裏面、および第2半導体チップ10Bの裏面にも形成されている。
A semiconductor device according to an embodiment of the present invention is shown in FIG. FIG. 1 is a cross-sectional view of the semiconductor device of this embodiment. The semiconductor device of this embodiment includes a
MEMSチップ1の主面には、中空構造のMEMSデバイス2を形成するための開孔3aが設けられた保護膜3が形成されている。開孔3aは、中空構造のMEMSデバイス2を形成する際に用いられかつMEMSデバイス2の可動領域4等に埋め込まれている犠牲層(図示せず)を除去するための孔である。また、この保護膜3上にMEMSデバイスと電気的に接続するための外部接続用端子(パッド)5と、可動領域4への侵入を防止するために開孔3aを被覆する薄膜7とが形成されている。一方、第1半導体チップ10Aおよび第2半導体チップ10Bのそれぞれの主面にはMEMSチップ1と電気的に接続するための外部接続用端子(パッド)11および12が設けられている。
On the main surface of the
本実施形態においては、MEMSチップ1のパッド5、第1および第2半導体チップ10A、10Bのパッド11、12の上面は実質的に同一平面上に位置している。そして、MEMSチップ1、第1および第2半導体チップ10A、10Bの主面を覆うように、感光性樹脂からなる絶縁膜20が形成されている。したがって、MEMSチップ1、第1および第2半導体チップ10A、10Bのそれぞれの主面を覆っている絶縁膜20の上面は実質的に同一平面上に位置し、実質的に平坦となっている。また、絶縁膜20はMEMSデバイス2の可動領域4を封止した構造となっている。
In the present embodiment, the
この絶縁膜20には、MEMSチップ1のパッド5と、第1および第2半導体チップ10A、10Bのパッド11、12とのコンタクトを取るためコンタクト孔が設けられ、これらのコンタクト孔のそれぞれには、底面および側面を覆う微細配線40が形成されている。これらの微細配線40は絶縁膜20の上面にまで延在して、MEMSチップ1と第1半導体チップ10Aとを電気的に接続するか、またはMEMSチップ1と第2半導体チップ10Bとを電気的に接続するか、または第1および第2半導体チップ間を電気的に接続する。そして、MEMSチップ1の側面と第1半導体チップ10Aの側面とを接着する絶縁膜25およびMEMSチップ1の側面と第2半導体チップ10Bの側面とを接着する絶縁膜25の上にも上面が実質的に平坦な絶縁膜20が形成されている。このため、これらの微細配線40は、段差による断線を生じることがない。
The
また、これらの微細配線40を覆うように層間絶縁膜44が形成され、この層間絶縁膜44には、微細配線40とのコンタクトを取るためのコンタクト孔が設けられている。そして、これらのコンタクト孔のそれぞれには、底面および側面を覆いかつ層間絶縁膜44の上面にまで延在しているI/O電極46が形成されている。
Further, an
次に、本実施形態の半導体装置の製造方法を図2乃至図12を参照して説明する。
まず、図2に示すように、MEMSチップ1に、中空構造のMEMSデバイス2、開孔3aが設けられた保護膜3、および保護膜3上に設けられMEMSデバイス2との電気的接続するためのパッド5を形成する。続いて、図3に示すように、MEMSチップ1の保護膜3上に、開孔3aを覆う薄膜7を形成する。
Next, a method for manufacturing the semiconductor device of this embodiment will be described with reference to FIGS.
First, as shown in FIG. 2, the
次に、図4に示すように、裏面に例えば金属からなるコンタクトホール用パターン52が形成されたガラスからなる集積転写基板50の表面に感光性樹脂からなる絶縁膜20を形成し、その後、この絶縁膜20上に、MEMSチップ1、第1半導体チップ10A、および第2半導体チップ10Bをそれぞれ貼り付けて搭載する(図5参照)。このとき、MEMSチップ1、第1および第2半導体チップ10A、10Bのそれぞれの主面は絶縁膜20に面している。また、コンタクトホール用パターン52は、MEMSチップ1、第1および第2半導体チップ10A、10Bのパッド5、11、12に対応する位置に形成されている。
Next, as shown in FIG. 4, the insulating
次に、図6に示すように、MEMSチップ1、第1および第2半導体チップ10A、10Bのそれぞれの裏面および側面を、例えばエポキシ樹脂25で封止する。このエポキシ樹脂25の封止には,真空雰囲気中で印刷する真空印刷技術を用いることが好ましい。その後、エポキシ樹脂25を硬化させ、MEMSチップ1の側面と第1半導体チップ10Aの側面とを接着するとともに、MEMSチップ1の側面と第2半導体チップ10Bの側面とを接着する。続いて、図7に示すように、集積転写基板50のコンタクトホール用パターン52が形成された面側から光30を照射し、感光性樹脂からなる絶縁膜20を露光する。露光は、絶縁膜20となる感光性樹脂の感度に応じて実施する。具体的には、感光性樹脂としてポリイミド(東レ:UR3140)を使用した場合は露光は、100mJ/cm2程度が好ましい。
Next, as shown in FIG. 6, the back surface and side surfaces of the
次に、図8に示すように、集積転写基板50を剥離した後、現像液(例えば、東レ:DV−505)を用いて絶縁膜20を現像する。したがって、エポキシ樹脂からなる硬化した接着層25がMEMSチップ1、第1および第2半導体チップ10A、10Bの支持基板となる。すると、絶縁膜20の外部接続用端子パターン52に対応する位置に開口21が選択的に形成される。そして、これらの開口21の底部にはMEMSチップ1、第1および第2半導体チップ10A、10Bのパッド5、11、12の表面が露出している。
Next, as shown in FIG. 8, after the
次に、図9に示すように、上述のようにして接着されたMEMSチップ1、第1および第2半導体チップ10A、10Bの上下を反転して、図10に示すように、MEMSチップ1、第1および第2半導体チップ10A、10Bの絶縁膜20上に、金属からなる微細配線40を形成する。このとき、微細配線40は、一部が絶縁膜20に設けられた開口21の底面および側面を覆うように形成され、他はMEMSチップ1に形成されたMEMSデバイス2と第1半導体チップ10Aに形成された半導体デバイスとを電気的に接続するか、またはMEMSデバイスと第2半導体チップ10Bに形成された半導体デバイスとを電気的に接続する。
Next, as shown in FIG. 9, the
次に、図11に示すように、微細配線40を覆うように層間絶縁膜44を形成し、その後、この層間絶縁膜44に、微細配線40とコンタクトをとるためのコンタクト孔44aを開口する。続いて、図12に示すように、上記開口44aを埋め込むように、I/O電極46を形成して半導体装置を完成する。
Next, as shown in FIG. 11, an
このようにして形成された本実施形態の半導体装置においては、MEMSチップ1、第1および第2半導体チップ10A、10Bの外部接続用端子(パッド)5、11、12に対応する開口21が、集積基板上に形成された位置合わせ用パターンを併用して絶縁膜20に形成されるため、MEMSチップ1、第1および第2半導体チップ10A、10Bの外部接続用端子(パッド)5、11、12に対して再度の位置合わせを実施する必要がなくなり、エポキシ樹脂の硬化収縮に伴う、MEMSチップ1、第1および第2半導体チップ10A、10Bの設計値に対する位置ずれを可及的に無くすることができる
なお、薄膜7としては、W、Ti、Cu、Cr、およびNiのうちの少なくとも1つの元素を含む金属、またはポリシリコンが用いられる。
In the semiconductor device of this embodiment formed in this way, the
また、微細配線40としては、Ti、Ni、Al、Cu、Au、Pb、Sn、Pd、およびWのうちの少なくとも1つの元素を含む金属、またはこれらの合金が用いられる。
As the
また、本実施形態においては、絶縁膜20としてポリイミドを使用したが、感光性BCBを使用することも可能であり、感光性エポキシ樹脂、感光性ノボラック樹脂を使用することも可能である。更に、第1および第2半導体デバイス10A、10BとMEMSチップ1と接着する樹脂はエポキシ樹脂に限定されるものではない。
In the present embodiment, polyimide is used as the insulating
以上説明したように、本実施形態によれば、半導体デバイスとMEMSデバイスとの異種デバイス間が絶縁膜で一括して平坦化されているため、微細配線40が接着部、または半導体チップ、MEMSチップと接触することがなくなり、段差による断線を防止することができる。
As described above, according to the present embodiment, since different devices between the semiconductor device and the MEMS device are flattened together with the insulating film, the
また、半導体チップとMEMSチップとが、エポキシ樹脂25を支持基板としており、かつエポキシ樹脂25の硬化工程前に半導体チップとMEMSチップ上の外部接続端子に対応する部分の絶縁膜20が露光、開口されるため、エポキシ樹脂25の硬化収縮に伴う、ウェハレベルでの位置ずれを容易に無くすることができる。
Further, the semiconductor chip and the MEMS chip use the
また、感光性有機樹脂20によりMEMSデバイス2の可動領域4が一括封止されているため、従来の場合のようにMEMSデバイスの可動領域を個別に封止する必要がなく、低い製造コストで、MEMSデバイスと半導体デバイスとを備えた半導体装置を製造することができる。
In addition, since the
なお、本実施形態の半導体装置においては、MEMSチップ1の開孔3aは薄膜7で覆われていた。しかし、本実施形態の変形例として、図13に示すように、開孔3aが薄膜で覆われていないMEMSチップ1Aを用いてもよい。この変形例の半導体装置の断面を図14に示す。この変形例においては、MEMSチップ1A上の絶縁膜20の下面と、第1および第2半導体チップ10A、10B上の絶縁膜20の下面は、同一平面に位置していないことになる。なお、上記実施形態においては、MEMSチップ1A上の絶縁膜20の下面と、第1および第2半導体チップ10A、10B上の絶縁膜20の下面は、同一平面に位置している。本変形例としては,高真空雰囲気を必要としないジャイロセンサーなどを搭載しない場合には,プロセスの低コスト化が可能になるため,特に有効なものである。
In the semiconductor device of this embodiment, the
1 MEMSチップ
2 MEMSデバイス
3 保護膜
3a 開孔
4 可動領域
5 外部接続用端子(パッド)
7 薄膜
10A 第1半導体チップ
10B 第2半導体チップ
11 第1半導体チップの外部接続用端子(パッド)
12 第2半導体チップの外部接続用端子(パッド)
20 感光性絶縁膜
30 光
40 微細配線
44 層間絶縁膜
46 I/O電極
50 集積転写基板
52 外部接続用端子パターン
DESCRIPTION OF
7
12 External connection terminals (pads) of the second semiconductor chip
20
Claims (8)
内部に半導体デバイスを含み、前記半導体デバイスと電気的に接続される第2パッドが前記半導体デバイスの上面に形成された第2チップと、
前記第1チップの側面と前記第2チップの側面とを接着する接着部と、
前記第1および第2チップの上面ならびに前記接着部の上面を覆い、上面が実質的に平坦であってかつ前記第1および第2パッドに接続するコンタクト孔が開口された絶縁膜と、
前記絶縁膜上に形成され、前記第1および第2パッドに接続する配線と、
を備え、
前記絶縁膜は、前記MEMSデバイスを封止していることを特徴とする半導体装置。 A first chip including a MEMS device having a hollow structure therein and having a first pad electrically connected to the MEMS device formed on an upper surface of the MEMS device;
A second chip including a semiconductor device therein and a second pad electrically connected to the semiconductor device formed on an upper surface of the semiconductor device;
An adhesive portion for adhering a side surface of the first chip and a side surface of the second chip;
An insulating film that covers the upper surfaces of the first and second chips and the upper surface of the bonding portion, the upper surface is substantially flat, and contact holes connected to the first and second pads are opened;
A wiring formed on the insulating film and connected to the first and second pads;
With
The semiconductor device, wherein the insulating film seals the MEMS device.
内部に中空構造のMEMSデバイスが形成され、前記MEMSデバイスと電気的に接続される第1パッドが前記MEMSデバイスの上面に形成された第1チップと、内部に半導体デバイスが形成され、前記半導体デバイスと電気的に接続される第2パッドが前記半導体デバイスの上面に形成された第2チップとを、前記第1および第2チップの上面が前記透明基板の前記感光性絶縁膜に接触するように、搭載する工程と、
前記MEMSデバイスの側面と、この側面に対向する前記半導体デバイスの側面との間を接着部によって埋め込む工程と、
前記コンタクト孔用パターンが形成された前記透明基板の第2の面側から光を照射し、前記感光性絶縁膜を露光する工程と、
前記透明基板を前記感光性絶縁膜から剥離し、前記感光性絶縁膜を現像することにより前記感光性絶縁膜に、前記第1および第2パッドに接続するコンタクト孔を形成する工程と、
前記感光性絶縁膜上に前記前記第1および第2パッドに接続する配線を形成する工程と、
を備えていることを特徴する半導体装置の製造方法。 Forming a contact hole pattern on the first surface of the transparent substrate, and forming a photosensitive insulating film on the second surface opposite to the first surface;
A MEMS device having a hollow structure is formed therein, a first chip having a first pad electrically connected to the MEMS device formed on an upper surface of the MEMS device, and a semiconductor device formed therein, the semiconductor device A second pad formed on the upper surface of the semiconductor device and a second pad electrically connected to the semiconductor device, and the upper surfaces of the first and second chips are in contact with the photosensitive insulating film of the transparent substrate. Mounting process,
Embedding a gap between a side surface of the MEMS device and a side surface of the semiconductor device facing the side surface with an adhesive portion;
Irradiating light from the second surface side of the transparent substrate on which the contact hole pattern is formed, and exposing the photosensitive insulating film;
Forming a contact hole connected to the first and second pads in the photosensitive insulating film by peeling the transparent substrate from the photosensitive insulating film and developing the photosensitive insulating film;
Forming a wiring connected to the first and second pads on the photosensitive insulating film;
A method of manufacturing a semiconductor device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007231394A JP4675945B2 (en) | 2007-09-06 | 2007-09-06 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2007231394A JP4675945B2 (en) | 2007-09-06 | 2007-09-06 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2009064954A true JP2009064954A (en) | 2009-03-26 |
| JP4675945B2 JP4675945B2 (en) | 2011-04-27 |
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ID=40559283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007231394A Active JP4675945B2 (en) | 2007-09-06 | 2007-09-06 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4675945B2 (en) |
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| JP4675945B2 (en) | 2011-04-27 |
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| JP2006126213A (en) | Sensor system |
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