JP2009058292A - 半導体試験装置及びその調整方法 - Google Patents

Abstract

【課題】スキュー調整に要する時間を短縮することができる半導体試験装置及びその調整方法を提供する。
【解決手段】半導体試験装置１は、ドライバピンブロック１１、調整用判定部１２、及び可変遅延量データ発生部１４等を備える。ドライバピンブロック１１は、ドライバ信号発生回路１１ａから出力されるドライバ信号Ａ１を所定の時間範囲内における所定時間だけ遅延させる可変遅延回路１１ｂと、可変遅延回路１１ｂを介したドライバ信号から試験信号を生成する駆動回路１１ｃとを備える。調整用判定部１２は、ドライバピンブロック１１から出力される試験信号を受信して所定の基準タイミングでパス／フェイルを判定する。可変遅延量データ発生部１４は、調整用判定部１２の判定結果に基づいて、可変遅延回路１１ｂの遅延時間を二分探索により決定する。
【選択図】図１

Description

本発明は、半導体論理回路や半導体メモリ等の半導体デバイスの試験を行う半導体試験装置及びその調整方法に関する。

一般的に、スキュー（skew）とは複数の伝送系において同一の信号を伝送する際に、その信号間に生ずる位相又は時間的な振幅の期待値からのずれをいう。半導体試験装置においては、上記スキューとして、半導体デバイスの試験に用いる信号がドライバを通過する際にドライバを形成する素子の特性誤差及び回路誤差により生ずるドライバスキュー、及び、半導体デバイスから出力された信号がコンパレータを通過する際に生じるコンパレータスキュー等がある。スキューが生じていると半導体デバイスの試験が正常に行われないことがあるため、半導体試験装置においては定期又は不定期にスキュー調整が行われる。

半導体試験装置は、ドライバに入力される信号を遅延させる可変遅延回路（ドライバ用可変遅延回路）をドライバ毎に備えている。また、コンパレータから出力される信号のパス／フェイルを判定するタイミングを規定するストローブ信号を遅延させる可変遅延回路（コンパレータ用可変遅延回路）を備えている。そして、半導体試験装置は、これらの可変遅延回路の遅延量の各々を調整することでスキュー調整を行っている。

例えば、コンパレータスキューの調整は、所定の基準信号をコンパレータに入力させ、コンパレータから出力される信号のパス／フェイルの変化点を、コンパレータ用変遅延回路の遅延量を徐々に増加させながら求め、この変化点が得られたときの遅延量をコンパレータ用可変遅延回路に設定することで行う。また、ドライバスキューの調整は、ドライバから出力される信号を上記の調整を終えたコンパレータに入力させ、コンパレータから出力される信号のパス／フェイルの変化点を、ドライバ用変遅延回路の遅延量を徐々に増加させながら求め、この変化点が得られたときの遅延量をドライバ用可変遅延回路に設定することで行う。尚、従来のスキュー調整方法の詳細については、例えば以下の特許文献１を参照されたい。
特開平９−３１８７０４号公報

ところで、近年においては、半導体デバイスの試験に要するコストの低減要求が高まっている。特に、半導体メモリについては低価格化が進んでおり、できる限り効率的に試験を行う必要がある。しかしながら、従来は、コンパレータ用可変遅延回路の遅延量を徐々に増加させながら行うコンパレータスキューの調整が終了した後に、ドライバ用可変遅延回路の遅延量を徐々に増加させながら行うドライバスキューの調整が各ドライバに対して行われてる。

ここで、１つのドライバのスキュー調整が完了するまでには、そのドライバに対応して設けられたドライバ用可変遅延回路の遅延量を数十〜数百回変化させる必要があり、効率的であるとは言い難い。しかも、全てのドライバのスキュー調整を行う度に、ドライバ用可変遅延回路の遅延量を数十〜数百回変化させる必要があるため、スキュー調整に長時間を要するという問題があった。

本発明は上記事情に鑑みてなされたものであり、スキュー調整に要する時間を短縮することができる半導体試験装置及びその調整方法を提供することを目的とする。

上記課題を解決するために、本発明の第１の観点による半導体試験装置は、被試験デバイスに印加する試験信号を所定の時間範囲内における所定時間だけ遅延させて出力する駆動部（１１）を備える半導体試験装置（１）において、前記駆動部から出力される試験信号を受信して所定の基準タイミングでパス／フェイルを判定する調整用判定部（１２）と、前記調整用判定部の判定結果に基づいて、前記所定の時間範囲内における前記試験信号の遅延時間を二分探索により決定する遅延時間決定部（１４）とを備えることを特徴としている。
この発明によると、駆動部から試験信号が出力されると調整用判定部で受信されて所定の基準タイミングでパス／フェイルが判定され、この判定結果に基づいて駆動部から出力される試験信号の遅延時間が二分検索により決定される。
また、本発明の第１の観点による半導体試験装置は、前記遅延時間決定部が、前記所定の時間範囲内における最短時間を記憶する第１記憶部（１４ｂ）と、前記所定の時間範囲内における最長時間を記憶する第２記憶部（１４ｃ）と、前記第１，第２記憶部に記憶された時間の中間時点を演算する演算部（１４ｄ）とを備えており、前記調整用判定部の判定結果に基づいて、前記第１記憶部又は前記第２記憶部の記憶内容を前記演算部の演算結果に更新することを特徴としている。
更に、本発明の第１の観点による半導体試験装置は、前記駆動部が、前記被試験デバイスの試験に用いるドライバ信号を発生する信号発生回路（１１ａ）と、前記ドライバ信号を前記所定の時間範囲内で遅延させる可変遅延回路（１１ｂ）と、前記可変遅延回路を介した前記ドライバ信号を前記試験信号として前記被試験デバイスに印加する駆動回路（１１ｃ）とを備えることを特徴としている。
上記課題を解決するために、本発明の第２の観点による半導体試験装置は、被試験デバイスから出力される信号を受信して所定の時間範囲内における所定のタイミングでパス／フェイルを判定する判定部（２２）を備える半導体試験装置（２）において、前記判定部に入力させる信号を所定の基準タイミングで出力する調整用駆動部（２１）と、前記判定部の判定結果に基づいて、前記所定の時間範囲内において前記パス／フェイルを判定するタイミングを二分探索により決定する遅延時間決定部（１４）とを備えることを特徴としている。
この発明によると、調整用駆動部から所定の基準タイミングで信号が出力されると判定部で受信されて所定のタイミングでパス／フェイルが判定され、この判定結果に基づいて判定部でパス／フェイルを判定するタイミングが二分検索により決定される。
また、本発明の第２の観点による半導体試験装置は、前記遅延時間決定部が、前記所定の時間範囲内における最短時間を記憶する第１記憶部（１４ｂ）と、前記所定の時間範囲内における最長時間を記憶する第２記憶部（１４ｃ）と、前記第１，第２記憶部に記憶された時間の中間時点を演算する演算部（１４ｄ）とを備えており、前記判定部の判定結果に基づいて、前記第１記憶部又は前記第２記憶部の記憶内容を前記演算部の演算結果に更新することを特徴としている。
本発明の第１の観点による半導体試験装置の調整方法は、被試験デバイスに印加する試験信号を所定の時間範囲内における所定時間だけ遅延させて出力する駆動部（１１）を備える半導体試験装置（１）の調整方法であって、前記駆動部から出力される前記試験信号を受信して所定の基準タイミングでパス／フェイルを判定する判定ステップと、前記判定ステップの判定結果に基づいて、前記所定の時間範囲内における前記試験信号の遅延時間を二分探索により決定する遅延時間決定ステップとを含むことを特徴としている。
本発明の第２の観点による半導体試験装置の調整方法は、被試験デバイスから出力される信号を受信して所定の時間範囲内における所定のタイミングでパス／フェイルを判定する判定部（２２）を備える半導体試験装置（２）の調整方法であって、前記判定部に入力させる信号を所定の基準タイミングで出力する信号出力ステップと、前記判定部の判定結果に基づいて、前記所定の時間範囲内において前記パス／フェイルを判定するタイミングを二分探索により決定する遅延時間決定ステップとを含むことを特徴としている。

本発明によれば、駆動部から出力される試験信号を調整用判定部で受信して所定の基準タイミングでパス／フェイルを判定し、この判定結果に基づいて駆動部から出力される試験信号の遅延時間を二分検索により決定しているため、駆動部のスキュー調整に要する時間を短縮することができるという効果がある。
また、本発明によれば、調整用駆動部から所定の基準タイミングで出力された信号を判定部で受信して所定のタイミングでパス／フェイルを判定し、この判定結果に基づいて判定部でパス／フェイルを判定するタイミングを二分検索により決定しているため、判定部のスキュー調整に要する時間を短縮することができるという効果がある。

以下、図面を参照して本発明の実施形態による半導体試験装置及びその調整方法について説明する。尚、以下の説明では、理解を容易にするために、被試験デバイス（半導体デバイス）が半導体メモリであるとし、半導体試験装置が半導体メモリの試験を行うメモリテスタであるとする。

〔第１実施形態〕
図１は、本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。図１に示す通り、本実施形態の半導体試験装置１は、ドライバピンブロック１１（駆動部）、調整用判定部１２、カウント検出部１３、可変遅延量データ発生部１４（遅延時間決定部）、及び遅延量データ保存部１５を備える。尚、メモリテスタは、駆動回路（ドライバ）１１ｃが設けられたドライバピンブロック１１と、ドライバ及び電圧比較回路（コンパレータ）が設けられたＩＯ（Input/Output）ピンブロックとを備えるが、本実施形態ではドライバピンブロックについて詳細に説明し、特に必要がない限りＩＯピンブロックについての説明は省略する。

ドライバピンブロック１１は、被試験デバイス（図示省略）の信号入力ピンに与える試験信号を生成して信号出力端子１１ｄから出力する。ここで、ドライバピンブロック１１は、上記の試験信号を所定の時間範囲内における所定時間だけ遅延させる。尚、被試験デバイスがメモリである場合には、上記の信号入力ピンは例えばアドレスピンに相当する。また、図１においては、図示の簡略化のために、１つのドライバピンブロック１１のみを図示しているが、ドライバピンブロック１１は複数設けられている。

ドライバピンブロック１１は、ドライバ信号発生回路１１ａ（信号発生回路）、可変遅延回路１１ｂ、駆動回路（ドライバ）１１ｃ、信号出力端子１１ｄ、及び調整経路接続リレー１１ｅを備える。ドライバ信号発生回路１１ａは、パターン発生部（図示省略）から出力される試験パターンを用いてドライバ信号Ａ１を生成する。可変遅延回路１１ｂは、可変遅延量データ発生部１４から出力される可変遅延量データＤ３に応じた時間だけドライバ信号Ａ１を遅延させる。

駆動回路１１ｃは、可変遅延回路１１ｂからのドライバ信号から試験信号を生成して信号出力端子１１ｄに出力する。信号出力端子１１ｄは被試験デバイスの試験時には被試験デバイスの１つのピンと電気的に接続され、これにより駆動回路１１ｃからの試験信号が信号出力端子１１ｄを介してそのピンに印加される。調整経路接続リレー１１ｅは、駆動回路１１ｃの出力端と調整用判定部１２との間を接続又は遮断する。

調整用判定部１２は、ドライバピンブロック１１で生ずるスキュー（ドライバスキュー）を調整するために設けられており、ドライバピンブロック１１から出力される試験信号を受信して所定の基準タイミングでパス／フェイルを判定する。この調整用判定部１２は、電圧比較回路（コンパレータ）１２ａ、論理比較器１２ｂ、及びタイミング発生回路１２ｃを備える。電圧比較回路１２ａは、入力される信号を所定の電圧と比較する。論理比較器１２ｂは、タイミング発生回路１２ｃから出力される判定ストロボ信号Ｂ１のタイミング（基準タイミング）で、電圧比較回路１２ａから出力される信号の電圧と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す判定信号Ｆ１を出力する。具体的には、電圧比較回路１２ａから出力される信号が「Ｈ（ハイ）」レベルの場合は判定信号Ｆ１として「Ｌ（ロー）」レベルの信号を出力し、電圧比較回路１２ａから出力される信号が「Ｌ」レベルの場合は判定信号Ｆ１として「Ｈ」レベルの信号を出力する。

カウント検出部１３は、半導体試験装置１の動作を統括して制御する制御部（図示省略）から出力される制御クロック信号ＣＬＫ、リセット信号Ｒ１、及び条件データＤＣと、調整用判定部１２から出力される判定信号Ｆ１とを入力としており、判定信号Ｆ１のカウント結果に応じたフェイルカウント一致信号ＦＭを出力する。上記の制御クロック信号ＣＬＫは、カウント検出部１３及び可変遅延量データ発生部１４の動作タイミングを規定するクロックであり、リセット信号Ｒ１はカウント検出部１３及び可変遅延量データ発生部１４を初期化するための信号である。また、条件データＤＣは、１つのドライバピンブロック１１に対して行うスキュー調整の回数（可変遅延回路１１ｂの遅延量を求める回数）を規定するデータである。ドライバピンブロック１１から出力される試験信号の出力タイミングを、その試験信号に含まれるジッタのより中心に調整するために、１つのドライバピンブロック１１に対して複数回のスキュー調整が行われる。

このカウント検出部１３は、フェイルカウント回路１３ａ、条件一致検出回路１３ｂ、インバータ回路１３ｃ、及びＯＲ（論理和）回路１３ｄを備えている。フェイルカウント回路１３ａは、ＯＲ回路１３ｄから出力されるリセット信号Ｒ２によりリセットされるとともに、調整用判定部１２から出力される判定信号Ｆ１をカウントする。具体的には、判定信号Ｆ１が「Ｌ」レベルから「Ｈ」レベルに変化したときにカウント値ＦＣをインクリメントする。条件一致検出回路１３ｂは、ＯＲ回路１３ｄから出力されるリセット信号Ｒ２によりリセットされるとともに、フェイルカウント回路１３ａのカウント値ＦＣが条件データＤＣの値以上になった場合に、「Ｈ」レベルのフェイルカウント一致信号ＦＭを出力する。例えば、上記の条件データＤＣとして「Ｘ／２」を設定した場合には、条件一致検出回路１３ｂは、フェイルカウント回路１３ａのカウント値ＦＣが「Ｘ／２」以上になったときに、フェイルカウント一致信号ＦＭを「Ｌ」レベルから「Ｈ」レベルに変化させる。インバータ回路１３ｃは制御クロック信号ＣＬＫの論理を反転させる。ＯＲ回路１３ｄは、インバータ回路１３ｃから出力される制御クロック信号とリセット信号Ｒ１との論理和を演算し、得られた信号をリセット信号Ｒ２として出力する。

可変遅延量データ発生部１４は、不図示の制御部から出力される最小データＤ１、最大データＤ２、制御クロック信号ＣＬＫ、及びリセット信号Ｒ１と、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭとを入力としており、ドライバピンブロック１１に設けられた可変遅延回路１１ｂの遅延量を示す可変遅延量データＤ３を二分探索により求める。上記の最小データＤ１は可変遅延回路１１ｂの最小遅延量を規定するデータであり、最大データＤ２は可変遅延回路１１ｂの最大遅延量を規定するデータである。つまり、可変遅延量データ発生部１４は、最小データＤ１及び最大データＤ２で規定される時間範囲内における可変遅延回路１１ｂの遅延量（遅延時間）を二分探索により決定する。

この可変遅延量データ発生部１４は、選択信号発生回路１４ａ、最小データレジスタ１４ｂ、最大データレジスタ１４ｃ、可変遅延量演算回路１４ｄ、選択回路１４ｅ、カウント一致信号レジスタ１４ｆ，１４ｇ、選択信号発生回路１４ｈ、ＡＮＤ（論理積）回路１４ｉ〜１４ｋを備える。選択信号発生回路１４ａは、リセット信号Ｒ１によりリセットされるとともに、制御クロック信号ＣＬＫの入力回数によって、選択信号ＳＬ０〜ＳＬ３を出力する。具体的には、リセット信号Ｒ１が入力された場合には、選択信号ＳＬ０〜ＳＬ３の全てを「Ｌ」レベルにする。他方、リセット後に１回目の制御クロック信号ＣＬＫが入力されると選択信号ＳＬ０のみを「Ｈ」レベルにし、２回目の制御クロック信号ＣＬＫが入力されると選択信号ＳＬ１のみを「Ｈ」レベルにする。同様に、３回目の制御クロック信号ＣＬＫが入力されると選択信号ＳＬ２のみを「Ｈ」レベルにするが、４回目の制御クロック信号ＣＬＫが入力された後は、選択信号ＳＬ２を「Ｈ」レベルに維持したまま選択信号ＳＬ３を「Ｈ」レベルにする。

ここで、選択信号ＳＬ０は、ドライバピンブロック１１に設けられた可変遅延回路１１ｂの遅延量を示す可変遅延量データＤ３として、最小データレジスタ１４ｂに記憶された可変遅延量データＫ１を選択回路１４ｅに選択させる信号である。選択信号ＳＬ１は、可変遅延量データＤ３として、最大データレジスタ１４ｃに記憶された可変遅延量データＫ２を選択回路１４ｅに選択させる信号である。また、選択信号ＳＬ２は、可変遅延量データＤ３として、可変遅延量演算回路１４ｄで演算された演算データＫ３を選択回路１４ｅに選択させる信号である。更に、選択信号ＳＬ３は、最小データレジスタ１４ｂ又は最小データレジスタ１４ｃの記憶内容を更新するために用いられる信号である。

最小データレジスタ１４ｂはドライバピンブロック１１に設けられた可変遅延回路１１ｂの遅延量を変化させる範囲の下限値を規定するデータを記憶し、最大データレジスタ１４ｃは同範囲の上限値を規定するデータを記憶する。尚、初期状態において、最小データレジスタ１４ｂは、可変遅延回路１１ｂ最小遅延量を規定する最小データＤ１を記憶し、最大データレジスタ１４ｃは可変遅延回路１１ｂの最大遅延量を規定する最大データＤ２を記憶する。また、最小データレジスタ１４ｂ及び最大データレジスタ１４ｃに記憶されるデータの少なくとも一方は、選択信号発生回路１４ｈから出力される選択信号Ｊ１，Ｊ２に応じて、スキュー調整の最中に少なくとも１回は更新される。

可変遅延量演算回路１４ｄは、最小データレジスタ１４ｂに記憶された可変遅延量データＫ１と最大データレジスタ１４ｃに記憶された可変遅延量データＫ２との中間値を示す演算データＫ３を演算により求める。ここで、可変遅延量演算回路１４ｄは、入力される可変遅延量データＫ２と演算データＫ３との差が「１」になった場合には、収束点検出信号Ｅ１を出力する。

選択回路１４ｅは、選択信号発生回路１４ａから出力される選択信号ＳＬ０〜ＳＬ２に基づいて、最小データレジスタ１４ｂから出力される可変遅延量データＫ１、最大データレジスタ１４ｃから出力される可変遅延量データＫ２、及び可変遅延量演算回路１４ｄから出力される演算データＫ３の何れか１つのデータを選択する。選択回路１４ｅで選択されたデータは可変遅延量データＤ３として、ドライバピンブロック１１、遅延量データ保存部１５、並びに最小データレジスタ１４ｂ及び最大データレジスタ１４ｃに出力される。

カウント一致信号レジスタ１４ｆは、ドライバピンブロック１１に設けられた可変遅延回路１１ｂの遅延量が最小データＤ１で規定される最小遅延量に設定された場合に、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭを記憶する。カウント一致信号レジスタ１４ｇは、可変遅延回路１１ｂの遅延量が最大データＤ２で規定される最大遅延量に設定された場合に、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭを記憶する。

選択信号発生回路１４ｈは、選択信号ＳＬ２が「Ｈ」レベルである間に、カウント一致信号レジスタ１４ｆ，１４ｇからそれぞれ出力されるカウント一致選択信号Ｃ１，Ｃ２とカウント検出部１３から出力されるフェイルカウント一致信号ＦＭとを比較する。この選択信号発生回路１４ｈは、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭが、カウント一致信号レジスタ１４ｆから出力されるカウント一致選択信号Ｃ１と一致すれば選択信号Ｊ１を「Ｈ」レベルにし、カウント一致信号レジスタ１４ｇから出力されるカウント一致選択信号Ｃ２と一致すれば選択信号Ｊ２を「Ｈ」レベルにする。

ＡＮＤ回路１４ｉは、制御クロック信号ＣＬＫと選択信号ＳＬ３の論理積を演算し、得られた信号を書き込み信号Ｗ０として出力する。この書き込み信号Ｗ０は、最小データレジスタ１４ｂ又は最大データレジスタ１４ｃの記憶内容を更新するタイミングを規定する信号である。ＡＮＤ回路１４ｊは、制御クロック信号ＣＬＫと選択信号ＳＬ１の論理積を演算し、得られた信号を書き込み信号Ｗ１として出力する。同様に、ＡＮＤ回路１４ｋは、制御クロック信号ＣＬＫと選択信号ＳＬ２の論理積を演算し、得られた信号を書き込み信号Ｗ２として出力する。これら書き込み信号Ｗ１，Ｗ２は、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭをカウント一致信号レジスタ１４ｆ，１４ｇにそれぞれ記憶させるタイミングを規定する信号である。

遅延量データ保存部１５は、Ｄフリップフロップ１５ａ及びフェイル一致レジスタ１５ｂを備えており、可変遅延量データ発生部１４において二分探索により決定された可変遅延回路１１ｂの遅延量（可変遅延量データＤ３）を保存する。Ｄフリップフロップ１５ａは、Ｄ入力端が「Ｈ」レベル固定にされているとともに、そのクロック入力端に可変遅延量演算回路１４ｄからの収束点検出信号Ｅ１が入力されており、フェイル一致レジスタ１５ｂに対する書き込みタイミングを規定する書き込み信号Ｗ３を出力する。フェイル一致レジスタ１５ｂは、可変遅延量データ発生部１４から出力される可変遅延量データＤ３と、Ｄフリップフリップ１５ａから出力される書き込み信号Ｗ３とを入力としており、書き込み信号Ｗ３のタイミングで可変遅延量データＤ３を記憶する。

次に、半導体試験装置１の調整方法について説明する。図２は、本発明の第１実施形態における半導体試験装置の調整方法を説明するためのタイミングチャートである。まず、ドライバスキューの調整を開始する前に、ユーザは最小データＤ１、最大データＤ２、及び条件データＤＣを設定する。ここでは、最小データＤ１として「０」、最大データＤ２として「ｍ」、条件データＤＣとして「Ｘ／２」がそれぞれ設定されているとする。尚、ｍ，Ｘは２以上の整数である。ユーザによって設定された最小データＤ１及び最大データＤ２は不図示の制御部から可変遅延量データ発生部１４に出力されて最小データレジスタ１４ｂ及び最大データレジスタ１４ｃにそれぞれ記憶され、条件データＤＣは不図示の制御部からカウント検出部１３に出力される。また、ドライバスキューの調整が開始される前には、不図示の制御部の制御によって調整経路接続リレー１１ｅが閉状態にされ、駆動回路１１ｃの出力端と調整用判定部１２との間が接続される。

次いで、ユーザによってドライバスキュー調整の指示がなされると、図２中の時刻ｔ０において、不図示の制御部からリセット信号Ｒ１が出力され、半導体試験装置１に設けられたカウント検出部１３、可変遅延量データ発生部１４、及び遅延量データ保存部１５が初期化される。これにより、図２に示す通り、可変遅延量データ発生部１４に設けられた選択信号発生回路１４ａから出力される選択信号ＳＬ０〜ＳＬ３の全てが「Ｌ」レベルになる。

以上の初期化が行われた後に、図２中の時刻ｔ１において１回目の制御クロック信号ＣＬＫが入力されると、選択信号発生回路１４ａから出力される選択信号ＳＬ０〜ＳＬ３のうちの選択信号ＳＬ０のみが「Ｈ」レベルになる（図２中の選択信号ＳＬ０参照）。この選択信号ＳＬ０は最小データレジスタ１４ｂ及び選択回路１４ｅに入力され、これにより最小データレジスタ１４ｂから出力される可変遅延量データＫ１（最小データＤ１）が可変遅延量演算回路１４ｄに入力されるとともに、選択回路１４ｅで選択されて可変遅延量データＤ３として出力される。可変遅延量データ発生部１４から出力された可変遅延量データＤ３は、ドライバピンブロック１１に入力されて可変遅延回路１１ｂの遅延量が設定される。尚、ここでは、最小データＤ１が「０」であるため、可変遅延回路１１ｂの遅延量も「０」に設定される（図２中の可変遅延量データＤ３参照）。

可変遅延回路１１ｂの遅延量が設定されると、ドライバピンブロック１１内に設けられたドライバ信号発生回路１１ａからドライバ信号Ａ１が出力され、調整用判定部１２を用いたパス／フェイルの判定が行われる。具体的には、ドライバ信号発生回路１１ａから出力されたドライバ信号Ａ１は可変遅延回路１１ｂに入力され、上記の処理で設定された遅延量だけ遅延した上で駆動回路１１ｃに入力される。尚、ここでは、可変遅延回路１１ｂの遅延量が「０」であるため、可変遅延回路１１ｂにおけるドライバ信号Ａ１の遅延は生じない。可変遅延回路１１ｂを介したドライバ信号Ａ１は駆動回路１１ｃに入力され、これにより駆動回路１１ｃにおいて試験信号が生成される。

駆動回路１１ｃで生成された試験信号は、調整経路接続リレー１１ｅを介して調整用判定部１２に入力され、電圧比較回路１２ａにおいて所定の電圧と比較される。この電圧比較回路１２ａから出力される信号は、論理比較器１２ｂに入力されて、タイミング発生回路１２ｃから出力される判定ストロボ信号Ｂ１のタイミング（基準タイミング）で、所定の判定電圧値と比較され、その比較結果に応じたパス又はフェイルを示す判定信号Ｆ１が出力される。具体的には、電圧比較回路１２ａから出力される信号が「Ｈ」レベルの場合は判定信号Ｆ１として「Ｌ」レベルの信号が出力され、電圧比較回路１２ａから出力される信号が「Ｌ」レベルの場合は判定信号Ｆ１として「Ｈ」レベルの信号が出力される。調整用判定部１２から出力された判定信号Ｆ１は、カウント検出部１３のフェイルカウント回路１３ａに入力される。以上の動作が予め設定されたテストサイクルＴＣ毎に行われる。尚、テストサイクルＴＣは、制御クロック信号ＣＬＫの１周期に比べて十分短い時間に設定される。例えば、制御クロック信号ＣＬＫの１周期にテストサイクルＴＣが数百〜数千周期分含まれるよう設定される。

ここで、可変遅延回路１１ｂの遅延量が「０」に設定されている場合に、ドライバ信号Ａ１を複数回出力したとしても判定信号Ｆ１が「Ｌ」レベルのままであるとする。すると、フェイルカウント回路１３ａのカウント値ＦＣがインクリメントされず、条件一致検出回路１３ｂでフェイルカウント回路１３ａのカウント値ＦＣが条件データＤＣの値以上になったと検出されることもない。このため、フェイルカウント一致信号ＦＭは、図２に示す通り、「Ｌ」レベルのままである。

次に、図２中の時刻ｔ２において２回目の制御クロック信号ＣＬＫが入力されると、選択信号ＳＬ０が「Ｌ」レベルになって、選択信号ＳＬ１のみが「Ｈ」レベルになる（図２中の選択信号ＳＬ１参照）。選択信号ＳＬ１が「Ｈ」レベルになると、ＡＮＤ回路１４ｊにおいて、制御クロック信号ＣＬＫとの論理積が演算されて書き込み信号Ｗ１（図２中の書き込み信号Ｗ１参照）が生成され、この書き込み信号Ｗ１に基づいてカウント検出部１３から出力されるフェイルカウント一致信号ＦＭがカウント一致信号レジスタ１４ｆに記憶される。これにより、ドライバピンブロック１１に設けられた可変遅延回路１１ｂの遅延量を最小データＤ１で規定される最小遅延量に設定したときに、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭがカウント一致信号レジスタ１４ｆに記憶される。尚、図２に示す例では、時刻ｔ２においてフェイルカウント一致信号ＦＭが「Ｌ」レベルであるため、カウント一致信号レジスタ１４ｆから出力されるカウント一致選択信号Ｃ１も「Ｌ」レベルになる。

また、「Ｈ」レベルになった選択信号ＳＬ１は、最大データレジスタ１４ｃ及び選択回路１４ｅに入力され、これにより最大データレジスタ１４ｃから出力される可変遅延量データＫ２（最大データＤ２）が可変遅延量演算回路１４ｄに入力されるとともに、選択回路１４ｅで選択されて可変遅延量データＤ３として出力される。可変遅延量データ発生部１４から出力された可変遅延量データＤ３は、ドライバピンブロック１１に入力されて可変遅延回路１１ｂの遅延量が設定される。尚、ここでは、最大データＤ２が「ｍ」であるため、可変遅延回路１１ｂの遅延量は「ｍ」に設定される（図２中の可変遅延量データＤ３参照）。

可変遅延回路１１ｂの遅延量が設定されると、ドライバピンブロック１１内に設けられたドライバ信号発生回路１１ａからドライバ信号Ａ１が出力され、上述した処理と同様の処理によって調整用判定部１２を用いたパス／フェイルの判定が行われる。ここで、可変遅延回路１１ｂの遅延量が「ｍ」に設定されている場合に、ドライバ信号Ａ１を出力する度に得られる判定信号Ｆ１が「Ｈ」レベルであるとする。すると、カウント検出部１３から判定信号Ｆ１が出力される度にフェイルカウント回路１３ａのカウント値ＦＣがインクリメントされる。そして、フェイルカウント回路１３ａのカウント値ＦＣが条件データＤＣの値以上になったと条件一致検出回路１３ｂで検出されると、フェイルカウント一致信号ＦＭは、図２に示す通り、時刻ｔ２′において「Ｈ」レベルになる。尚、ドライバ信号Ａ１を出力する度に得られる判定信号Ｆ１が常に「Ｈ」レベルである場合おいて、仮に制御クロック信号ＣＬＫの１周期にテストサイクルＴＣがＸ周期分含まれており、条件データＤＣとして「Ｘ／２」が設定されているときには、制御クロック信号ＣＬＫの半周期を経過した時点（ドライバ信号Ａ１がＸ／２回出力された時点）でフェイルカウント一致信号ＦＭが「Ｈ」レベルになる。

また、以上の処理で、最小データレジスタ１４ｂから出力された可変遅延量データＫ１と最大データレジスタ１４ｃから出力された可変遅延量データＫ２とが可変遅延量演算回路１４ｄに入力されたことになる。このため、可変遅延量演算回路１４ｄは、可変遅延量データＫ１，Ｋ２の中間値を演算して演算データＫ３として出力する。尚、この時点では、可変遅延量データＫ１は最小データＤ１と等しい「０」であり、可変遅延量データＫ２は最大データＤ２と等しい「ｍ」であるため、演算データＫ３としては「ｍ／２」が求められる。

次に、図２中の時刻ｔ３において３回目の制御クロック信号ＣＬＫが入力されると、選択信号ＳＬ１が「Ｌ」レベルになって、選択信号ＳＬ２のみが「Ｈ」レベルになる（図２中の選択信号ＳＬ２参照）。選択信号ＳＬ２が「Ｈ」レベルになると、ＡＮＤ回路１４ｋにおいて、制御クロック信号ＣＬＫとの論理積が演算されて書き込み信号Ｗ２（図２中の書き込み信号Ｗ２参照）が生成され、この書き込み信号Ｗ２に基づいてカウント検出部１３から出力されるフェイルカウント一致信号ＦＭがカウント一致信号レジスタ１４ｇに記憶される。これにより、ドライバピンブロック１１に設けられた可変遅延回路１１ｂの遅延量を最大データＤ２で規定される最大遅延量に設定したときに、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭがカウント一致信号レジスタ１４ｇに記憶される。尚、図２に示す例では、時刻ｔ３においてフェイルカウント一致信号ＦＭが「Ｈ」レベルであるため、カウント一致信号レジスタ１４ｇから出力されるカウント一致選択信号Ｃ２も「Ｈ」レベルになる。

また、「Ｈ」レベルになった選択信号ＳＬ２は選択回路１４ｅに入力され、これにより可変遅延量演算回路１４ｄから出力される演算データＫ３が選択回路１４ｅで選択されて可変遅延量データＤ３として出力される。可変遅延量データ発生部１４から出力された可変遅延量データＤ３は、ドライバピンブロック１１に入力されて可変遅延回路１１ｂの遅延量が設定される。尚、ここでは、演算データＫ３が「ｍ／２」であるため、可変遅延回路１１ｂの遅延量は「ｍ／２」に設定される（図２中の可変遅延量データＤ３参照）。

可変遅延回路１１ｂの遅延量が設定されると、ドライバピンブロック１１内に設けられたドライバ信号発生回路１１ａからドライバ信号Ａ１が出力され、上述した処理と同様の処理によって調整用判定部１２を用いたパス／フェイルの判定が行われるとともに、フェイルカウント回路１３ａで判定信号Ｆ１のカウントが行われる。そして、フェイルカウント回路１３ａのカウント値ＦＣが条件データＤＣの値以上になったと条件一致検出回路１３ｂで検出されると、フェイルカウント一致信号ＦＭを「Ｈ」レベルにする。

更に、「Ｈ」レベルになった選択信号ＳＬ２は選択信号発生回路１４ｈに入力される。これにより、選択信号発生回路１４ｈにおいて、カウント一致信号レジスタ１４ｆ，１４ｇからそれぞれ出力されるカウント一致選択信号Ｃ１，Ｃ２とカウント検出部１３から出力されるフェイルカウント一致信号ＦＭとが比較される。図２に示す例では、時刻ｔ３後に調整用判定部１２を用いたパス／フェイルの判定を行うことにより、フェイルカウント一致信号ＦＭが「Ｌ」レベルから「Ｈ」レベルに変化している（図２中において符号Ｐ１を付した部分参照）。また、カウント一致選択信号Ｃ１が「Ｌ」レベルでありカウント一致選択信号Ｃ２が「Ｈ」レベルである。このため、選択信号Ｊ１は「Ｈ」レベルから「Ｌ」レベルに変化し（図２中において符号Ｐ２を付した部分参照）、選択信号Ｊ２は「Ｌ」レベルから「Ｈ」レベルに変化する（図２中において符号Ｐ３を付した部分参照）。

次に、図２中の時刻ｔ４において４回目の制御クロック信号ＣＬＫが入力されると、選択信号ＳＬ２が「Ｈ」レベルになる。これにより、選択信号ＳＬ２，ＳＬ３が「Ｈ」レベルであり、選択信号ＳＬ０，ＳＬ１は「Ｌ」レベルである（図２中の選択信号ＳＬ０〜ＳＬ３参照）。選択信号ＳＬ３が「Ｈ」レベルになると、ＡＮＤ回路１４ｉにおいて、制御クロック信号ＣＬＫとの論理積が演算されて書き込み信号Ｗ０（図２中の書き込み信号Ｗ０参照）が生成される。そして、書き込み信号Ｗ０が「Ｌ」レベルから「Ｈ」レベルに変化するタイミングで選択信号Ｊ１が「Ｈ」レベルであれば最小データレジスタ１４ｂに記憶される可変遅延量データが可変遅延量データＤ３に更新され、同タイミングで選択信号Ｊ２が「Ｈ」レベルであれば最大データレジスタ１４ｃに記憶される可変遅延量データが可変遅延量データＤ３に更新される。

図２に示す例では、書き込み信号Ｗ０が「Ｌ」レベルから「Ｈ」レベルに変化するタイミングにおいて、選択信号Ｊ１が「Ｌ」レベルであり、選択信号Ｊ２が「Ｈ」レベルである。このため、最大データレジスタ１４ｃに記憶されている遅延可変量データ「ｍ」が「ｍ／２」に更新され（図２中の可変遅延量データＫ２参照）、最小データレジスタ１４ｂに記憶されている遅延可変量データは更新されない（図２中の可変遅延量データＫ１参照）。以上の処理が終了すると、可変遅延量演算回路１４ｄは、更新された可変遅延量データＫ２を用いて中間値を演算して演算データＫ３として出力する（図２中の可変遅延量データＫ３参照）。尚、この時点では、可変遅延量データＫ１は最小データＤ１と等しい「０」であり、可変遅延量データＫ２は「ｍ／４」であるため、演算データＫ３としては「ｍ／４」が求められる。ここで、選択信号ＳＬ２が「Ｈ」レベルであるため、可変遅延量演算回路１４ｄから出力される演算データＫ３が選択回路１４ｅで選択されて可変遅延量データＤ３として出力される（図２中の可変遅延量データＤ３参照）。

次に、５回目の制御クロック信号ＣＬＫが入力される時刻ｔ５においては、選択信号ＳＬ２，ＳＬ３が「Ｈ」レベルであり、選択信号ＳＬ０，ＳＬ１は「Ｌ」レベルである（図２中の選択信号ＳＬ０〜ＳＬ３参照）。このため、時刻ｔ４のときと同様に、ＡＮＤ回路１４ｉにおいて、制御クロック信号ＣＬＫとの論理積が演算されて書き込み信号Ｗ０（図２中の書き込み信号Ｗ０参照）が生成される。図２に示す例では、書き込み信号Ｗ０が「Ｌ」レベルから「Ｈ」レベルに変化するタイミング（時刻ｔ５）においては、時刻ｔ４のときとは逆に、選択信号Ｊ１が「Ｈ」レベルであり、選択信号Ｊ２が「Ｌ」レベルである。

このため、最小データレジスタ１４ｂに記憶されている遅延可変量データ「０」が「ｍ／４」に更新され（図２中の可変遅延量データＫ１参照）、最大データレジスタ１４ｃに記憶されている遅延可変量データは更新されない（図２中の可変遅延量データＫ２参照）。以上の処理が終了すると、可変遅延量演算回路１４ｄは、更新された可変遅延量データＫ１を用いて中間値を演算して演算データＫ３として出力する（図２中の可変遅延量データＫ３参照）。尚、この時点では、可変遅延量データＫ１は「ｍ／４」であり、可変遅延量データＫ２は「ｍ／２」であるため、演算データＫ３としては「３ｍ／８」が求められる。ここで、選択信号ＳＬ２が「Ｈ」レベルであるため、可変遅延量演算回路１４ｄから出力される演算データＫ３が選択回路１４ｅで選択されて可変遅延量データＤ３として出力される（図２中の可変遅延量データＤ３参照）。

以下同様に、フェイルカウント一致信号ＦＭとカウント一致選択信号Ｃ１，Ｃ２との比較結果に応じて選択信号Ｊ１，Ｊ２が設定され、この選択信号Ｊ１，Ｊ２に基づいて最小データレジスタ１４ｂ又は最大データレジスタ１４ｃに記憶された遅延可変量データが更新されて二分探索が行われる。図３は、最小データレジスタ１４ｂに設定される可変遅延量データの変遷の一例を示す図である。図３に示す通り、初期状態においては、可変遅延回路１１ｂの遅延量が最小遅延量「０」及び最大遅延量「ｍ」に設定されて調整用判定部１２を用いたパス／フェイルの判定がそれぞれ行われる。次に、可変遅延回路１１ｂの遅延量の上限値が「ｍ／２」に変更されて調整用判定部１２を用いたパス／フェイルの判定がそれぞれ行われる。次いで、可変遅延回路１１ｂの遅延量の下限値が「ｍ／４」に変更されて調整用判定部１２を用いたパス／フェイルの判定がそれぞれ行われる。

このように、本実施形態では、二分探索により可変遅延回路１１ｂの遅延量の下限値及び上限値で規定される範囲を半分ずつ狭めることにより、最終的な可変遅延回路１１ｂの遅延量を決定している。具体的には、入力される可変遅延量データＫ２と演算データＫ３との差が「１」になった場合に、可変遅延量演算回路１４ｄから遅延量データ保存部１５に収束点検出信号Ｅ１が出力され（図２中の収束点検出信号Ｅ１参照）、Ｄフリップフリップ１５ａにおいて書き込み信号Ｗ３が生成される。そして、選択回路１４ｅから出力される可変遅延量データＤ３が書き込み信号Ｗ３が入力されるタイミングでフェイル一致レジスタ１５ｂに記憶され（図２中の書き込み信号Ｗ３及びフェイル一致レジスタ１５ｂ参照）、これにより最終的な可変遅延回路１１ｂの遅延量が決定される。

以上説明した通り、本実施形態の半導体試験装置１においては、可変遅延量データ発生部１４が、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭに基づいて二分探索によりドライバピンブロック１１に設けられた可変遅延回路１１ｂの遅延量を決定している。このため、最小遅延量が「０」であって最大遅延量が「ｍ」である場合には、可変遅延回路１１ｂの遅延量を変更する回数をｌｏｇ_２ｍ回に減らすことが可能になり、ドライバスキュー調整に要する時間を大幅に短縮することができる。

〔第２実施形態〕
図４は、本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。図４に示す通り、本実施形態の半導体試験装置２は、調整用ドライバピンブロック２１（調整用駆動部）、判定部２２、及び調整経路接続リレー２３と、図１に示した半導体試験装置１が備える、カウント検出部１３、可変遅延量データ発生部１４（遅延時間決定部）、及び遅延量データ保存部１５とを備える。尚、本実施形態では、メモリテスタが備えるドライバピンブロック及びＩＯピンブロックのうち、ＩＯピンブロックについて詳細に説明し、特に必要がない限りドライバピンブロックについての説明は省略する。

調整用ドライバピンブロック２１は、判定部２２で生ずるスキュー（コンパレータスキュー）を調整するために設けられており、判定部２２に入力される調整信号ＤＲを所定の基準タイミングで出力する。この調整用ドライバピンブロック２１は、ドライバ信号発生回路２１ａ、可変遅延回路２１ｂ、及び駆動回路（ドライバ）２１ｃを備える。ドライバ信号発生回路２１ａは、パターン発生部（図示省略）から出力される試験パターンを用いてドライバ信号Ａ２を生成する。可変遅延回路２１ｂは、不図示の制御部から出力される可変遅延量データＤ４に応じた時間だけドライバ信号Ａ２を遅延させる。駆動回路２１ｃは、可変遅延回路２１ｂからのドライバ信号から調整信号ＤＲを生成して出力する。

判定部２２は、ＩＯピンブロックに設けられ、被試験デバイス（図示省略）の信号入出力ピンから出力される信号を受信して所定の時間範囲内における所定のタイミングでパス／フェイルを判定する。尚、被試験デバイスがメモリである場合には、上記の信号入出力ピンは例えばデータピンに相当する。また、図１においては、図示の簡略化のために、１つの判定部２２のみを図示しているが、判定部２２はＩＯピンの数だけ設けられている。

この判定部２２は、電圧比較回路（コンパレータ）２２ａ、論理比較器２２ｂ、タイミング発生回路２２ｃ、及び可変遅延回路２２ｄを備える。電圧比較回路２２ａは、信号出力端子２４から入力される信号を所定の電圧と比較し、レベル判定信号Ｈ１を出力する。論理比較器２２ｂは、可変遅延回路２２ｄから出力される判定ストロボ信号Ｂ３のタイミングで、電圧比較回路２２ａから出力されるレベル判定信号Ｈ１と所定の判定電圧値とを比較し、その結果（パス又はフェイル）を示す判定信号Ｆ２を出力する。具体的には、電圧比較回路２２ａから出力されるレベル判定信号Ｈ１が「Ｈ」レベルの場合は判定信号Ｆ２として「Ｌ」レベルの信号を出力し、レベル判定信号Ｈ１が「Ｌ」レベルの場合は判定信号Ｆ２として「Ｈ」レベルの信号を出力する。

タイミング発生回路２２ｃは、被試験デバイスから出力される信号のパス／フェイルを判定するタイミングを規定する判定ストロボ信号Ｂ２を生成する。可変遅延回路２２ｄは、可変遅延量データ発生部１４から出力される可変遅延量データＤ５に応じた時間だけ判定ストロボ信号Ｂ２を遅延させて判定ストロボ信号Ｂ３として出力する。尚、図４においては、図１に示すドライバピンブロック１１に設けられた可変遅延回路１１ｂの遅延量を設定するために用いられる可変遅延量データＤ３と区別するために、可変遅延量データ発生部１４から出力される可変遅延量データに符号Ｄ５を付している。

カウント検出部１３は、判定信号Ｆ２のカウント結果に応じたフェイルカウント一致信号ＦＭを出力する。可変遅延量データ発生部１４は、判定部２２に設けられた可変遅延回路２２ｄの遅延量を示す可変遅延量データＤ５を二分探索により求める。遅延量データ保存部１５は、可変遅延量データ発生部１４において二分探索により決定された可変遅延回路１１ｂの遅延量（可変遅延量データＤ５）を保存する。尚、これらは、図１に示したものと同様の構成であるため、ここでの詳細な説明は省略する。

次に、半導体試験装置２の調整方法について説明する。図５は、本発明の第２実施形態における半導体試験装置の調整方法を説明するためのタイミングチャートである。まず、コンパレータスキューの調整を開始する前に、ユーザが最小データＤ１、最大データＤ２、及び条件データＤＣを設定する。ここでは、第１実施形態と同様に、最小データＤ１として「０」、最大データＤ２として「ｍ」、条件データＤＣとして「Ｘ／２」がそれぞれ設定されているとする。ユーザによって設定された最小データＤ１及び最大データＤ２は不図示の制御部から可変遅延量データ発生部１４に出力されて最小データレジスタ１４ｂ及び最大データレジスタ１４ｃにそれぞれ記憶され、条件データＤＣは不図示の制御部からカウント検出部１３に出力される。また、コンパレータスキューの調整が開始される前には、不図示の制御部の制御によって調整経路接続リレー２３が閉状態にされ、調整用ドライバピンブロック２１と判定部２２との間が接続される。

次いで、ユーザによってコンパレータスキュー調整の指示がなされると、図５中の時刻ｔ１０において、不図示の制御部からリセット信号Ｒ１が出力され、半導体試験装置２に設けられたカウント検出部１３、可変遅延量データ発生部１４、及び遅延量データ保存部１５が初期化される。

以上の初期化が行われた後に、図５中の時刻ｔ１１において１回目の制御クロック信号ＣＬＫが入力されると、可変遅延量データ発生部１４の最小データレジスタ１４ｂに記憶された可変遅延量データＫ１が選択回路１４ｅで選択されて可変遅延量データＤ５として出力される。尚、ここでは、最小データＤ１が「０」であるため、可変遅延回路２２ｄの遅延量も「０」に設定される（図５中の可変遅延量データＤ５参照）。

可変遅延回路２２ｄの遅延量が設定されると、調整用ドライバピンブロック２１内に設けられたドライバ信号発生回路２１ａからドライバ信号Ａ２が出力されて調整信号ＤＲが生成され、この調整信号ＤＲを用いたパス／フェイルの判定が判定部２２で行われる。具体的には、ドライバ信号発生回路２１ａから出力されたドライバ信号Ａ２が可変遅延回路２１ｂに入力すると、可変遅延量データＤ４で規定される遅延量だけ遅延した上で駆動回路２１ｃに入力し、これにより調整信号ＤＲが可変遅延量データＤ４で規定される遅延量に応じたタイミング（基準タイミング）で生成される。

駆動回路２１ｃで生成された調整信号ＤＲは、調整経路接続リレー２３を介して判定部２２に入力され、電圧比較回路２２ａにおいて所定の電圧と比較される。この電圧比較回路１２ａから出力されるレベル判定信号Ｈ１は、論理比較器２２ｂに入力されて、可変遅延回路２２ｄから出力される判定ストロボ信号Ｂ３のタイミングで所定の判定電圧値と比較され、その比較結果に応じたパス又はフェイルを示す判定信号Ｆ２（図５中の判定信号F２参照）が出力される。ここで、上述した通り、可変遅延回路２２ｄの遅延量が「０」に設定されているため、判定ストロボ信号Ｂ２，Ｂ３はほぼ同じタイミングとなる（図５中の判定ストロボ信号Ｂ２，Ｂ３参照）。そして、第１実施形態と同様に、カウント検出部１３でフェイルカウント回路１３ａのカウント値ＦＣが条件データＤＣの値以上になったか否かが検出される。図２に示す例では、判定信号Ｆ２が出力されるたびに、カウント値ＦＣがインクリメントされ、これにより、フェイルカウント一致信号ＦＭが「Ｌ」レベルから「Ｈ」レベルに変化している。

次に、図５中の時刻ｔ１２において２回目の制御クロック信号ＣＬＫが入力されると、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭがカウント一致信号レジスタ１４ｆに記憶される。また、可変遅延量データ発生部１４の最大データレジスタ１４ｃに記憶された可変遅延量データＫ２が選択回路１４ｅで選択されて可変遅延量データＤ５として出力される。尚、ここでは、最大データＤ２が「ｍ」であるため、可変遅延回路２２ｄの遅延量も「ｍ」に設定される（図５中の可変遅延量データＤ５参照）。

可変遅延回路２２ｄの遅延量が設定されると、調整用ドライバピンブロック２１から調整信号ＤＲが出力され、上述と同様の調整信号ＤＲを用いたパス／フェイルの判定が判定部２２で行われる。ここで、可変遅延回路２２ｄの遅延量が「ｍ」に設定されているため、判定判定ストロボ信号Ｂ２に対する判定ストロボ信号Ｂ３の遅延時間は図５中のｄ１になる。尚、図５に示す例では、判定信号Ｆ２が「Ｌ」レベルのままであるため、フェイルカウント回路１３ａのカウント値がインクリメントされず、よって、フェイルカウント一致信号ＦＭも「Ｌ」レベルのままである。

また、可変遅延量データ発生部１４の内部では、可変遅延量データＫ１，Ｋ２の中間値が可変遅延量演算回路１４ｄによって演算されて演算データＫ３として出力される。尚、この時点では、可変遅延量データＫ１は最小データＤ１と等しい「０」であり、可変遅延量データＫ２は最大データＤ２と等しい「ｍ」であるため、演算データＫ３としては「ｍ／２」が求められる。

次に、図５中の時刻ｔ１３において３回目の制御クロック信号ＣＬＫが入力されると、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭがカウント一致信号レジスタ１４ｇに記憶されるとともに、可変遅延量演算回路１４ｄから出力される演算データＫ３が選択回路１４ｅで選択されて可変遅延量データＤ５として出力される。尚、ここでは、演算データＫ３が「ｍ／２」であるため、可変遅延回路２２ｄの遅延量は「ｍ／２」に設定される（図５中の可変遅延量データＤ５参照）。

可変遅延回路２２ｄの遅延量が設定されると、調整用ドライバピンブロック２１から調整信号ＤＲが出力され、上述と同様の調整信号ＤＲを用いたパス／フェイルの判定が判定部２２で行われる。ここで、可変遅延回路２２ｄの遅延量が「ｍ／２」に設定されているため、判定判定ストロボ信号Ｂ２に対する判定ストロボ信号Ｂ３の遅延時間は図５中のｄ２になる。尚、図５に示す例では、可変遅延回路２２ｄの遅延量を「ｍ／２」に設定した場合も判定信号Ｆ２が「Ｌ」レベルのままであるため、フェイルカウント回路１３ａのカウント値がインクリメントされず、よって、フェイルカウント一致信号ＦＭも「Ｌ」レベルのままである。

また、可変遅延量データ発生部１４の内部では、選択信号発生回路１４ｈにおいて、カウント一致選択信号Ｃ１，Ｃ２とカウント検出部１３から出力されるフェイルカウント一致信号ＦＭとが比較される。そして、この結果に応じて選択信号Ｊ１，Ｊ２が出力される。

次に、図５中の時刻ｔ１４において４回目の制御クロック信号ＣＬＫが入力されると、選択信号Ｊ１，Ｊ２に応じて最小データレジスタ１４ｂ又は最大データレジスタ１４ｃに記憶される可変遅延量データが可変遅延量データＤ５に更新される。かかる更新が行われることによって、図２に示す例では可変遅延量データＤ５が「ｍ／４」になり、可変遅延回路２２ｄの遅延量が「ｍ／４」に設定される（図５中の可変遅延量データＤ５参照）。

可変遅延回路２２ｄの遅延量が設定されると、調整用ドライバピンブロック２１から調整信号ＤＲが出力され、上述と同様の調整信号ＤＲを用いたパス／フェイルの判定が判定部２２で行われる。図２に示す例では、可変遅延回路２２ｄの遅延量を「ｍ／４」に設定し、判定判定ストロボ信号Ｂ２に対する判定ストロボ信号Ｂ３の遅延時間を図５中のｄ３にすると、判定信号Ｆ２が出力されるたびに、カウント値ＦＣがインクリメントされ、これにより、フェイルカウント一致信号ＦＭが「Ｌ」レベルから「Ｈ」レベルに変化している。

以下同様の処理が繰り返され、判定部２２に設けられた可変遅延回路２２ｄの遅延量の下限値及び上限値で規定される範囲が二分探索により半分ずつ狭められ、最終的な可変遅延回路２２ｄの遅延量が決定される。具体的には、入力される可変遅延量データＫ２と演算データＫ３との差が「１」になった場合に、可変遅延量演算回路１４ｄから遅延量データ保存部１５に収束点検出信号Ｅ１が出力され（図５中の収束点検出信号Ｅ１参照）、Ｄフリップフリップ１５ａにおいて書き込み信号Ｗ３が生成される。そして、選択回路１４ｅから出力される可変遅延量データＤ５が書き込み信号Ｗ３が入力されるタイミングでフェイル一致レジスタ１５ｂに記憶され（図５中の書き込み信号Ｗ３及びフェイル一致レジスタ１５ｂ参照）、これにより最終的な可変遅延回路２２ｄの遅延量が決定される。

以上説明した通り、本実施形態の半導体試験装置２においては、可変遅延量データ発生部１４が、カウント検出部１３から出力されるフェイルカウント一致信号ＦＭに基づいて二分探索により判定部２２に設けられた可変遅延回路２２ｄの遅延量を決定している。このため、最小遅延量が「０」であって最大遅延量が「ｍ」である場合には、可変遅延回路２２ｄの遅延量を変更する回数をｌｏｇ_２ｍ回に減らすことが可能になり、コンパレータスキュー調整に要する時間を大幅に短縮することができる。

以上、本発明の実施形態による半導体試験装置及びその調整方法について説明したが、本発明は上述した実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ドライバピンブロック１１と調整用判定部１２とを備える半導体試験装置１と、調整用ドライバピンブロック２１と判定部２２とを備える半導体試験装置２について説明した。しかしながら、ドライバピンブロック１１、調整用判定部１２、調整用ドライバピンブロック２１、及び判定部２２を全て半導体試験装置に設ける構成であってもよい。或いは、調整用ドライバピンブロックを省略した構成にして、ドライバスキューの調整を終えたドライバピンブロック１１を調整用ドライバとして用いても良い。更に、ドライバピンブロック１１と判定部２２とを備える場合には、可変遅延量データ発生部１４から出力される可変遅延量データを、ドライバピンブロック１１のドライバスキューを調整するとともに判定部２２のコンパレータスキューを調整するために用る構成としても良い。

また、上記実施形態では、半導体試験装置がメモリテスタである場合を例に挙げて説明したが、本発明は半導体論理回路を試験するロジックテスタや、ＬＣＤ（Liquid Crystal Display：液晶表示ディスプレイ）の駆動ドライバ等の半導体デバイスの試験に用いられる半導体試験装置にも適用することができる。

本発明の第１実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の第１実施形態における半導体試験装置の調整方法を説明するためのタイミングチャートである。 最小データレジスタ１４ｂに設定される可変遅延量データの変遷の一例を示す図である。 本発明の第２実施形態による半導体試験装置の要部構成を示すブロック図である。 本発明の第２実施形態における半導体試験装置の調整方法を説明するためのタイミングチャートである。

符号の説明

１，２ 半導体試験装置
１１ ドライバピンブロック
１１ａ ドライバ信号発生回路
１１ｂ 可変遅延回路
１１ｃ 駆動回路
１２ 調整用判定部
１４ 可変遅延量データ発生部
１４ｂ 最小データレジスタ
１４ｃ 最大データレジスタ
１４ｄ 可変遅延量演算回路
２１ 調整用ドライバピンブロック
２２ 判定部

Claims (7)

1. 被試験デバイスに印加する試験信号を所定の時間範囲内における所定時間だけ遅延させて出力する駆動部を備える半導体試験装置において、
   前記駆動部から出力される試験信号を受信して所定の基準タイミングでパス／フェイルを判定する調整用判定部と、
   前記調整用判定部の判定結果に基づいて、前記所定の時間範囲内における前記試験信号の遅延時間を二分探索により決定する遅延時間決定部と
   を備えることを特徴とする半導体試験装置。
2. 前記遅延時間決定部は、
   前記所定の時間範囲内における最短時間を記憶する第１記憶部と、
   前記所定の時間範囲内における最長時間を記憶する第２記憶部と、
   前記第１，第２記憶部に記憶された時間の中間時点を演算する演算部とを備えており、
   前記調整用判定部の判定結果に基づいて、前記第１記憶部又は前記第２記憶部の記憶内容を前記演算部の演算結果に更新することを特徴とする請求項１記載の半導体試験装置。
3. 前記駆動部は、
   前記被試験デバイスの試験に用いるドライバ信号を発生する信号発生回路と、
   前記ドライバ信号を前記所定の時間範囲内で遅延させる可変遅延回路と、
   前記可変遅延回路を介した前記ドライバ信号を前記試験信号として前記被試験デバイスに印加する駆動回路と
   を備えることを特徴とする請求項１又は請求項２記載の半導体試験装置。
4. 被試験デバイスから出力される信号を受信して所定の時間範囲内における所定のタイミングでパス／フェイルを判定する判定部を備える半導体試験装置において、
   前記判定部に入力させる信号を所定の基準タイミングで出力する調整用駆動部と、
   前記判定部の判定結果に基づいて、前記所定の時間範囲内において前記パス／フェイルを判定するタイミングを二分探索により決定する遅延時間決定部と
   を備えることを特徴とする半導体試験装置。
5. 前記遅延時間決定部は、
   前記所定の時間範囲内における最短時間を記憶する第１記憶部と、
   前記所定の時間範囲内における最長時間を記憶する第２記憶部と、
   前記第１，第２記憶部に記憶された時間の中間時点を演算する演算部とを備えており、
   前記判定部の判定結果に基づいて、前記第１記憶部又は前記第２記憶部の記憶内容を前記演算部の演算結果に更新することを特徴とする請求項４記載の半導体試験装置。
6. 被試験デバイスに印加する試験信号を所定の時間範囲内における所定時間だけ遅延させて出力する駆動部を備える半導体試験装置の調整方法であって、
   前記駆動部から出力される前記試験信号を受信して所定の基準タイミングでパス／フェイルを判定する判定ステップと、
   前記判定ステップの判定結果に基づいて、前記所定の時間範囲内における前記試験信号の遅延時間を二分探索により決定する遅延時間決定ステップと
   を含むことを特徴とする半導体試験装置の調整方法。
7. 被試験デバイスから出力される信号を受信して所定の時間範囲内における所定のタイミングでパス／フェイルを判定する判定部を備える半導体試験装置の調整方法であって、
   前記判定部に入力させる信号を所定の基準タイミングで出力する信号出力ステップと、
   前記判定部の判定結果に基づいて、前記所定の時間範囲内において前記パス／フェイルを判定するタイミングを二分探索により決定する遅延時間決定ステップと
   を含むことを特徴とする半導体試験装置の調整方法。

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