JP2009049585A - 差動増幅回路、ミキサ回路および受信装置 - Google Patents

Abstract

【課題】小面積、低消費電流且つ安定動作可能な差動増幅回路を提供する。
【解決手段】この差動増幅回路１は、トランジスタＭＮ１，ＭＮ２のゲートの間に直列接続された抵抗ＲＢ３，ＲＢ４と、トランジスタＭＰ１，ＭＰ２のゲートの間に直列接続された抵抗ＲＢ１，ＲＢ２と、各トランジスタＭＰ１，ＭＮ１のゲートにコンデンサＣ１，Ｃ２を介して接続された入力端子ＲＦと、各トランジスタＭＰ２，ＭＮ２のゲートにコンデンサＣ３，Ｃ４を介して接続された入力端子ＲＦＢと、各トランジスタＭＰ１，ＭＮ１のドレイン間に接続された出力端子ＲＢＯＵＴＢと、トランジスタＭＰ２，ＭＮ２のドレイン間に接続された出力端子ＲＢＯＵＴと、各出力端子ＲＢＯＵＴＢ，ＲＢＯＵＴの間に直列接続され、それらの中間点が抵抗ＲＢ３，ＲＢ４の中間点に接続された抵抗ＲＣＭ５，ＲＣＭ６とを備える。
【選択図】図４

Description

本発明は、携帯電話機等の無線通信装置への搭載に適した差動増幅回路、ミキサ回路および受信装置に関する。

移動体通信機等に搭載される受信装置では、半導体上に集積されたミキサ回路が用いられる。このミキサ回路は、入力した無線周波数（ＲＦ）信号と局部発信（ＬＯ）信号とを乗算して、ＲＦ信号を中間周波数（ＩＦ）信号に変換する働きをしている。近年では、プロセスの微細化が進むに連れて低電圧化やフリッカ雑音の悪化が進んだため、それらの対策して、ミキサ回路にはパッシブ型ミキサ回路が用いられている。

従来のパッシブ型ミキサ回路１００は、例えば図１の様に、差動増幅回路１０１，１０２とスイッチング回路１０３とを備えている。場合によっては、差動増幅回路１０１とスイッチング回路１０３は、容量結合部１０４を介して互いに容量結合される場合がある（非特許文献１）。

このパッシブ型ミキサ回路１００の動作を説明すると、入力端子ＲＦ，ＲＦＢに差動ＲＦ信号が入力されると、その差動ＲＦ信号は、差動増幅回路１０１で増幅されて容量結合部１０４を介してスイッチング回路１０３に入力され、スイッチング回路１０３で、入力端子ＬＯ，ＬＯＢに入力されたＬＯ信号と乗算されてＩＦ信号に変換されて差動増幅回路１０２に出力され、差動増幅回路１０２で更に増幅されて出力端子ＩＦ，ＩＦＢから出力される。この様にして差動ＲＦ信号がＩＦ信号に変換される。

通常、ＭＯＳトランジスタで構成されたミキサ回路の低周波雑音特性は、スイッチング回路１０３内のＭＯＳトランジスタから発生するフリッカ雑音が支配的である。このミキサ回路１００では、容量結合部１０４によって差動増幅回路１０１からスイッチング回路１０３に流入するＤＣ電流を遮断することで、スイッチング回路１０３内のＭＯＳトランジスタから発生するフリッカ雑音を低減している。

上記の非特許文献１の差動増幅回路１０１は、その出力を安定化させるための同相帰還回路を備えていないが、その様な同相帰還回路を備えた差動増幅回路１０１として、例えば特許文献１に記載されたものが知られている。

この特許文献１に記載された差動増幅回路１０１は、図２の様に、電流調節可能な電流源３と、出力端子１０，１１の同相電位を検知するセンサ回路５と、出力端子１０，１１の同相電位が目標値に近づく様に電流源３を制御する目標値制御回路２とを備えている。センサ回路５および目標値制御回路２により同相帰還回路が構成されている。センサ回路５は、出力端子１０，１１間に直列接続された抵抗Ｒ３，Ｒ４により構成されている。抵抗Ｒ３，Ｒ４の中間点５１は、目標値制御回路２のフィードバック入力部２４に接続されている。目標値制御回路２は、センサ回路５の中間点５１の電圧（出力電圧）が入力されるフィードバック入力部２４と、目標値が入力される基準入力部２３と、前記目標値とセンサ回路５の前記出力電圧とを比較して、出力端子１０，１１の同相電位が前記目標値に近づく様に電流源３を制御する制御出力部２１とを備える。

この差動増幅回路１０１の同相帰還回路の動作を説明すると、出力端子１０，１１の同相電位が目標値より高くなると、その事がセンサ回路５の出力電圧に基づき目標値制御回路２により検知され、その目標値制御回路２により、電流源３の出力電流が小さくなる様に電流源３が制御される。これにより、出力端子１０，１１の同相出力電圧が低下されて目標値に近づく様に制御される。他方、出力端子１０，１１の同相電位が目標値より低くなると、その事がセンサ回路５の出力電圧に基づき目標値制御回路２により検知され、その目標値制御回路２により、電流源３の出力電流が大きくなる様に電流源３が制御される。これにより、出力端子１０，１１の同相出力電圧が上昇されて目標値に近づく様に制御される。この様な同相帰還回路の動作により、差動増幅回路１０１の出力（即ち出力端子１０，１１の出力）が目標値に制御されて安定化される様になっている。

図３は、パッシブ型ミキサ回路の搭載例として、複数のパッシブ型ミキサ回路を搭載するマルチモード対応ダイレクトコンバージョン方式の受信装置の一例を示したものである。この様な複数の通信規格・通信周波数帯を受信可能な受信装置２００では、通信周波数帯に応じて複数（図３では２つ）のＲＦフロントエンド２００ａ，２００ｂを備えている。各ＲＦフロントエンド２００ａ，２００ｂは、低雑音増幅回路ＬＮＡと、Ｉチャネル用およびＱチャネル用の２つのパッシブ型ミキサ回路１００Ｉ，１００Ｑとを備える。尚、各ＲＦフロントエンド２００ａ，２００ｂの出力の希望周波数信号は低い周波数であるため、各ＲＦフロントエンド部２００ａ，２００ｂの後段のブロック（ＶＧＡ／ＢＰＦブロック、ＡＤＣブロック）は共通化されている。

受信装置２００が複数のＲＦフロントエンド２００ａ，２００ｂを備える理由は、広帯域で低ＮＦ・高ゲインとなる低雑音増幅回路の設計が困難であるからであり、また低雑音増幅回路は通信周波数帯域に応じてＮＦ・ゲインがチューニングされるからである。

"An 800MHz to 5GHz Software-Defined Radio Receiver in 90nm CMOS", R. Bagheri他, ISSCC Dig. Tech. Papers, pp.480 特開２００７−６４６３号公報

従来のパッシブ型ミキサ回路には、下記の２つの問題点がある。

第１の問題点は、パッシブ型ミキサ回路を正常動作させるためには、動作補償電流と、比較的大きな配置面積とが必要であるという点である。即ち、差動増幅回路１０１の同相出力電圧を安定化させるためには、上述の様に同相帰還回路が必要である。この同相帰還回路は、上述の様にセンサ回路５および目標値制御回路２から構成されるため、特に目標値制御回路２は、トランジスタを用いて構成されるため、トランジスタ駆動電流（動作保証電流）と比較的大きな配置面積とを必要とし、低電力化および小面積化が必要な携帯端末機の用途では大きな問題点となる。

第２の問題点は、マルチモード対応時の配置面積が増加するという点である。上述の様に、マルチモード対応ダイレクトコンバージョン方式の受信装置２００では、ＲＦフロントエンド２００ａ，２００ｂは、周波数帯域に応じて複数必要である。そのため、パッシブ型ミキサ回路１００Ｉ，１００Ｑも複数必要である。パッシブ型ミキサ回路１００Ｉ，１００Ｑの低周波雑音特性は、差動増幅回路１０２内のトランジスタから発生するフリッカ雑音が支配的である。そのため、差動増幅回路１０２内のトランジスタには、フリッカ雑音を抑制するために非常に大きな面積のトランジスタが用いられる。パッシブ型ミキサ回路１００Ｉ，１００Ｑを複数備えることは面積の大幅な増加を意味し、小面積化が必要な携帯端末機の用途では大きな問題点となる。

本発明は、以上の問題点を踏まえて考案されたものであり、小面積化、低電力化且つ安定動作可能な差動増幅回路、ミキサ回路および受信装置を提供することを目的とする。

上記課題を解決する為に、本発明の差動増幅回路の第１の形態は、記第１の高電位源と第１の低電位源の間にそれらの主電極間が直列接続された上流側の第１の第１導電型トランジスタおよび下流側の第１の第２導電型トランジスタと、前記第１の高電位源と前記第１の低電位源の間にそれらの主電極間が直列接続された上流側の第２の第１導電型トランジスタおよび下流側の第２の第２導電型トランジスタと、前記第１および第２の第２導電型トランジスタの制御電極の間に直列接続された第１および第２の抵抗と、前記第１および第２の第１導電型トランジスタの制御電極の間に直列接続された第３および第４の抵抗と、前記第１の第１導電型トランジスタの制御電極と前記第１の第２導電型トランジスタの制御電極とに対し、少なくともそれらの一方に対しては容量結合する様にして接続された第１の入力端子と、前記第２の第１導電型トランジスタの制御電極と前記第２の第２導電型トランジスタの制御電極とに対し、少なくともそれらの一方に対しては容量結合する様にして接続された第２の入力端子と、前記第１の第１導電型トランジスタの下流側主電極と前記第１の第２導電型トランジスタの上流側主電極との間に接続された第１の出力端子と、前記第２の第１導電型トランジスタの下流側主電極と前記第２の第２導電型トランジスタの上流側主電極との間に接続された第２の出力端子と、前記第１および第２の出力端子の間に直列接続されると共に、それらの中間点が前記第１および第２の抵抗の中間点および前記第３および第４の抵抗の中間点のうちの一方の中間点に接続された第５および第６の抵抗と、前記第１および第２の抵抗の中間点および前記第３および第４の抵抗の中間点のうちの他方の中間点に接続されたバイアス電圧入力端子と、を備えるものである。

本発明の差動増幅回路の第１の形態によれば、同相帰還回路が第３〜第６の抵抗により構成されるので、即ち従来の同相帰還回路（目標値制御回路２およびセンサ回路５）の様にトランジスタを用いないので、トランジスタ駆動電流（動作保証電流）と比較的大きな配置面積とを必要とせず、低電力化および小面積化を図れる。

また第１の入力端子（第２の入力端子）からのＲＦ信号が第１の第２導電型トランジスタ（第２の第２導電型トランジスタ）と第１の第１導電型トランジスタ（第２の第１導電型トランジスタ）の両方の制御電極に入力されるプッシュプル増幅回路の構成を取るので、更に低電力化を図れる。

実施の形態１．
この実施の形態に係る差動増幅回路１は、図４の様に、電源（高電位源）Ｂと、接地点（低電位源）Ａとを備えており、それらの間に、ＰＭＯＳトランジスタＭＰ１（第１の第１導電型トランジスタ）およびＮＭＯＳトランジスタＭＮ１（第１の第２導電型トランジスタ）が、それぞれ上流側および下流側に配置されてそれらの主電極間が直列接続されて接続されると共に、それらに並列接続する様にして、ＰＭＯＳトランジスタＭＰ２（第２の第１導電型トランジスタ）およびＮＭＯＳトランジスタＭＮ２（第２の第２導電型トランジスタ）が、それぞれ上流側および下流側に配置されてそれらの主電極間が直列接続されて接続されている。

各トランジスタＭＮ１，ＭＮ２のゲート電極（制御電極）間には、互いに同じ抵抗値の抵抗ＲＢ１，ＲＢ２（第１の抵抗、第２の抵抗）が直列接続されている。また各トランジスタＭＰ１，ＭＰ２のゲート電極間には、互いに同じ抵抗値の抵抗ＲＢ３，ＲＢ４（第３の抵抗、第４の抵抗）が直列接続されている。

また入力端子ＲＦ，ＲＦＢ（第１の入力端子，第２の入力端子）が備えられており、入力端子ＲＦは、コンデンサＣ１を介した容量結合でＰＭＯＳトランジスタＭＰ１のゲート電極に接続されると共にコンデンサＣ２を介した容量結合でＮＭＯＳトランジスタＭＮ１のゲート電極に接続されている。また入力端子ＲＦＢは、コンデンサＣ３を介した容量結合でＮＭＯＳトランジスタＭＮ２のゲート電極に接続されると共にコンデンサＣ４を介した容量結合でＰＭＯＳトランジスタＭＰ１のゲート電極に接続されている。

またＰＭＯＳトランジスタＭＰ１のドレイン電極（下流側主電極）とＮＭＯＳトランジスタＭＮ１のドレイン電極（上流側主電極）との中間点には、出力端子ＲＦＯＵＴＢ（第１の出力端子）が接続されている。ＰＭＯＳトランジスタＭＰ２のドレイン電極（下流側主電極）とＮＭＯＳトランジスタＭＮ２のドレイン電極（上流側主電極）との中間点には、出力端子ＲＦＯＵＴ（第２の出力端子）が接続されている。

また各出力端子ＲＦＯＵＴ，ＲＦＯＵＴＢの間には、互いに同じ抵抗値の抵抗ＲＣＭ５，ＲＣＭ６（第５の抵抗，第６の抵抗）が直列接続され、それら抵抗ＲＣＭ５，ＲＣＭ６の中間点が抵抗ＲＢ３，ＲＢ４の中間点に接続されている。

またＤＣバイアス電圧入力用の入力端子ＶＮ１（バイアス電圧入力端子）が、抵抗ＲＢ１，ＲＢ２の中間点に接続されている。この入力端子ＶＮ１に一定のＤＣバイアス電圧が入力されることで、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース・ドレイン間電流が所定電流Ｉ_SD,CMに固定され、この固定によりＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース・ドレイン間電流が同じ所定電流Ｉ_SD,CMに固定される様になっている。

この差動増幅回路１では、コンデンサＣ１〜Ｃ４により容量結合部３が構成されており、この容量結合部３を介して入力端子ＲＦ，ＲＦＢがトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２の制御電極に接続されることで、プッシュプル増幅回路の構成が取られている。またこの差動増幅回路１では、抵抗ＲＣＭ５，ＲＣＭ６により、出力端子ＲＦＯＵＴ，ＲＦＯＵＴＢの同相出力電圧を検出する同相電圧検出回路５が構成されており、同相電圧検出回路５および抵抗ＲＢ３，ＲＢ４により、出力端子ＲＦＯＵＴ，ＲＦＯＵＴＢの同相出力電圧をＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電極に帰還させる同相帰還回路７が構成されている。

尚、入力信号に対する出力信号の線形性を高めるために、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース電極（下流側主電極）は、抵抗またはインダクタを介して接地点Ａに接続されてもよく、またＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース電極（上流側主電極）は、抵抗もしくはインダクタを介して電源Ｂに接続されてもよい。またＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース電極（下流側主電極）を共有化し、その共通化したソース電極と接地点Ａとの間に電流源または抵抗を接続することで、完全差動増幅回路の構成を取ってもよい。

差動増幅回路１のレイアウトは下記の様に設計される。即ち各トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２は、プロセス時の素子特性のばらつきを抑制するために、ＮＭＯＳトランジスタＭＮ１とＭＮ２とが左右対称の関係となり、またＰＭＯＳトランジスタＭＰ１とＭＰ２とが左右対称の関係となるように、チップ上の同一箇所に配置される。また配線寄生容量を抑制するために、ＮＭＯＳトランジスタＭＮ１とＭＮ２は、それらの間隔ができるだけ短くなる様に配置され、ＰＭＯＳトランジスタＭＰ１とＭＰ２は、それらの間隔ができるだけ近くなる様に配置される。また抵抗ＲＢ１，ＲＢ２はそれぞれ、ＮＭＯＳトランジスタＭＮ１，ＭＮ２の近くに配置され、抵抗ＲＣＭ５，ＲＣＭ６，ＲＢ３，ＲＢ４はそれぞれ、ＰＭＯＳトランジスタＭＰ１，ＭＰ２の近くに配置される。

またコンデンサＣ１〜Ｃ４は、ＭＩＭ容量等の基板に対する寄生容量ができるだけ小さい素子で構成されることが望ましい。

また抵抗ＲＢ１，ＲＢ２，ＲＢ３，ＲＢ４，ＲＣＭ５，ＲＣＭ６は、できるだけ素子ばらつきが少なく、高精度で、寄生容量が小さい抵抗であることが望ましい。その様な抵抗として例えばポリシリコン抵抗が使用可能である。

次にこの差動増幅回路１の動作を説明する。

各入力端子ＲＦ（ＦＲＢ）に入力された差動または同相のＲＦ信号は、差動増幅回路１で増幅されて、出力端子ＲＦＯＵＴＢ（ＲＦＯＵＴ）から出力される。その際、その出力信号が同相信号の場合（即ち入力ＲＦ信号が同相信号の場合）は、その出力信号は、同相帰還回路７によりＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電極に帰還されることで、目標値Ｖ_CMに収束する様に制御される。

尚、目標値Ｖ_CMは、電源Ｂの電圧Ｖ_DDからＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース・ドレイン間電圧Ｖ_SD,CMだけ下がった電位（即ちＶ_CM＝Ｖ_DD＋Ｖ_SD,CM）である。また電圧Ｖ_SD,CMは、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース・ドレイン間電流がＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース・ドレイン間電流Ｉ_SD,CMと同じになるときのＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース・ドレイン間電圧である。

より詳細には、各入力端子ＲＦ（ＦＲＢ）に入力されたＲＦ信号は、トランジスタＭＰ１とＭＮ１（ＭＰ２とＭＮ２）のゲート電極に入力される。その際、ＮＭＯＳトランジスタＭＮ１（ＭＮ２）では、そのゲート電極に、入力端子ＲＦ（ＲＦＢ）からのＲＦ信号と入力端子ＶＮ１からのＤＣバイアス電圧との加算電圧が入力され、そのソース・ドレイン間電流がその加算電圧に応じた所定電流Ｉ_SD,CMに固定され、この固定によりＰＭＯＳトランジスタＭＰ１（ＭＰ２）のソース・ドレイン間電流も同じ所定電流Ｉ_SD,CMに固定される。

そしてこれに併行して、ＰＭＯＳトランジスタＭＰ１（ＭＰ２）では、そのゲート電極に入力されるＲＦ信号の電位が上昇すると、そのゲート・ソース間電位差が減少して、そのソース・ドレイン間の導通抵抗が増大するが、そのソース・ドレイン間電流は、上記の様に所定電流Ｉ_SD,CMに固定されているので、その導通抵抗の増大によりそのソース・ドレイン間電位差が増大して、出力端子ＲＦＯＵＴＢ（ＲＦＯＵＴ）の出力信号の電位が低下する。逆にＰＭＯＳトランジスタＭＰ１（ＭＰ２）のゲート電極に入力されるＲＦ信号の電位が低下すると、出力端子ＲＦＯＵＴＢ（ＲＦＯＵＴ）の出力信号の電位は上昇する。この様に、この差動増幅回路１では、出力端子ＲＦＯＵＴＢ，ＲＦＯＵＴからは、入力端子ＲＦ，ＲＦＢに入力されたＲＦ信号が位相反転増幅されて出力される。

またこれに併行して、各出力端子ＲＦＯＵＴＢ，ＲＦＯＵＴの出力信号の電位は、抵抗ＲＣＭ５，ＲＣＭ６，ＲＢ３，ＲＢ４を介して互いに平均化されてＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電極に帰還入力されている。即ち実際には各ＰＭＯＳトランジスタＭＰ１，ＭＰ２ではそれぞれ、この帰還入力された出力信号の電位と、そのゲート電極に入力された入力端子ＲＦ，ＲＦＢからのＲＦ信号の電位との加算電位により、このゲート電位が制御されている。

そしてこの制御の下で、出力端子ＲＦＯＵＴＢ，ＲＦＯＵＴの出力信号の電位が目標値よりも高く（低く）なると、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電極への帰還入力される電位が上昇（低下）し、その分、そのゲート電位が上昇（低下）し、その結果、出力端子ＲＦＯＵＴＢ，ＲＦＯＵＴの出力信号の電位が低下（上昇）し、出力端子ＲＦＯＵＴＢ，ＲＦＯＵＴの出力信号の電位が目標値Ｖ_CMに近づけられ、最終的に目標値Ｖ_CMに収束される。この様に、この差動増幅回路１では、出力端子ＲＦＯＵＴＢ，ＲＦＯＵＴの出力信号の電位が抵抗ＲＣＭ５，ＲＣＭ６，ＲＢ３，ＲＢ４（即ち同相帰還回路７）を介してＰＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電極に帰還入力されることで、出力端子ＲＦＯＵＴＢ，ＲＦＯＵＴの出力信号の電位が目標値Ｖ_CMに収束する様に制御されている（出力安定化作用）。

尚、この出力安定化作用は、入力ＲＦ信号が同相信号の場合は有効に機能するが、入力ＲＦ信号が差動信号の場合は、各出力端子ＲＦＯＵＴＢ，ＲＦＯＵＴの出力信号も差動信号となり、抵抗ＲＣＭ５，ＲＣＭ６，ＲＢ３，ＲＢ４での平均化で相殺してゼロになるので、機能しない。

以上の様に構成された差動増幅回路１によれば、同相帰還回路７が抵抗ＲＣＭ５，ＲＣＭ６，ＲＢ３、ＲＢ４により構成されるので、即ち従来の同相帰還回路（特に図２の目標値制御回路２）の様にトランジスタを用いないので、トランジスタ駆動電流（動作保証電流）と、比較的大きな配置面積とを必要とせず、低電力化および小面積化を図れる。

また入力端子ＲＦ（ＲＦＢ）からのＲＦ信号が各トランジスタＭＰ１，ＭＮ１（ＭＰ２，ＮＭ２）の両方のゲート電極に入力されるプッシュプル増幅回路の構成を取るので、更に低電力化を図れる。

その際、入力端子ＲＦ（ＲＦＢ）は、各トランジスタＭＰ１，ＭＮ１（ＭＰ２，ＮＭ２）のゲート電極にそれぞれコンデンサＣ１，Ｃ２（Ｃ３，Ｃ４）を介して容量結合で接続されるので、各トランジスタＭＰ１，ＭＮ１（ＭＰ２，ＮＭ２）のゲート電位が同電位になる事を防止できる。

尚、この実施の形態では、入力端子ＲＦ（ＲＦＢ）をトランジスタＭＰ１，ＭＮ１（ＭＰ１，ＭＮ１）の双方のゲート電極に対してコンデンサＣ１，Ｃ２（Ｃ３，Ｃ４）を介して容量結合したが、これは、入力端子ＲＦ（ＲＦＢ）に電源Ｂの電圧Ｖ_DDよりも高い電圧のＲＦ信号が入力される可能性がある事を想定しているからである。従って、入力端子ＲＦ（ＲＦＢ）に電源Ｂの電圧Ｖ_DDよりも高い電圧のＲＦ信号が入力される可能性が無ければ、入力端子ＲＦ（ＲＦＢ）を、トランジスタＭＰ１，ＭＮ１（ＭＰ２，ＭＮ２）の何れかの一方のゲート電極に対してだけコンデンサを介して容量結合で接続し、他方のゲート電極に対しては直流結合で接続しても構わない。

また最先端プロセスのトランジスタはオフリーク電流が多いため、この実施の形態において、ＰＭＯＳトランジスタＭＮ１，ＭＮ２のソース電極の中間点Ｎ２と接地点Ａとの間またはＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース電極の中間点Ｎ１と電源Ｂとの間に、制御信号でオンオフ切換可能なスイッチ素子を設け、そのスイッチ素子を制御信号によりオフ制御することで、差動増幅回路１の機能のオフ時のリーク電流を抑制する様にしても構わない。

またこの実施の形態において、入力端子ＶＮ１とその入力端子ＶＮ１にＤＣバイアス電圧を供給する電源（不図示）との間に、制御信号でオンオフ切換可能なスイッチ素子を設け、そのスイッチ素子を制御信号によりオフ制御することで、差動増幅回路１を使用しない場合は、差動増幅回路１の機能をオフにする様にしても構わない。

実施の形態２．
実施の形態１では、同相電圧検出回路５（従って同相帰還回路７）を、ＰＭＯＳトランジスタＭＰ１，ＭＰ２側に設ける場合で説明したが、ＮＭＯＳトランジスタＭＮ１，ＭＮ２側に設けても構わない。そうする場合は、抵抗ＲＣＭ５，ＲＣＭ６の中間点を、抵抗ＲＢ３，ＲＢ４の中間点に接続する代わりに抵抗ＲＢ１，ＲＢ２の中間点に接続し、入力端子ＶＮ１を、抵抗ＲＢ１，ＲＢ２の中間点に接続する代わりに抵抗ＲＢ３，ＲＢ４の中間点に接続すればよい。

そうした場合の動作を概略的に説明すると、実施の形態１では、ＮＭＯＳトランジスタＭＮ１，ＭＮ２が、ＰＭＯＳトランジスタＭＰ１，ＭＰ２のソース・ドレイン間電流を所定電流Ｉ_SD,CMに固定する働きをし、その働きの下で、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が、入力端子ＲＦ，ＲＦＢに入力されたＲＦ信号を増幅する働きをしたが、この実施の形態では、それらの働きが逆になり、ＰＭＯＳトランジスタＭＰ１，ＭＰ２が、ＮＭＯＳトランジスタＭＮ１，ＭＮ２のソース・ドレイン間電流を所定電流Ｉ_SD,CMに固定する働きをし、その働きの下で、ＮＭＯＳトランジスタＭＮ１，ＭＮ２が、入力端子ＲＦ，ＲＦＢに入力されたＲＦ信号を増幅する働きをする。即ち実施の形態１と比べて、ＰＭＯＳトランジスタＭＰ１，ＭＰ２とＮＭＯＳトランジスタＭＮ１，ＭＮ２の働きが逆になるだけで、同じ動作し、同じ効果を得る。

実施の形態３．
この実施の形態に係る差動増幅回路１Ｂは、図５の様に、実施の形態１に係る差動増幅回路１の後段に別の差動増幅回路１Ｃを接続したものである。差動増幅回路１の説明は、実施の形態１と同じなので省略する。

差動増幅回路１Ｃは、電源（第２の高電位源）Ｂ２と、接地点（第２の低電位源）Ａ２とを備えており、それらの間に、ＰＭＯＳトランジスタＭＰ３（第３の第１導電型トランジスタ）およびＮＭＯＳトランジスタＭＮ３（第３の第２導電型トランジスタ）が、それぞれ上流側および下流側に配置されてそれらの主電極間が互いに直列接続される様にして接続されると共に、それらに並列接続する様にして、ＰＭＯＳトランジスタＭＰ４（第４の第１導電型トランジスタ）およびＮＭＯＳトランジスタＭＮ４（第４の第２導電型トランジスタ）が、それぞれ上流側および下流側に配置されてそれらの主電極間が互いに直列接続されて接続されている。ここでは、電源Ｂ２は、例えば差動増幅回路の電源Ｂと同電位に設定されている。

また各トランジスタＭＮ３，ＭＮ４のゲート電極（制御電極）間には、互いに同じ抵抗値の抵抗ＲＢ７，ＲＢ８（第７の抵抗，第８の抵抗）が直列接続されている。

また入力端子ＲＦＢ２，ＲＦ２（第３の入力端子，第４の入力端子）が備えられており、入力端子ＲＦ２は、直流結合でＰＭＯＳトランジスタＭＰ４のゲート電極に接続されると共にコンデンサＣ６を介した容量結合でＮＭＯＳトランジスタＭＮ４のゲート電極に接続されている。また入力端子ＲＦＢ２は、直流結合でＰＭＯＳトランジスタＭＰ３のゲート電極に接続されると共にコンデンサＣ５を介した容量結合でＮＭＯＳトランジスタＭＮ３のゲート電極に接続されている。尚、コンデンサＣ５，Ｃ６としては、例えば同じ容量値を持つものが使用される。入力端子ＲＦ２（ＲＦＢ２）は、差動増幅回路１の出力端子ＲＦＯＵＴＢ（ＲＦＯＵＴ）と直流結合で接続されており、出力端子ＲＦＯＵＴＢ（ＲＦＯＵＴ）からの出力信号が入力される様になっている。

またＰＭＯＳトランジスタＭＰ３のドレイン電極（下流側主電極）とＮＭＯＳトランジスタＭＮ３のドレイン電極（上流側主電極）との中間点には、出力端子ＲＦＯＵＴ２（第３の出力端子）が接続されている。ＰＭＯＳトランジスタＭＰ４のドレイン電極（下流側主電極）とＮＭＯＳトランジスタＭＮ４のドレイン電極（上流側主電極）との中間点には、出力端子ＲＦＯＵＴＢ２（第４の出力端子）が接続されている。

また各出力端子ＲＦＯＵＴ２，ＲＦＯＵＴＢ２の間には、互いに同じ抵抗値の抵抗ＲＣＭ９，ＲＣＭ１０（第９の抵抗，第１０の抵抗）が直列接続され、それら抵抗ＲＣＭ９，ＲＣＭ１０の中間点が抵抗ＲＢ７，ＲＢ８の中間点に接続されている。

この差動増幅回路１Ｃでは、入力端子ＲＦＢ２（ＲＦ２）に入力されたＲＦ信号は、トランジスタＭＰ３，ＭＮ３（ＭＰ４，ＭＮ４）の双方のゲート電極に入力されるので、差動増幅回路１と同様にプッシュプル増幅回路の構成が取られている。また抵抗ＲＣＭ９，ＲＣＭ１０により、出力端子ＲＦＯＵＴ２，ＲＦＯＵＴＢ２の同相出力電圧を検出する同相電圧検出回路５Ｂが構成されており、同相電圧検出回路５Ｂおよび抵抗ＲＢ７，ＲＢ８により、出力端子ＲＦＯＵＴ２，ＲＦＯＵＴＢ２の同相出力電圧をＮＭＯＳトランジスタＭＮ３，ＭＮ４のゲート電極に帰還させる同相帰還回路が構成されている。

またこの差動増幅回路１Ｃでは、その入力端子ＲＦ２，ＲＦＢ２に差動増幅回路１の出力端子ＲＦＯＵＴ，ＲＦＯＵＴＢが直流結合で接続されることで、ＰＭＯＳトランジスタＭＰ３，ＭＰ４のゲート電極のバイアス電圧が確保されている。また出力端子ＲＦＯＵＴ２，ＲＦＯＵＴＢ２の出力電圧が同相帰還回路（即ち抵抗ＲＣＭ９，ＲＣＭ１０，ＲＢ７，ＲＢ８）によりＮＭＯＳトランジスタＭＮ３，ＭＮ４のゲート電極に帰還されることで、ＮＭＯＳトランジスタＭＮ３，ＭＮ４のゲート電極のバイアス電圧が確保されている。この様にしてこの差動増幅回路１Ｃでは、各トランジスタＭＰ３，ＭＰ４，ＭＮ３，ＭＮ４のバイアス電圧用電源を不要としている。

また差動増幅回路１のＰＭＯＳトランジスタＭＰ１のゲート・ソース間が抵抗ＲＢ３，ＲＣＭ５を介してダイオード接続されると共に、ＰＭＯＳトランジスタＭＰ１のドレイン電極が出力端子ＲＦＯＵＴＢおよび入力端子ＲＦ２を介してＰＭＯＳトランジスタＭＰ４のゲート電極に接続されるので、双方のＰＭＯＳトランジスタＭＰ１，ＭＰ４のゲート電位は互いに同電位となり、ＰＭＯＳトランジスタＭＰ１とＭＰ４とによりカレントミラーが構成されている。これによりＰＭＯＳトランジスタＭＰ４のソース・ドレイン間電流が、ＰＭＯＳトランジスタＭＰ１のソース・ドレイン間電流と同じ電流Ｉ_SD,CMに固定される様になっている。同様に、ＰＭＯＳトランジスタＭＰ２とＭＰ３とによりカレントミラーが構成されており、ＰＭＯＳトランジスタＭＰ３のソース・ドレイン間電流が、ＰＭＯＳトランジスタＭＰ２のソース・ドレイン間電流と同じ電流Ｉ_SD,CMに固定される様になっている。

即ちこの差動増幅回路１Ｃは、実施の形態２に係る差動増幅回路において、抵抗ＲＢ３，ＲＢ４、入力端子ＶＮ１およびコンデンサＣ１，Ｃ４とを省略したものに相当する。そしてこの省略の下で、図５の様に、その入力端子ＲＦ２（ＲＦＢ２）に差動増幅回路１の出力端子ＲＦＯＵＴＢ（ＲＦＯＵＴ）を接続する事で、そのＭＮＯＳトランジスタＭＰ３（ＭＰ４）と差動増幅回路１のＰＭＯＳトランジスタＭＰ１（ＭＰ２）とによりカレントミラーを構成し、このカレントミラーを用いることで、新たにＤＣバイアス電圧用電源を備えること無く、ＰＭＯＳトランジスタＭＰ３（ＭＰ４）のソース・ドレイン間電流を所定電流（ＰＭＯＳトランジスタＭＰ１（ＭＰ２）のソース・ドレイン間電流Ｉ_SD,CMと同じ電流）に固定している。従ってこの差動増幅回路１Ｃは、実施の形態２に係る差動増幅回路（従って実施の形態１に係る差動増幅回路１）と同じ動作をし、同じ効果を奏するものとなっている。

次にこの差動増幅回路１Ｂの動作を概略的に説明する。

入力端子ＲＦ，ＲＦＢに入力されたＲＦ信号は、差動増幅回路１により増幅されて出力端子ＲＦＯＵＴＢ，ＲＦＯＵＴから出力される。そしてその出力信号は、そのまま差動増幅回路１Ｃの入力端子ＲＦＢ２，ＲＦ２に入力され、差動増幅回路１Ｃにより更に増幅されて出力端子ＲＦＯＵＴ２，ＲＦＯＵＴＢ２から出力される。その際、差動増幅回路１では、実施の形態１の場合と同様にして増幅が行われる。また差動増幅回路１Ｃでは、そのＰＭＯＳトランジスタＭＰ３（ＭＰ４）と差動増幅回路１のＰＭＯＳトランジスタＭＰ１（ＭＰ２）とにより構成されるカレントミラーにより、ＰＭＯＳトランジスタＭＰ３（ＭＰ４）のソース・ドレイン間電流が所定電流Ｉ_SD,CMに固定されており、この所定電流Ｉ_SD,CMを利用して実施の形態２の場合と同様にして増幅が行われる。

以上の様に構成された差動増幅回路１Ｂによれば、実施の形態１の差動増幅回路１の後段に差動増幅回路１と実質的に同じ差動増幅回路１Ｃが接続されるので、各々の差動増幅回路１，１Ｃにおいて差動増幅回路１の効果を奏しつつ、全体として実施の形態１の差動増幅回路１よりも高い増幅率の差動増幅回路を構成できる。

更に差動増幅回路１のＰＭＯＳトランジスタＭＰ１（ＭＰ２）と差動増幅回路１ＣのＰＭＯＳトランジスタＭＰ４（ＭＰ３）によりカレントミラーが構成されるので、差動増幅回路１ＣのＰＭＯＳトランジスタＭＰ４（ＭＰ３）のためのＤＣバイアス電圧用の電源を省略でき、より低電力化および小面積化を図れる。

尚、この実施の形態において、差動増幅回路１に実施の形態２の差動増幅回路を用いても構わない。その場合も同様の効果を得る。

またこの実施の形態では、差動増幅回路１Ｃがプッシュプル型の増幅回路の場合で説明したが、抵抗負荷型の差動増幅回路の場合でも構わない。

実施の形態４．
この実施の形態に係る差動増幅回路１Ｄは、図６の様に、実施の形態１に係る差分増幅回路１の出力端子ＲＦＯＵＴＢ２，ＲＦＯＵＴ２間に負荷回路Ｌを接続したものである。

負荷回路Ｌは、例えば図１２（ａ）〜（ｆ）の様に、インダクタ、コンデンサ、抵抗、バラクタ等のインピーダンス素子を直列接続および並列接続の組み合わせで接続して構成される。

より詳細には例えば、負荷回路Ｌは、特定周波数の共振特性を持つ様に構成された場合（例えばインダクタとコンデンサとの並列接続により構成された場合）は、出力端子ＲＦＯＵＴＢ２，ＲＦＯＵＴ２からの出力信号を当該周波数特性に一致する周波数帯域に制限するフィルタリング回路として機能する。これにより出力端子ＲＦＯＵＴＢ２，ＲＦＯＵＴ２からの出力信号の高調波歪みを抑制する事ができる様になる。また負荷回路Ｌを抵抗で構成した場合は、差動増幅回路１の出力インピーダンスを低減でき、これにより差動増幅回路１の出力信号の周波数帯域を拡げる事ができる。

尚、この実施の形態の差動増幅回路１Ｃの動作は、実施の形態１の差動増幅回路１と同様なので省略する。

以上の様に構成された差動増幅回路１Ｃによれば、負荷回路Ｌのインピーダンス特性を調整することで、出力端子ＲＦＯＵＴＢ２，ＲＦＯＵＴ２からの出力信号の周波数特性を調整する事ができる。

特に負荷回路Ｌがインダクタを含む場合は、本来の差動増幅回路と低雑音増幅回路（ＬＮＡ）との両方の機能を兼ね備える様になる。

実施の形態５．
この実施の形態に係るミキサ回路１０は、パッシブ型ミキサ回路であり、図１および図１１の様に、差動増幅回路１１と、スイッチング回路１２と、差動増幅回路１３とを備えている。この実施の形態では、更に差動増幅回路１１とスイッチング回路１２との間にそれらを容量結合する容量結合部１５を備えている。

差動増幅回路１１は、各入力端子ＲＦ，ＲＦＢに入力されたＲＦ信号を増幅し、その増幅信号をそれぞれ出力端子Ｔ８，Ｔ９から出力する。この差動増幅回路１１としては、実施の形態１〜４の何れかの差動増幅回路が使用される。

スイッチング回路１２は、その各入力端子Ｔ１，Ｔ２にそれぞれ差動増幅回路１１の各出力端子Ｔ８，Ｔ９がコンデンサＣ７，Ｃ８を介して接続されており、その各入力端子Ｔ１，Ｔ２に入力された差動増幅回路１１の出力信号と各入力端子ＬＯ，ＬＯＢに入力されたＬＯ信号とをミキシングし、そのミキシング信号を各出力端子Ｔ３，Ｔ４から出力する。尚、コンデンサＣ７，Ｃ８により容量結合部１５が構成されている。

このスイッチング回路１２は、例えば図１１の様に、４つのＮＭＯＳトランジスタＭＮ５〜ＭＮ８により構成される。ＮＭＯＳトランジスタＭＮ５のソース・ゲート間は、入力端子Ｔ１と出力端子Ｔ３との間に接続され、ＮＭＯＳトランジスタＭＮ６のソース・ゲート間は、入力端子Ｔ１と出力端子Ｔ４との間に接続され、ＮＭＯＳトランジスタＭＮ７のソース・ゲート間は、入力端子Ｔ２と出力端子Ｔ３との間に接続され、ＮＭＯＳトランジスタＭＮ８のソース・ゲート間は、入力端子Ｔ２と出力端子Ｔ４との間に接続されている。またＮＭＯＳトランジスタＭＮ６，ＭＮ７のゲート電極は互いに共通接続され、その中間点に入力端子ＬＯＢが接続されている。またＮＭＯＳトランジスタＭＮ５，ＭＮ８のゲート電極は互いに共通接続され、その中間点に入力端子ＬＯが接続されている。

この構成によりスイッチング回路１２では、出力端子Ｔ３，Ｔ４から、入力端子Ｔ１，Ｔ２に入力されたＲＦ信号と入力端子Ｔ３，Ｔ４に入力されたＬＯ信号とをミキシングした信号（即ちそれら２つの信号の積を含む信号）が出力される。

差動増幅回路１３は、その各入力端子Ｔ５，Ｔ６にそれぞれスイッチング回路１２の各出力端子Ｔ３，Ｔ４が接続されており、その各入力端子Ｔ５，Ｔ６に入力されたスイッチング回路１２の出力信号を増幅し、その増幅信号を各出力端子ＩＦＢ，ＩＦから出力する。

この差動増幅回路１３は、例えば、電源Ｂ３と、接地点Ａ３と、トランジスタＭＰ５，ＭＰ６，ＭＮ９，ＭＮ１０と、抵抗Ｒ１１〜Ｒ１４とを備えて構成される。ＰＭＯＳトランジスタＭＰ５は、そのソース電極が、抵抗Ｒ１１を介して電源Ｂ３に接続され、そのゲート電極が、ＰＭＯＳトランジスタＭＰ６のゲート電極に共通接続され、そのドレイン電極が、抵抗Ｒ１２を介して接地点Ａ３に接続されると共にＮＭＯＳトランジスタのソース・ドレイン間を介して接地点Ａ３に接続されて備えられている。同様に、ＰＭＯＳトランジスタＭＰ６は、そのソース電極が、抵抗Ｒ１３を介して電源Ｂ３に接続され、そのゲート電極が、ＰＭＯＳトランジスタＭＰ５のゲート電極に共通接続され、そのドレイン電極が、抵抗Ｒ１４を介して接地点Ａ３に接続されると共にＮＭＯＳトランジスタＭＮ１０のソース・ドレイン間を介して接地点Ａ３に接続されて備えられている。また抵抗Ｒ１１（Ｒ１３）とトランジスタＭＰ５（ＭＮ６）のソース電極との間には、入力端子Ｔ５（Ｔ６）が接続されていおり、またトランジスタＭＰ５（ＭＮ６）のドレイン電極と抵抗Ｒ１２（Ｒ１４）との間には、出力端子ＴＩＦＢ（ＩＦ）が接続されている。また各ＮＭＯＳトランジスタＭＮ９，ＭＮ１０のゲート電極は互いに共通接続され、その中間点に入力端子ＶＣＭＦＢが接続されており、この入力端子ＶＣＭＦＢに一定のＤＣバイアス電圧が入力されている。

この構成によりこの作動増幅回路１３では、入力端子Ｔ５（Ｔ６）にスイッチング回路１２から出力されるＩＦ信号が入力されると、そのＩＦ信号の電位に応じてＰＭＯＳトランジスタＭＰ５（ＭＰ６）のソース電位（従ってソース・ゲート間電位差）が昇降され、この昇降によりＰＭＯＳトランジスタＭＰ５（ＭＰ６）のソース・ドレイン間電流が増減され、この増減により抵抗Ｒ１２（Ｒ１４）に生じる電圧が増減し、その抵抗Ｒ２（Ｒ４）の上端の電位が、入力ＩＦ信号の増幅信号として出力端子ＩＦＢ（ＩＦ）から出力される。

次にこのミキサ回路１０の動作を概略的に説明すると、入力端子ＲＦ，ＲＦＢに入力されたＲＦ信号は、順に差動増幅回路１１で増幅され、スイッチング回路１２で入力端子ＬＯ，ＬＯＢに入力されたＬＯ信号とミキシングされ、差動増幅回路１３で更に増幅されて出力端子ＩＦＢ，ＩＦから出力される。

以上の様に構成されたミキサ回路１０によれば、差動増幅回路１１として実施の形態１〜４の何れかの差動増幅回路が使用されるので、実施の形態１〜４の何れかの効果を奏するミキサ回路を提供できる。

実施の形態６．
この実施の形態に係るミキサ回路１０Ｂは、複数（例えば２つ）の異なる周波数のＲＦ信号と複数（例えば２つ）の異なる周波数のＬＯ信号とを入力し、それらの積を含むＩＦ信号を出力するミキサ回路であり、複数の周波数帯域のＲＦ信号を受信するマルチモード対応ダイレクトコンバージョン方式の受信装置等に搭載可能なものである。

このミキサ回路１０Ｂは、図７の様に、複数（例えば２つ）のパッシブ型ミキサ回路ＰＭａ，ＰＭｂを備えている。ここでは、パッシブ型ミキサ回路ＰＭａは、低周波数帯域のＲＦ信号と低周波帯域のＬＯ信号とをミキシングしてその積を含むＩＦ信号を出力し、他方、パッシブ型ミキサ回路ＰＭｂは、高周波帯域のＲＦ信号と高周波帯域のＬＯ信号とをミキシングしてその積を含むＩＦ信号を出力する。

各パッシブ型ミキサ回路ＰＭａ（ＰＭｂ）はそれぞれ、第１の差動増幅回路１１ａ（１１ｂ）と、スイッチング回路１２ａ（１２ｂ）と、第２の差動増幅回路１３（１３）と、差動増幅回路１１ａ（１１ｂ）およびスイッチング回路１２ａ（１２ｂ）の一方または両方の電源をオンオフ制御するための電源制御端子Ｔ７ａ（Ｔ７ｂ）とを備えており、各パッシブ型ミキサ回路ＰＭａ，ＰＭｂの差動増幅回路１３は、互いに共通化されている。

各差動増幅回路１１ａ（１１ｂ）は、各入力端子ＲＦａ，ＲＦＢａ（ＲＦｂ，ＲＦＢｂ）に入力されたＲＦ信号を増幅し、その各増幅信号をそれぞれ出力端子Ｔ８ａ，Ｔ９ａ（Ｔ８ｂ，Ｔ９ｂ）から出力する。この差動増幅回路１１ａ，１１ｂとしては、実施の形態１〜４の何れかの差動増幅回路が使用される。

またスイッチング回路１２ａ（１２ｂ）は、その各入力端子Ｔ１ａ，Ｔ２ａ（Ｔ１ｂ，Ｔ２ｂ）にそれぞれ差動増幅回路１１ａ（１１ｂ）の各出力端子Ｔ８ａ，Ｔ９ａ（Ｔ８ｂ，Ｔ９ｂ）が接続されており、その各入力端子Ｔ１ａ，Ｔ２ａ（Ｔ１ｂ，Ｔ２ｂ）に入力された差動増幅回路１１ａ（１１ｂ）の出力信号と各入力端子ＬＯａ，ＬＯＢａに入力されたＬＯ信号とをミキシングし、そのミキシング信号を各出力端子Ｔ３ａ，Ｔ４ａ（Ｔ３ｂ，Ｔ４ｂ）から出力する。

また差動増幅回路１３は、その入力端子Ｔ５（Ｔ６）に各スイッチング回路１２ａ，１２ｂの出力端子Ｔ３ａ，Ｔ３ｂ（Ｔ４ａ，Ｔ４ｂ）が共通接続されており、その各入力端子Ｔ５，Ｔ６に入力されたスイッチング回路１２ａまたは１２ｂの出力信号を増幅し、その増幅信号を各出力端子ＩＦ，ＩＦＢから出力する。

次にこのミキサ回路１０Ｂの動作を説明する。入力端子ＲＦａ，ＲＦＢａ（ＲＦｂ，ＲＦＢｂ）に入力されるＲＦ信号を処理する場合は、電源制御端子Ｔ７ａ（Ｔ７ｂ）にオン制御信号を入力して差動増幅回路１１ａ（１１ｂ）およびスイッチング回路１２ａ（１２ｂ）の双方の電源をオン制御すると共に、電源制御端子Ｔ７ｂ（Ｔ７ａ）にオフ制御信号を入力して差動増幅回路１１ｂ（１１ａ）およびスイッチング回路１２ｂ（１２ａ）の双方または一方の電源をオフ制御する。これにより、入力端子ＲＦａ，ＲＦＢａ（ＲＦｂ，ＲＦＢｂ）に入力されたＲＦ信号は、順に差動増幅回路１１ａ（１１ｂ）で増幅され、スイッチング回路１２ａ（１２ｂ）で入力端子ＬＯａ，ＬＯＢａ（ＬＯｂ，ＬＯＢｂ）に入力されたＬＯ信号とミキシングされ、差動増幅回路１３で更に増幅されて出力端子ＩＦ，ＩＦＢからＩＦ信号として出力される。尚、ここでは、差動増幅回路１３の電源は常時オンとする。

以上の様に構成されたミキサ回路１０によれば、各パッシブ型ミキサ回路ＰＭａ，ＰＭｂの差動増幅回路１３が共通化されているので、低電力化および小面積化を図れる。一般に差動増幅回路１３では、それから発生するフリッカ雑音を低減するために非常に大きな面積のトランジスタが用いられるが、この差動増幅回路１３の共通化によりチップ面積を縮小できる。

また各パッシブ型ミキサ回路ＰＭａ，ＰＭｂはそれぞれ電源制御端子Ｔ７ａ，Ｔ７ｂを備えるので、一のパッシブ型ミキサ回路（例えばＰＭａ）の作動中は、他のパッシブ型ミキサ回路（例えばＰＭｂ）の差動増幅回路１１ｂおよびスイッチング回路１２ｂの一方または双方の電源をオフ制御でき、省電力化を図れる。

またパッシブ型ミキサ回路ＰＭａ，ＰＭｂの差動増幅回路１１ａ，１１ｂは、実施の形態１〜４の何れかの差動増幅回路であるので、更に小面積化および省電力化を図れる。

実施の形態７．
この実施の形態に係るミキサ回路１０Ｃは、実施の形態６において、更に各パッシブ型ミキサ回路ＰＭａ，ＰＭｂのスイッチング回路１２ａ，１２ｂも互いに共通化したものである。

即ち各パッシブ型ミキサ回路ＰＭａ（ＰＭｂ）はそれぞれ、図８の様に、第１の差動増幅回路１１ａ（１１ｂ）と、スイッチング回路１２（１２）と、第２の差動増幅回路１３（１３）と、差動増幅回路１１ａ（１１ｂ）の電源をオンオフ制御するための電源制御端子Ｔ７ａ（Ｔ７ｂ）とを備えている。各パッシブ型ミキサ回路ＰＭａ，ＰＭｂのスイッチング回路１２は、互いに共通化されており、各パッシブ型ミキサ回路ＰＭａ，ＰＭｂの差動増幅回路１３も互いに共通化されている。

各差動増幅回路１１ａ（１１ｂ）は、各入力端子ＲＦａ，ＲＦＢａ（ＲＦｂ，ＲＦＢｂ）に入力されたＲＦ信号を増幅し、その増幅信号を各出力端子Ｔ８ａ，Ｔ９ａ（Ｔ８ｂ，Ｔ９ｂ）から出力する。この差動増幅回路１１ａ，１１ｂとしては、実施の形態１〜４の何れかの差動増幅回路が使用される。

またスイッチング回路１２は、その入力端子Ｔ１（Ｔ２）に各差動増幅回路１１ａ，１１ｂの出力端子Ｔ８ａ，Ｔ８ｂ（Ｔ９ａ，Ｔ９ｂ）が共通接続されており、その各入力端子Ｔ１，Ｔ２に入力された差動増幅回路１１ａまたは１１ｂの出力信号と入力端子ＬＯ，ＬＯＢに入力されたＬＯ信号とをミキシングし、そのミキシング信号を各出力端子Ｔ３，Ｔ４から出力する。

また差動増幅回路１３は、その各入力端子Ｔ５，Ｔ６にそれぞれスイッチング回路１２の出力端子Ｔ３，Ｔ４が接続されており、その各入力端子Ｔ５，Ｔ６に入力されたスイッチング回路１２の出力信号を増幅し、その増幅信号を各出力端子ＩＦ，ＩＦＢから出力する。

次にこのミキサ回路１０Ｃの動作は、実施の形態６のミキサ回路１０Ｂと比べて、更に各パッシブ型ミキサ回路ＰＭａ，ＰＭｂのスイッチング回路１２が共通化される点を除いて、同じなので省略する。

以上の様に構成されたミキサ回路１０Ｃによれば、各パッシブ型ミキサ回路ＰＭａ，ＰＭｂの差動増幅回路１３が共通化されると共にスイッチング回路１２も共通化されるので、低電力化および小面積化を図れる。一般に差動増幅回路１３では、それから発生するフリッカ雑音を低減するために非常に大きな面積のトランジスタが用いられるが、この差動増幅回路１３の共通化によりチップ面積を縮小できる。また一般にスイッチング回路１３では、ＤＣ付近の信号を遮断するために容量結合を用いるため、比較的大きな面積を必要とするが、このスイッチング回路１２の共通化によりチップ面積を縮小できる。

また各パッシブ型ミキサ回路ＰＭａ，ＰＭｂはそれぞれ電源制御端子Ｔ７ａ，Ｔ７ｂを備えるので、一のパッシブ型ミキサ回路（例えばＰＭａ）の作動中は、他のパッシブ型ミキサ回路（例えばＰＭｂ）の差動増幅回路１１ｂの電源をオフ制御でき、省電力化を図れる。

またパッシブ型ミキサ回路ＰＭａ，ＰＭｂの差動増幅回路１１ａ，１１ｂは、実施の形態１〜４の何れかの差動増幅回路であるので、更に小面積化および省電力化を図れる。

尚、差動増幅回路１１ａの出力端子Ｔ８ａ（Ｔ９ａ）に付加された容量が他の差動増幅回路１１ｂの周波数特性に影響する場合は、差動増幅回路１１ａの出力端子Ｔ８ａ（Ｔ９ａ）の後段に、他の差動増幅回路１１ｂの出力端子Ｔ８ｂ（Ｔ９ｂ）との接続点Ｎ３（Ｎ４）に至るまでの間に、制御信号でオンオフ切換可能なスイッチ素子を接続し、そのスイッチ素子を制御信号によりオフ制御することで、差動増幅回路１１ａの出力端子Ｔ８ａ（Ｔ９ａ）に付加された容量が他の差動増幅回路１１ｂの周波数特性に影響することを防止しても構わない。同様に差動増幅回路１１ｂの出力端子Ｔ８ｂ（Ｔ９ｂ）に付加された容量が他の差動増幅回路１１ａの周波数特性に影響する場合は、差動増幅回路１１ｂの出力端子Ｔ８ｂ（Ｔ９ｂ）の後段に、他の差動増幅回路１１ａの出力端子Ｔ８ａ（Ｔ９ａ）との接続点Ｎ３（Ｎ４）に至るまでの間に、制御信号でオンオフ切換可能なスイッチ素子を接続し、そのスイッチ素子を制御信号によりオフ制御することで、差動増幅回路１１ｂの出力端子Ｔ８ｂ（Ｔ９ｂ）に付加された容量が他の差動増幅回路１１ａの周波数特性に影響することを防止しても構わない。

実施の形態８．
この実施の形態に係る受信装置２０は、例えば実施の形態６のミキサ回路１０Ｂを、入力ＲＦ信号をＩチャネルとＱチャネルとに分離してミキシングする様に変形して、複数の通信規格・通信周波数を受信可能なマルチモード対応ダイレクトコンバージョン方式の受信装置に搭載したものに相当する。

この受信装置２０は、図９の様に、それぞれ異なる周波数帯域のＲＦ信号を受信する複数（例えば２つ）のＲＦフロントエンド２１ａ，２１ｂを備えている。ここでは例えば、ＲＦフロントエンド２１ａは、低周波数帯域のＲＦ信号を受信し、他方、ＲＦフロントエンド２１ｂは、高周波数帯域のＲＦ信号を受信する。

各ＲＦフロントエンド２１ａ（２１ｂ）は、低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）と、Ｉチャネル用のパッシブ型ミキサ回路ＰＭａＩ（ＰＭｂＩ）と、Ｑチャネル用のパッシブ型ミキサ回路ＰＭａＱ（ＰＭｂＱ）とを備えている。

Ｉチャネル用のパッシブ型ミキサ回路ＰＭａＩ（ＰＭｂＩ）は、第１の差動増幅回路１１ａＩ（１１ｂＩ）と、スイッチング回路１２ａＩ（１２ｂＩ）と、第２の差動増幅回路１３Ｉ（１３Ｉ）とを備えており、各パッシブ型ミキサ回路ＰＭａＩ，ＰＭｂＩの第２の差動増幅回路１３Ｉは、互いに共通化されている。

Ｑチャネル用のパッシブ型ミキサ回路ＰＭａＱ（ＰＭｂＱ）は、第１の差動増幅回路１１ａＱ（１１ｂＱ）と、スイッチング回路１２ａＱ（１２ｂＱ）と、第２の差動増幅回路１３Ｑ（１３Ｑ）とを備えており、各パッシブ型ミキサ回路ＰＭａＱ，ＰＭｂＱの第２の差動増幅回路１３Ｑは、互いに共通化されている。

低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）は、各入力端子ＲＦａ，ＲＦＢａ（ＲＦｂ，ＲＦＢｂ）に入力されたＲＦ信号を低雑音増幅し、その増幅信号を各出力端子Ｔ１０ａ，Ｔ１１ａ（Ｔ１０ｂ，Ｔ１１ｂ）から出力するものである。

差動増幅回路１１ａＩ（１１ｂＩ）は、その各入力端子Ｔ１２ａＩ，Ｔ１３ａＩ（Ｔ１２ｂＩ，Ｔ１３ｂＩ）にそれぞれ低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）の出力端子Ｔ１０ａ，Ｔ１１ａ（Ｔ１０ｂ，Ｔ１１ｂ）が接続されており、その各入力端子Ｔ１２ａＩ，Ｔ１３ａＩ（Ｔ１２ｂＩ，Ｔ１３ｂＩ）に入力された低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）の出力信号を増幅し、その増幅信号をその各出力端子Ｔ８ａＩ，Ｔ９ａＩ（Ｔ８ｂＩ，Ｔ９ｂＩ）から出力する。

同様に差動増幅回路１１ａＱ（１１ｂＱ）は、その各入力端子Ｔ１２ａＱ，Ｔ１３ａＱ（Ｔ１２ｂＱ，Ｔ１３ｂＱ）にそれぞれ低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）の出力端子Ｔ１１ａ，Ｔ１０ａ（Ｔ１１ｂ，Ｔ１０ｂ）が接続されており、その各入力端子Ｔ１２ａＱ，Ｔ１３ａＱ（Ｔ１２ｂＱ，Ｔ１３ｂＱ）に入力された低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）の出力信号を増幅し、その増幅信号をその各出力端子Ｔ８ａＱ，Ｔ９ａＱ（Ｔ８ｂＱ，Ｔ９ｂＱ）から出力する。

これら各差動増幅回路１１ａＩ，１１ｂＩ，１１ａＱ，１１ｂＱとしては、例えば実施の形態１〜４の何れかの差動増幅回路が使用される。特に各差動増幅回路１１ａＩ，１１ａＱ（１１ｂＩ，１１ｂＱ）の双方に、例えば実施の形態４の差動増幅回路１Ｃにおいてその負荷回路Ｌにインダクタを含むものを使用した場合は、その場合の差動増幅回路１Ｃには更に低雑音増幅回路としての機能が付加されるので、低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）を省略しても構わない。

またスイッチング回路１２ａＩ（１２ｂＩ）は、その各入力端子Ｔ１ａＩ，Ｔ２ａＩ（Ｔ１ｂＩ，Ｔ２ｂＩ）にそれぞれ差動増幅回路１１ａＩ（１１ｂＩ）の各出力端子Ｔ８ａＩ，Ｔ９ａＩ（Ｔ８ｂＩ，Ｔ９ｂＩ）が接続されており、その各入力端子Ｔ１ａＩ，Ｔ２ａＩ（Ｔ１ｂＩ，Ｔ２ｂＩ）に入力された差動増幅回路１１ａＩ（１１ｂＩ）の出力信号と入力端子ＬＯａＩ，ＬＯＢａＩ（ＬＯｂＩ，ＬＯＢｂＩ）に入力されたＩチャネル用のＬＯ信号（例えばｓｉｎ波形信号）とをミキシングし、そのミキシング信号をその各出力端子Ｔ３ａＩ，Ｔ４ａＩ（Ｔ３ｂＩ，Ｔ４ｂＩ）から出力する。

同様にスイッチング回路１２ａＱ（１２ｂＱ）は、その各入力端子Ｔ１ａＱ，Ｔ２ａＱ（Ｔ１ｂＱ，Ｔ２ｂＱ）にそれぞれ差動増幅回路１１ａＱ（１１ｂＱ）の各出力端子Ｔ８ａＱ，Ｔ９ａＱ（Ｔ８ｂＱ，Ｔ９ｂＱ）が接続されており、その各入力端子Ｔ１ａＱ，Ｔ２ａＱ（Ｔ１ｂＱ，Ｔ２ｂＱ）に入力された差動増幅回路１１ａＱ（１１ｂＱ）の出力信号と入力端子ＬＯａＱ，ＬＯＢａＱ（ＬＯｂＱ，ＬＯＢｂＱ）に入力されたＱチャネル用のＬＯ信号（例えばｃｏｓ波形信号）とをミキシングし、そのミキシング信号をその各出力端子Ｔ３ａＱ，Ｔ４ａＱ（Ｔ３ｂＱ，Ｔ４ｂＱ）から出力する。

また差動増幅回路１３Ｉは、その入力端子Ｔ５Ｉ（Ｔ６Ｉ）に各スイッチング回路１２ａＩ，１２ｂＩの出力端子Ｔ３ａＩ，Ｔ３ｂＩ（Ｔ４ａＩ，Ｔ４ｂＩ）が共通接続されており、その各入力端子Ｔ５Ｉ，Ｔ６Ｉに入力されたスイッチング回路１２ａＩまたは１２ｂＩの出力信号を増幅し、その増幅信号をその各出力端子ＩＦＩ，ＩＦＢＩから出力する。

同様に差動増幅回路１３Ｑは、その入力端子Ｔ５Ｑ（Ｔ６Ｑ）に各スイッチング回路１２ａＱ，１２ｂＱの出力端子Ｔ３ａＱ，Ｔ３ｂＱ（Ｔ４ａＱ，Ｔ４ｂＱ）が共通接続されており、その各入力端子Ｔ５Ｑ，Ｔ６Ｑに入力されたスイッチング回路１２ａＱまたは１２ｂＱの出力信号を増幅し、その増幅信号をその各出力端子ＩＦＱ，ＩＦＢＱから出力する。

次にこの受信装置２０の動作を説明する。入力端子ＲＦａ，ＲＦＢａ（ＲＦｂ，ＲＦＢｂ）に入力されたＲＦ信号は、低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）で低雑音増幅された後、順に差動増幅回路１１ａＩ（１１ｂＩ）で増幅され、スイッチング回路１２ａＩ（１２ｂＩ）でＩチャネル用のＬＯ信号とミキシングされ、差動増幅回路１３Ｉ（１３Ｉ）で増幅されて出力端子ＩＦＩ，ＩＦＢＩ（ＩＦＩ，ＩＦＢＩ）からＩＦ信号として出力されると共に、これに併行して、順に差動増幅回路１１ａＱ（１１ｂＱ）で増幅され、スイッチング回路１２ａＱ（１２ｂＱ）でＱチャネル用のＬＯ信号とミキシングされ、差動増幅回路１３Ｑ（１３Ｑ）で増幅されて出力端子ＩＦＱ，ＩＦＢＱ（ＩＦＱ，ＩＦＢＱ）からＩＦ信号として出力される。

尚、実施の形態６の様に各パッシブ型ミキサ回路ＰＭａＩ，ＰＭａＱ，ＰＭｂＩ，ＰＭｂＱ毎にまたは各ＲＦフロントエンド２１ａ，２１ｂ毎に電源制御端子を設け、その電源制御端子からの制御信号により、入力端子ＲＦａ，ＲＦＢａ（ＲＦｂ，ＲＦＢｂ）に入力されたＲＦ信号を処理する際には、ＲＦフロントエンド２１ｂ（２１ａ）の各回路ＬＮＡｂ，１１ｂＩ，１１ｂＱ，１２ｂＩ，１２ｂＱ（ＬＮＡａ，１１ａＩ，１１ａＱ，１２ａＩ，１２ａＱ）の電源をオフ制御する様にしても構わない。

以上の様に構成された受信装置２０によれば、ミキサ回路をＩチャネル用とＱチャネル用とに分離構成してマルチモード対応ダイレクトコンバージョン方式の受信装置に搭載した場合においても、実施の形態６と同様の効果を得る。

実施の形態９．
この実施の形態に係る受信装置２０Ｂは、実施の形態８において、更に各パッシブ型ミキサ回路ＰＭａＩ，ＰＭｂＩのスイッチ回路１２ａＩ，１２ｂＩを互いに共通化すると共にスイッチ回路１２ａＱ，１２ｂＱを互いに共通化したものである。即ちこの受信装置２０Ｂは、例えば実施の形態７のミキサ回路１０Ｃを、入力ＲＦ信号をＩチャネルとＱチャネルとに分離してミキシングする様に変形して、複数の通信規格・通信周波数を受信可能なマルチモード対応ダイレクトコンバージョン方式の受信装置に搭載したものに相当する。以下、図１０に基づき、この実施の形態に係る受信装置２０Ｂについて説明する。

この受信装置２０Ｂの各ＲＦフロントエンド２１ａ（２１ｂ）は、低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）と、Ｉチャネル用のパッシブ型ミキサ回路ＰＭａＩ（ＰＭｂＩ）と、Ｑチャネル用のパッシブ型ミキサ回路ＰＭａＱ（ＰＭｂＱ）とを備えている。

Ｉチャネル用のパッシブ型ミキサ回路ＰＭａＩ（ＰＭｂＩ）は、第１の差動増幅回路１１ａＩ（１１ｂＩ）と、スイッチング回路１２Ｉ（１２Ｉ）と、第２の差動増幅回路１３Ｉ（１３Ｉ）とを備えている。各パッシブ型ミキサ回路ＰＭａＩ，ＰＭｂＩのスイッチング回路１２Ｉは互いに共通化されており、各パッシブ型ミキサ回路ＰＭａＩ，ＰＭｂＩの第２の差動増幅回路１３Ｉも互いに共通化されている。

Ｑチャネル用のパッシブ型ミキサ回路ＰＭａＱ（ＰＭｂＱ）は、第１の差動増幅回路１１ａＱ（１１ｂＱ）と、スイッチング回路１２Ｑ（１２Ｑ）と、第２の差動増幅回路１３Ｑ（１３Ｑ）とを備えている。各パッシブ型ミキサ回路ＰＭａＱ，ＰＭｂＱのスイッチング回路１２Ｑは互いに共通化されており、各パッシブ型ミキサ回路ＰＭａＱ，ＰＭｂＱの第２の差動増幅回路１３Ｑも互いに共通化されている。

また差動増幅回路１１ａＩ（１１ｂＩ）は、その各入力端子Ｔ１２ａＩ，Ｔ１３ａＩ（Ｔ１２ｂＩ，Ｔ１３ｂＩ）にそれぞれ低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）の出力端子Ｔ１０ａ，Ｔ１１ａ（Ｔ１０ｂ，Ｔ１１ｂ）が接続されており、その各入力端子Ｔ１２ａＩ，Ｔ１３ａＩ（Ｔ１２ｂＩ，Ｔ１３ｂＩ）に入力された低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）の出力信号を増幅し、その増幅信号をその各出力端子Ｔ８ａＩ，Ｔ９ａＩ（Ｔ８ｂＩ，Ｔ９ｂＩ）から出力する。

同様に差動増幅回路１１ａＱ（１１ｂＱ）は、その各入力端子Ｔ１２ａＱ，Ｔ１３ａＱ（Ｔ１２ｂＱ，Ｔ１３ｂＱ）にそれぞれ低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）の出力端子Ｔ１１ａ，Ｔ１０ａ（Ｔ１１ｂ，Ｔ１０ｂ）が接続されており、その各入力端子Ｔ１２ａＱ，Ｔ１３ａＱ（Ｔ１２ｂＱ，Ｔ１３ｂＱ）に入力された低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）の出力信号を増幅し、その各増幅信号をそれぞれその各出力端子Ｔ８ａＱ，Ｔ９ａＱ（Ｔ８ｂＱ，Ｔ９ｂＱ）から出力する。

これら各差動増幅回路１１ａＩ，１１ｂＩ，１１ａＱ，１１ｂＱとしては、例えば実施の形態１〜４の何れかの差動増幅回路が使用される。特に各差動増幅回路１１ａＩ，１１ａＱ（１１ｂＩ，１１ｂＱ）の双方に、例えば実施の形態４の差動増幅回路１Ｃにおいてその負荷回路Ｌにインダクタを含むものを使用した場合は、その場合の差動増幅回路１Ｃには更に低雑音増幅回路としての機能が付加されるので、低雑音増幅回路ＬＮＡａ（ＬＮＡｂ）を省略しても構わない。

またスイッチング回路１２Ｉは、その入力端子Ｔ１Ｉ（Ｔ２Ｉ）に各差動増幅回路１１ａＩ，１１ｂＩの出力端子Ｔ８ａＩ，Ｔ８ｂＩ（Ｔ９ａＩ，Ｔ９ｂＩ）が共通接続されており、その各入力端子Ｔ１Ｉ，Ｔ２Ｉに入力された差動増幅回路１１ａＩまたは１１ｂＩの出力信号と入力端子ＬＯＩ，ＬＯＢに入力されたＩチャネル用のＬＯ信号とをミキシングし、そのミキシング信号をその各出力端子Ｔ３Ｉ，Ｔ４Ｉから出力する。

同様にスイッチング回路１２Ｑは、その入力端子Ｔ１Ｑ（Ｔ２Ｑ）に各差動増幅回路１１ａＱ，１１ｂＱの出力端子Ｔ８ａＱ，Ｔ８ｂＱ（Ｔ９ａＱ，Ｔ９ｂＱ）が共通接続されており、その各入力端子Ｔ１Ｑ，Ｔ２Ｑに入力された差動増幅回路１１ａＱまたは１１ｂＱの出力信号と入力端子ＬＯＱ，ＬＯＢＱに入力されたＱチャネル用のＬＯ信号とをミキシングし、そのミキシング信号を各出力端子Ｔ３Ｑ，Ｔ４Ｑから出力する。

また差動増幅回路１３Ｉ（１３Ｑ）は、その各入力端子Ｔ５Ｉ，Ｔ６Ｉ（Ｔ５Ｑ，Ｔ６Ｑ）にそれぞれ各スイッチング回路１２Ｉ（１２Ｑ）の出力端子Ｔ３Ｉ，Ｔ４Ｉ（Ｔ３Ｑ，Ｔ４Ｑ）が接続されており、その各入力端子Ｔ５Ｉ，Ｔ６Ｉ（Ｔ５Ｑ，Ｔ６Ｑ）に入力されたスイッチング回路１２Ｉ（１２Ｑ）の出力信号を増幅し、その増幅信号をその各出力端子ＩＦＩ，ＩＦＢＩ（ＩＦＱ，ＩＦＢＱ）から出力する。

この受信装置２０Ｂの動作は、実施の形態８の受信装置２０と比べて、更にＩチャネル用の各パッシブ型ミキサ回路ＰＭａＩ，ＰＭｂＩのスイッチング回路１２Ｉが共通化されると共にＱチャネル用の各パッシブ型ミキサ回路ＰＭａＱ，ＰＭｂＱのスイッチング回路１２Ｑが共通化される点を除いて、同じなので省略する。

尚、実施の形態６の様に各パッシブ型ミキサ回路ＰＭａＩ，ＰＭａＱ，ＰＭｂＩ，ＰＭｂＱ毎にまたは各ＲＦフロントエンド２１ａ，２１ｂ毎に電源制御端子を設け、その電源制御端子からの制御信号により、入力端子ＲＦａ，ＲＦＢａ（ＲＦｂ，ＲＦＢｂ）に入力されたＲＦ信号を処理する際に、ＲＦフロントエンド２１ｂ（２１ａ）の各回路ＬＮＡｂ，１１ｂＩ，１１ｂＱ（ＬＮＡａ，１１ａＩ，１１ａＱ）の電源をオフ制御する様にしても構わない。

以上の様に構成された受信装置２０Ｂによれば、ミキサ回路をＩチャネル用とＱチャネル用とに分離構成してマルチモード対応ダイレクトコンバージョン方式の受信装置に搭載した場合においても、実施の形態７と同様の効果を得る。

実施の形態５に係るミキサ回路の構成図且つ従来のミキサ回路の構成図である。 従来のミキサ回路（特に差動増幅回路）の他の構成図である。 従来の、マルチモード対応ダイレクトコンバージョン方式の受信装置の構成図である。 実施の形態１に係る差動増幅回路の回路図である。 実施の形態３に係る差動増幅回路の回路図である。 実施の形態４に係る差動増幅回路の回路図である。 実施の形態６に係るミキサ回路の構成図である。 実施の形態７に係るミキサ回路の構成図である。 実施の形態８に係るマルチモード対応ダイレクトコンバージョン方式の受信装置の構成図である。 実施の形態９に係るマルチモード対応ダイレクトコンバージョン方式の受信装置の構成図である。 実施の形態５に係るミキサ回路の回路図である。 実施の形態４の負荷回路Ｌの一例を示した図である。

符号の説明

１，１Ｂ，１Ｃ，１１，１１ａ，１１ｂ，１１ａＩ，１１ａＱ，１１ｂＩ，１１ｂＱ 差動増幅回路、３，１５ 容量結合部、５，５Ｂ 同相電圧検出回路、７ 同相帰還回路、１０，１０Ｂ，１０Ｃ ミキサ回路、１２，１２ａ，１２ｂ，１２Ｉ，１２Ｑ，１２ａＩ，１２ｂＩ，１２ａＱ，１２ｂＱ スイッチング回路、１１，１１ａ，１１ｂ，１１ａＩ，１１ｂＩ，１１ａＱ，１１ｂＱ，１３，１３Ｉ，１３Ｑ 差動増幅回路、２０，２０Ｂ， 受信装置、２１ａ，２１ｂ ＲＦフロントエンド、２１ａ，２１ｂ ＲＦフロントエンド、Ｂ，Ｂ２，Ｂ３ 電源、Ａ，Ａ２，Ａ３ 接地点、ＭＰ１〜ＭＰ４ ＰＭＯＳトランジスタ、ＭＮ１〜ＭＮ８ ＮＭＯＳトランジスタ、Ｒ１１〜Ｒ１４，ＲＢ１〜ＲＢ４，ＲＣＭ５〜ＲＣＭ８ 抵抗、Ｃ１〜Ｃ４，Ｃ７，Ｃ８ コンデンサ、Ｌ 負荷回路、ＰＭａ，ＰＭｂ，ＰＭａＩ，ＰＭａＱ，ＰＭａＩ，ＰＭｂＱ パッシブ型ミキサ回路、ＬＮＡ，ＬＮＡａ，ＬＮＡｂ 低雑音増幅回路。

Claims (14)

1. 第１の高電位源と、第１の低電位源と、
   前記第１の高電位源と前記第１の低電位源の間にそれらの主電極間が直列接続された上流側の第１の第１導電型トランジスタおよび下流側の第１の第２導電型トランジスタと、
   前記第１の高電位源と前記第１の低電位源の間にそれらの主電極間が直列接続された上流側の第２の第１導電型トランジスタおよび下流側の第２の第２導電型トランジスタと、
   前記第１および第２の第２導電型トランジスタの制御電極の間に直列接続された第１および第２の抵抗と、
   前記第１および第２の第１導電型トランジスタの制御電極の間に直列接続された第３および第４の抵抗と、
   前記第１の第１導電型トランジスタの制御電極と前記第１の第２導電型トランジスタの制御電極とに対し、少なくともそれらの一方に対しては容量結合する様にして接続された第１の入力端子と、
   前記第２の第１導電型トランジスタの制御電極と前記第２の第２導電型トランジスタの制御電極とに対し、少なくともそれらの一方に対しては容量結合する様にして接続された第２の入力端子と、
   前記第１の第１導電型トランジスタの下流側主電極と前記第１の第２導電型トランジスタの上流側主電極との間に接続された第１の出力端子と、
   前記第２の第１導電型トランジスタの下流側主電極と前記第２の第２導電型トランジスタの上流側主電極との間に接続された第２の出力端子と、
   前記第１および第２の出力端子の間に直列接続されると共に、それらの中間点が前記第１および第２の抵抗の中間点および前記第３および第４の抵抗の中間点のうちの一方の中間点に接続された第５および第６の抵抗と、
   前記第１および第２の抵抗の中間点および前記第３および第４の抵抗の中間点のうちの他方の中間点に接続されたバイアス電圧入力端子と、
   を備えることを特徴とする差動増幅回路。
2. 第２の高電位源と、第２の低電位源と、
   前記第２の高電位源と前記第２の低電位源の間にそれらの主電極間が直列接続された上流側の第３の第１導電型トランジスタおよび下流側の第３の第２導電型トランジスタと、
   前記第２の高電位源と前記第２の低電位源の間にそれらの主電極間が直列接続された上流側の第４の第１導電型トランジスタおよび下流側の第４の第２導電型トランジスタと、
   前記第３および第４の第２導電型トランジスタの制御電極の間に直列接続された第７および第８の抵抗と、
   前記第３の第１導電型トランジスタの制御電極に対して直流結合で接続されると共に前記第３の第２導電型トランジスタの制御電極に対して容量結合で接続され、前記第２の出力端子の出力信号が入力される第３の入力端子と、
   前記第４の第１導電型トランジスタの制御電極に対して直流結合で接続されると共に前記第４の第２導電型トランジスタの制御電極に対して容量結合で接続され、前記第１の出力端子の出力信号が入力される第４の入力端子と、
   前記第３の第１導電型トランジスタの下流側主電極と前記第３の第２導電型トランジスタの上流側主電極との間に接続された第３の出力端子と、
   前記第４の第１導電型トランジスタの下流側主電極と前記第４の第２導電型トランジスタの上流側主電極との間に接続された第４の出力端子と、
   前記第３および第４の出力端子の間に直列接続されると共に、それらの中間点が前記第７および第８の抵抗の中間点に接続された第９および第１０の抵抗と、
   を更に備えることを特徴とする請求項１に記載の差動増幅回路。
3. 前記第１および第２の出力端子の間に接続された負荷回路を更に備えることを特徴とする請求項１または請求項２に記載の差動増幅回路。
4. 前記負荷回路は、所定周波数の共振特性を持つことを特徴とする請求項３に記載の差動増幅回路。
5. 入力されたＲＦ信号を増幅する第１の差動増幅回路と、
   前記第１の差動増幅回路で増幅された信号と入力された局部発振（以下ＬＯ）信号とをミキシングするスイッチング回路と、
   前記スイッチング回路でミキシングされた信号を増幅する第２の差動増幅回路とを備え、
   前記第１の差動増幅回路は、請求項１〜請求項４の何れかの差動増幅回路であることを特徴とするミキサ回路。
6. それぞれ異なる周波数の無線周波数（以下ＲＦ）信号とそれぞれ異なる周波数のＬＯ信号とを入力し、それらをミキシングする複数のパッシブ型ミキサ回路を備え、
   前記各パッシブ型ミキサ回路はそれぞれ、
   入力されたＲＦ信号を増幅する第１の差動増幅回路と、
   前記第１の差動増幅回路で増幅された信号と入力されたＬＯ信号とをミキシングするスイッチング回路と、
   前記スイッチング回路でミキシングされた信号を増幅する第２の差動増幅回路とを備え、
   前記各パッシブ型ミキサ回路の前記第２の差動増幅回路は、互いに共通化されており、その入力端子に前記各パッシブ型ミキサ回路の前記スイッチング回路の出力端子が共通接続されることを特徴とするミキサ回路。
7. 前記各パッシブ型ミキサ回路はそれぞれ、電源制御端子を更に備え、自身の前記電源制御端子に入力された制御信号により自身の前記第１の差動増幅回路および前記スイッチング回路の一方または双方の電源がオンオフ制御されることを特徴とする請求項６に記載のミキサ回路。
8. それぞれ異なる周波数のＲＦ信号とそれぞれ異なる周波数のＬＯ信号とを入力し、それらをミキシングする複数のパッシブ型ミキサ回路を備え、
   前記各パッシブ型ミキサ回路はそれぞれ、
   入力されたＲＦ信号を増幅する第１の差動増幅回路と、
   前記第１の差動増幅回路で増幅された信号と入力されたＬＯ信号とをミキシングするスイッチング回路と、
   前記スイッチング回路でミキシングされた信号を増幅する第２の差動増幅回路とを備え、
   前記各パッシブ型ミキサ回路の前記スイッチング回路は、互いに共通化されており、その入力端子に前記各パッシブ型ミキサ回路の前記第１の差動増幅回路の出力端子が共通接続され、
   前記各パッシブ型ミキサ回路の前記第２の差動増幅回路は、互いに共通化されることを特徴とするミキサ回路。
9. 前記第１の差動増幅回路は、請求項１〜請求項４の何れかの差動増幅回路であることを特徴とする請求項６または請求項８に記載のミキサ回路。
10. 前記各パッシブ型ミキサ回路はそれぞれ、電源制御端子を更に備え、自身の前記電源制御端子に入力された制御信号により自身の前記第１の差動増幅回路の電源がオンオフ制御されることを特徴とする請求項８に記載のミキサ回路。
11. 前記各第１の差動増幅回路の出力端子の後段には、他の前記第１の差動増幅回路の出力端子との接続点に至るまでの間に、制御信号でオンオフ制御可能なスイッチ素子が接続されることを特徴とする請求項８に記載のミキサ回路。
12. 複数のＲＦフロントエンドを備え、
    前記各ＲＦフロントエンドはそれぞれ、
    Ｉチャネル用のパッシブ型ミキサ回路と、
    Ｑチャネル用のパッシブ型ミキサ回路とを備え、
    前記Ｉチャネル用のパッシブ型ミキサ回路はそれぞれ、
    入力されたＲＦ信号を増幅する第１の差動増幅回路と、
    該第１の差動増幅回路で増幅された信号と入力されたＩチャネル用のＬＯ信号とをミキシングするスイッチング回路と、
    該スイッチング回路でミキシングされた信号を増幅する第２の差動増幅回路とを備え、
    前記Ｑチャネル用のパッシブ型ミキサ回路はそれぞれ、
    入力されたＲＦ信号を増幅する第１の差動増幅回路と、
    該第１の差動増幅回路で増幅された信号と入力されたＱチャネル用のＬＯ信号とをミキシングするスイッチング回路と、
    該スイッチング回路でミキシングされた信号を増幅して出力する第２の差動増幅回路とを備え、
    前記各ＲＦフロントエンドの前記Ｉチャネル用のパッシブ型ミキサ回路の前記第２の差動増幅回路は、互いに共通化されており、その入力端子に前記各ＲＦフロントエンドの前記Ｉチャネル用のパッシブ型ミキサ回路の前記スイッチング回路の出力端子が共通接続され、
    前記各ＲＦフロントエンドの前記Ｑチャネル用のパッシブ型ミキサ回路の前記第２の差動増幅回路は、互いに共通化されており、その入力端子に前記各ＲＦフロントエンドの前記Ｑチャネル用のパッシブ型ミキサ回路の前記スイッチング回路の出力端子が共通接続されることを特徴とする受信装置。
13. 複数のＲＦフロントエンドを備え、
    前記各ＲＦフロントエンドはそれぞれ、
    Ｉチャネル用のパッシブ型ミキサ回路と、
    Ｑチャネル用のパッシブ型ミキサ回路とを備え、
    前記Ｉチャネル用のパッシブ型ミキサ回路はそれぞれ、
    入力されたＲＦ信号を増幅する第１の差動増幅回路と、
    該第１の差動増幅回路で増幅された信号と入力されたＩチャネル用のＬＯ信号とをミキシングするスイッチング回路と、
    該スイッチング回路でミキシングされた信号を増幅する第２の差動増幅回路とを備え、
    前記Ｑチャネル用のパッシブ型ミキサ回路はそれぞれ、
    入力されたＲＦ信号を増幅する第１の差動増幅回路と、
    該第１の差動増幅回路で増幅された信号と入力されたＱチャネル用のＬＯ信号とをミキシングするスイッチング回路と、
    該スイッチング回路でミキシングされた信号を増幅する第２の差動増幅回路とを備え、
    前記各ＲＦフロントエンドの前記Ｉチャネル用のパッシブ型ミキサ回路の前記スイッチング回路は、互いに共通化されており、その入力端子に前記各ＲＦフロントエンドの前記Ｉチャネル用のパッシブ型ミキサ回路の前記第１の差動増幅回路の出力端子が共通接続され、
    前記各ＲＦフロントエンドの前記Ｑチャネル用のパッシブ型ミキサ回路の前記スイッチング回路は、互いに共通化されており、その入力端子に前記各ＲＦフロントエンドの前記Ｑチャネル用のパッシブ型ミキサ回路の前記第１の差動増幅回路の出力端子が共通接続され、
    前記各ＲＦフロントエンドの前記Ｉチャネル用のパッシブ型ミキサ回路の前記第２の差動増幅回路は、互いに共通化され、
    前記各ＲＦフロントエンドの前記Ｑチャネル用のパッシブ型ミキサ回路の前記第２の差動増幅回路は、互いに共通化されることを特徴とする受信装置。
14. 前記第１の差動増幅回路は、請求項１〜請求項４の何れかの差動増幅回路であることを特徴とする請求項１２または請求項１３に記載の受信装置。

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