JP2008515294A - 不揮発性プログラマブル水晶発振回路 - Google Patents

Abstract

本発明の実施形態によれば、ダイの実装を行った後に１つのダイを設定するためにフラッシュメモリのような不揮発性メモリが使用される。このため、１つのダイで数多くの用途をサポートすることができ、あるいは、所定の用途における最適化を行うことができる。本発明の実施形態によれば、パッケージ寄生性（package parasitics）、水晶変動、出力除算器、出力デューティサイクル、出力エッジレート、Ｉ／Ｏ設定や発振器ゲインのようなパラメータを正規化するために、プログラミングインタフェイスを介して、好ましくは２ピンプログラミングインタフェイスを介して不揮発性メモリがアクセスされる。本発明の一実施形態によれば、ＸＯ回路構成は不揮発性メモリと独立型ＸＯとを含んでおり、このＸＯ回路構成はＸＯによって生成された基準周波数を合成するためにＰＬＬを必要としない。
【選択図】図２

Description

発明の技術分野

本件の開示は、概して発振器に関し、特に不揮発性プログラマブル水晶発振器に関するものである。

関連技術の説明

水晶発振器、すなわちＸＯは、圧電材料である天然水晶の力学的共振を用いて、非常に正確な周波数を持った電気信号を生成する電子デバイスである。ＸＯは、電子発振器のうちで特に正確なものであり、最も用いられている時刻および周波数信号の発生源である。ＸＯの圧電性結晶は、典型的には合成（人工）石英からなるが、ルビジウムまたはセラミックにより構成することもできる。ＸＯの出力周波数は、他の物の中で（クォーツ腕時計のように）時間の経過を見たり、無線送信器用の周波数を安定化したりするために用いることができる。圧電性結晶は集積回路に埋め込むこともできるので、ＸＯは安定したクロックをデジタル回路に提供するためにもよく用いられる。

ＸＯ内の圧電性結晶は「タイミング水晶」または「共振子」とも呼ばれる。電圧が印加されると、共振子は圧電効果により変形（伸張または収縮）する。印加電圧が反転すると、変形が逆転する。上述の電圧の印加により共振子が振動する。

共振子から電圧信号を取得し、これを増幅し、共振子にフィードバックすることによってＸＯの振動が維持される。タイミング水晶の伸張および収縮の比率が共振周波数となり、これは水晶の切り方および大きさによる機能である。ＸＯの出力周波数は、共振周波数または倍振動数と呼ばれる共振周波数の倍数のいずれかである。

ＸＯは、良好なフィルター形状係数（シャープな通過帯域／拒絶帯域特性）を有し、非常に狭い帯域幅を持つことができる点で重要な装置である。ＸＯは、その動作周波数で、集中素子インダクタ（Ｌｓ）およびキャパシタ（Ｃｓ）では得られない狭帯域幅を生成することができる。性質係数（Ｑ）はこの性能を示すパラメータである。定義によれば、Ｑは、各サイクルあたりに失われるエネルギに対する振動サイクルにより蓄積されるエネルギの比である。典型的には、クォーツ発振器のようなＸＯについてのＱは１０^４から１０^６の範囲にある。高安定度クォーツ発振器に関する最大のＱは、ｆを共振周波数（ＭＨｚ）としてＱ＝１．６×１０^７／ｆと推定される。

ＸＯの出力の短期安定性は、いずれもタイミング水晶の共振周波数を変化させる可能性のある温度、湿度、圧力や振動などの環境の変化による影響を受ける。ＸＯの長期安定性は、主に水晶自体の経年変化による影響を受ける。

経年変化および温度や振動などの環境的な要因により、最良のＸＯであっても、定期的な調整をすることなく、公称周波数を１０^−１０の範囲に収めることは難しい。

当業者には周知なことであるが、ＸＯは、周波数出力の制御方法によって分類することができる。例えば、ＸＯは、電圧制御型水晶発振器（ＶＣＸＯ）、温度補償型水晶発振器（ＴＣＸＯ）、恒温槽制御型水晶発振器（ＯＣＸＯ）、温度補償電圧制御型水晶発振器（ＴＣＶＣＸＯ）、恒温槽制御電圧制御型水晶発振器（ＯＣＶＣＸＯ）、またはマイクロコンピュータ補償型水晶発振器（ＭＣＸＯ）に分類することができる。米国特許第６，５６３，３９０号においては、デジタル補償電圧制御型発振器（ＶＣＸＯ）が開示されている。デジタル補償ＶＣＸＯは、不揮発性メモリにより実現される周波数同調アレイを含む同調回路により調整することができる。

図１は、従来の水晶発振回路の構成要素を示すブロック図である。発振回路１００は、ＸＯ１０１、位相ロックループ（ＰＬＬ）１０２、および不揮発性メモリ（ＮＶＭ）１０３を含んでいる。発振器１０１、ＰＬＬ１０２、およびＮＶＭ１０３の内部構成としては多数のものが考えられ、当業者には周知なことである。

水晶発振回路１００において、ＮＶＭ１０３は、入力として外部設定信号（ＣＯＮＦＩＧ）を受信する。この設定信号に基づいて、ＮＶＭ１０３はＸＯ１０１およびＰＬＬ１０２を制御する。ＸＯ１０１は、ＰＬＬ１０２に対する入力となる基準周波数Ｆ_ＲＥＦを生成する。周知のプロセスにおいては、ＰＬＬ１０２は、基準周波数Ｆ_ＲＥＦに整数比を乗じて所望の出力周波数Ｆ_ＯＵＴを得る。この整数比は１よりも大きくても小さくてもよい。

上述した回路１００のような従来の水晶発振回路を集積回路に実装する場合、ＰＬＬ１０２の除算器レジスタをメタルマスクでプログラムしなければならない。すなわち、ＰＬＬ１０２を設定するために、トリム（trim）、セレクトアットテスト（select-at-test）、またはメタルマスクオプションのような既存の読み出し専用メモリ（ＲＯＭ）技術が用いられる。メタルオプションでは製品のマスクコストが増加し、トリム技術はウェハの種類に対してダイごとに１回しか適用することができず、ダイが特定の１つの用途にしか適合しないものとなってしまう。

本発明の実施形態は、これらおよび上述した技術の他の特徴を改良するものである。

発明の詳細な説明

本発明のある実施形態によれば、ダイの実装を行った後に１つのダイを設定するためにフラッシュメモリのような不揮発性メモリが使用される。このため、１つのダイで数多くの用途をサポートすることができ、あるいは、所定の用途における最適化を行うことができる。本発明のある実施形態によれば、パッケージ寄生性（package parasitics）、水晶変動、出力除算器、出力デューティサイクル、出力エッジレート、Ｉ／Ｏ設定や発振器ゲインのようなパラメータを正規化するために、プログラミングインタフェイスを介して、好ましくは２ピンプログラミングインタフェイスを介して不揮発性メモリがアクセスされる。本発明の一実施形態によれば、ＸＯ回路構成は不揮発性メモリと独立型ＸＯとを含んでおり、このＸＯ回路構成はＸＯによって生成された基準周波数を合成するためにＰＬＬを必要としない。

図２は、本発明のある実施形態における水晶発振回路の構成要素を示すブロック図である。

図２を参照すると、発振回路２００は、水晶発振器２０１、除算器２０２、不揮発性メモリ２０３、および出力バッファ２０４を含んでいる。本発明のある実施形態においては、不揮発性メモリ２０３をフラッシュメモリにより実現してもよい。あるいは、不揮発性メモリ２０３を電気消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、ワンタイムプログラマブル（ＯＴＰ）、強誘電体ランダムアクセスメモリ（ＦＲＡＭ）、またはオーボニックユニファイドメモリ（ＯＵＭ）により実現してもよい。

また、発振回路２００は、水晶発振器２０１、除算器２０２、不揮発性メモリ２０３、および出力バッファ２０４の１以上に接続される多数の外部回路接続を含んでいる。本発明のある実施形態においては、ウェハ型パッケージ内のピンのようなピンによりこれらの外部回路接続を実現してもよい。便宜上、本明細書の残りの部分では、これらの外部回路接続をピンともいうことにする。

ＶＤＤピンは、そのような外部接続の１つである。ＶＤＤピンは、発振回路２００の構成要素に電源電圧ＶＤＤを電気的に接続するために用いられる。典型的には、発振回路２００のための電源電圧ＶＤＤを例えば２.７〜３.６Ｖとすることができる。電源電圧ＶＤＤを発振回路２００の構成要素部分に接続するそれぞれの内部接続は図示されていないが、水晶発振回路の水晶発振器２０１、除算器２０２、不揮発性メモリ２０３、および出力バッファ２０４の１以上に電源電圧ＶＤＤを内部的に供給してもよいことは理解されよう。同様に、水晶発振器２０１、除算器２０２、不揮発性メモリ２０３、および出力バッファ２０４の１以上に同相電圧、すなわち接地電圧ＶＳＳを電気的に接続するためにＶＳＳピンを用いることができる。

ＸＩＮおよびＸＯＵＴピンは、水晶発振器２０１の入力ノードＸＩＮおよび出力ノードにそれぞれ電気的に接続されている。以下でより詳細に説明するように、水晶発振器２０１に含まれる水晶は、入力同調キャパシタおよび出力同調キャパシタのアレイにより実現され得るプログラマブルロードキャパシタンスＣ_Ｌを有している。入力同調キャパシタは通常ＸＩＮピンに接続され、出力同調キャパシタは通常ＸＯＵＴピンに接続される。

ＯＵＴ／ＳＣＬピンは、出力バッファ２０４の出力に電気的に接続されている。発振回路２００の動作モードに応じて、発振回路は、水晶発振器２０１の基準周波数Ｆ_ＲＥＦから得られるクロック出力をＯＵＴ（ＳＣＬ）ピンに供給する。あるいは、発振回路２００は、テストモード中に発振回路２００の不揮発性メモリ２０３をプログラムするために使用可能なシリアルクロックをＯＵＴ（ＳＣＬ）ピンに供給してもよい。発振回路２００の動作モードによって異なる出力を保持するようにＯＵＴ／ＳＣＬピンをプログラムすることができるので、ＯＵＴ／ＳＣＬピンはプログラマブルピンと呼ばれることがある。

最後に、ＰＤ＃／ＯＥピンは、プログラマブル不揮発性メモリ２０３の入力に電気的に接続されている。ＯＵＴ／ＳＣＬピンと同様に、ＰＤ＃／ＯＥピンも発振回路２００の動作モードによって異なる機能を有するようにプログラムすることができる。このため、ＰＤ＃／ＯＥピンもまたプログラマブルピンと呼ばれることがある。図２に示される実施形態によれば、パワーダウンピンまたは出力イネーブルピンのいずれかとしてＰＤ＃／ＯＥピンを用いることができる。パワーダウンの場合、ＰＤ＃／ＯＥピンに信号が与えられると、水晶発振回路２００が通常よりも低い電力レベルで動作する。出力イネーブルの場合、ＰＤ＃／ＯＥピンに信号が与えられると、発振回路２００が通常通りに動作する。

さらに、本発明のある実施形態においては、選択された周波数および振幅を有する特別な波形を１以上のピンに印加して、不揮発性メモリ２０３のプログラミングを開始してもよい。上述したように、フラッシュメモリのような任意のタイプの不揮発性メモリによって不揮発性メモリ２０３を実現することができる。

本発明のある実施形態においては、発振回路２００が動作のテストモードであるときにプログラムのためにシリアルデータを不揮発性メモリ２０３に入力するためにもＰＤ＃／ＯＥピンを使用することができる。

上述したように、本発明の実施形態は、出力構成およびテストにおける柔軟性を提供するものである。さらに、出力は、他の出力に対して瞬間的にあるいは同期的に変化するように選択することができる。

図２に示されるように、水晶発振器は、不揮発性メモリ２０３に応じて信号ＲＥＦを生成する。不揮発性メモリ２０３に記憶された設定により基準信号ＲＥＦの様々なパラメータを制御してもよい。例えば、以下により詳しく説明するように、キャパシタ同調アレイを用いて水晶発振器２０１のロードキャパシタンスＣ_Ｌを調整することによって、基準信号ＲＥＦの周波数を微調整、すなわち取り出してもよい。不揮発性メモリ２０３によって制御可能な他のパラメータには、立ち上がりおよび立ち下がり時間および出力スルーレートが含まれる。

フラッシュメモリのような任意のタイプの不揮発性メモリにより不揮発性メモリ２０３を実現することができるので、本発明の実施形態は、実装を行った後に出力周波数をプログラムすることができる。これは、メタルマスク段階で発振回路が設定され１つの用途にしか適合しなくなる上述の従来の水晶発振回路とは全く異なる。

他の実施形態では、所定数の入力ピンにおける状態により部品がプログラムされるような発振器のピンプログラミングを利用することができる。他のものとしては、電源がシステムに供給された後に設定可能な部品にインタフェイスを提供することが挙げられる。これらの方法では、特定の用途のために部品を設定するために追加のピンや構成要素が必要となる。

図２に戻って、入力除算器２０２は、入力として基準信号ＲＥＦを受ける。そして、除算器２０２は、基準信号ＲＥＦの周波数よりも低い周波数またはこれに等しい周波数を有する出力信号を生成することができる。本発明のある実施形態においては、除算器２０２は５つまでの除数を提供することができ、フラッシュメモリのような任意のタイプの不揮発性メモリにより実現可能な不揮発性メモリ２０３の設定によって特定の除数が選択される。例えば、水晶発振器２０１が周波数４８ＭＨｚの信号ＲＥＦを生成するように設定されている場合、例示の除算器２０２は、（１で除した）４８ＭＨｚ、（２で除した）２４ＭＨｚ、（４で除した）１２ＭＨｚ、（８で除した）６ＭＨｚ、または（１６で除した）３ＭＨｚの周波数の信号を出力するようにフラッシュプログラム可能である。この例で用いられたように、２の累乗による除算は説明の便宜のためだけに用いられている。代替の実施形態では、より多くの除数またはより少ない除数、あるいは異なる相互関係を有する除数を有する除算器２０２を用いることもできる。

除算器２０２により基準信号ＲＥＦが修正された後、出力バッファ２０４により除算器の出力がバッファされ、バッファ２０４の出力はＯＵＴ／ＳＣＬピンに電気的に接続される。このように、いくつかの動作モードにおいて、ＯＵＴ／ＳＣＬピンは、水晶発振回路２０１により生成された基準信号ＲＥＦから得られたクロック周波数信号を保持する。

図３は、図２に示された実施形態による典型的なウェハ型チップパッケージを示すダイ−パッド図である。

図３に示されるように、チップパッケージ３００は、６つのボンドパッド３０１、３０２、３０３、３０４、３０５、および３０６を有している。６つのボンドパッド３０１〜３０６のそれぞれは図２に示される６つのピンの１つに対応している。このように、ボンドパッド３０１はＶＤＤピンに対応し、ボンドパッド３０２はＸＯＵＴピンに対応し、ボンドパッド３０３はＸＩＮピンに対応し、ボンドパッド３０４はＰＤ＃／ＯＥピンに対応し、ボンドパッド３０５はＯＵＴピンに対応し、ボンドパッド３０６はＶＳＳピンに対応する。

チップパッケージ３００は、Ｙ方向に揃えられた隣り合う罫書き線３０７と、Ｘ方向に揃えられた隣り合う罫書き線３０８との間の領域によって画定される。典型的な実施形態においては、チップパッケージ３００のＸ方向における最大長Ｘ_ｍａｘを９８０μｍとし、チップパッケージ３００のＹ方向における最大長Ｙ_ｍａｘを９８８μｍとすることができる。
罫書き線３０７の幅Ｘ_ＳＣを７０μｍとし、罫書き線３０８の幅Ｙ_ＳＣを８６μｍとすることができる。

本発明の典型的な実施形態においては、ボンドパッド３０１〜３０６の寸法は正方形である。例えば、ボンドパッド３０１〜３０６を８５μｍ×８５μｍ四方の開口により形成し、隣り合うボンドパッド間の最小パッドピッチを１７５μｍにしてもよい。本発明の代替の実施形態では、上述したものとは異なる物理的寸法を有するチップパッケージを用いてもよいことはもちろんである。チップパッケージ３００の典型的な厚さは約１１ｍｍにすることができる。

さらに、図２および図３に関連して先に述べた実施形態では、６つのピン／ボンドパッドを有するものとしてだけ示されているが、本発明の他の実施形態では、ここで述べたものよりも多くの外部回路接続／ピンを有していてもよいことは明らかであろう。

図４は、プログラマブルロードキャパシタンスアレイを含む図２の水晶発振器の構成要素を示す回路図である。プログラマブルロードキャパシタンスアレイは、入力段４０１および出力段４０２を含んでいる。ロードキャパシタンスアレイは水晶発振器２０１の一部として示されているが、図４に示された回路要素は、物理的には、要求される設計上の制約の下で、図３のチップパッケージ３００のようにチップパッケージ内のいずれの場所に位置していてもよいことは明らかであろう。

図４に示されるように、水晶発振器２０１は、水晶発振器の入力ノードＸＩＮと出力ノードＸＯＵＴの間に並行に接続された水晶Ｘと抵抗器ＲとバッファＢとを含んでいる。プログラマブルロードキャパシタンスアレイの入力段４０１は、キャパシタＣ_ｘｉｎおよび多数の同調キャパシタａ７，ａ６，ａ５，ａ４，ａ３，ａ２，ａｌ，ａ０を含んでいる。同様に、プログラマブルロードキャパシタンスアレイの出力段４０２は、キャパシタＣ_ｘｏｕｔおよび多数の同調キャパシタｂ７，ｂ６，．．．ｂ１，ｂ０を含んでいる。入力段４０１の同調キャパシタａ７〜ａ０およびキャパシタＣ_ｘｉｎは、通常入力ノードＸＩＮに接続される。同様に、出力段４０２の同調キャパシタｂ７〜ｂ０およびキャパシタＣ_ｘｏｕｔは、通常出力ノードＸＯＵＴに接続される。図２を参照して説明したように、入力ノードＸＩＮおよび出力ノードＸＯＵＴは、発振回路２００のＸＩＮピンおよびＸＯＵＴピンにそれぞれ電気的に接続されている。

同調キャパシタａ７〜ａ０，ｂ７〜ｂ０のそれぞれと基準電圧との間のスイッチによって示されているように、入力段４０１のそれぞれの同調キャパシタａ７〜ａ０および出力段４０２のそれぞれの同調キャパシタｂ７〜ｂ０は、基準電圧と電気的に接続されるか電気的に切断されるかいずれかになるように設定できるようになっている。スイッチの状態は、フラッシュメモリのような任意のタイプの不揮発性メモリにより実現可能な不揮発性メモリ２０３のビットＡ７〜Ａ０およびＢ７〜Ｂ０の状態によって決定される。すなわち、それぞれの同調キャパシタａ７〜ａ０，ｂ７〜ｂ０のためのスイッチは、不揮発性メモリ２０３内の対応するビットＡ７〜Ａ０，Ｂ７〜Ｂ０の値によって開閉される。

同調キャパシタａ７〜ａ０，ｂ７〜ｂ０が対応するスイッチを介して基準電圧に接続されているときには、それぞれのキャパシタンスが水晶発振器２０１の全ロードキャパシタンスＣ_Ｌに寄与する。反対に、同調キャパシタａ７〜ａ０，ｂ７〜ｂ０が対応するスイッチを介して基準電圧から切断されているときには、それぞれのキャパシタンスは水晶発振器２０１の全ロードキャパシタンスＣ_Ｌに寄与しない。

フラッシュメモリのような任意のタイプの不揮発性メモリにより実現可能な不揮発性メモリ２０３をプログラムすることにより、水晶発振器の同調キャパシタａ７〜ａ０，ｂ７〜ｂ０のそれぞれをロードキャパシタンスＣ_Ｌに寄与するように選択的に設定することができる。これにより、短期安定性効果および長期安定性効果の双方による公称水晶周波数の変動を補償する必要が生じたときに水晶発振器２０１のロードキャパシタンスＣ_Ｌを調整することが可能となる。

図示された実施形態においては、入力段４０１のキャパシタＣ_ｘｉｎおよび出力段４０１のキャパシタＣ_ｘｏｕｔは同調できない。すなわち、好ましくは、これらは常に基準電圧に接続されている。キャパシタＣ_ｘｉｎおよびＣ_ｘｏｕｔの典型値は１０ｐｆである。

図４のプログラマブルロードキャパシタンスアレイにおいては、入力段４０１の同調キャパシタａ７〜ａ０が、出力段４０２の同調キャパシタｂ７〜ｂ０とマッチすることが好ましい。すなわち、好ましくは、入力段４０１のキャパシタａ７は出力段４０２のキャパシタｂ７と同じ値を有し、入力段のキャパシタａ６は出力段のキャパシタｂ６と同じ値を有する等々。

しかしながら、本発明の他の実施形態においては、ＸｉｎまたはＸｏｕｔでの振動の振幅を制御し、これにより振動の振幅を制御するために、同調キャパシタｂ７〜ｂ０とマッチしていない同調キャパシタａ７〜ａ０を用いることが好ましい場合がある。

以下の表１は、入力段４０１の同調キャパシタａ７〜ａ０と出力段４０２の同調キャパシタｂ７〜ｂ０に対する実効キャパシタンスの典型的な組み合わせを列挙したものである。表１に列挙された実効キャパシタンス値を用いることにより、水晶発振器２０１の全ロードキャパシタンスＣ_Ｌを約５から１０ｐＦの間で調整することができる。入力段４０１および出力段４０２における同調キャパシタの数および各同調キャパシタの値は、水晶発振回路２００の所望の性能に応じて大きくしたり小さくしたりしてもよい。

図２および図４を参照すると、従来から知られている任意の物質、例えば合成または天然石英、ルビジウム、またはセラミックにより水晶発振回路２０１の水晶Ｘを構成することができる。特定の実施形態においては、１０から４８ＭＨｚの間で同調可能な（基本モードにおける）公称周波数を有する水晶を用いてもよい。この水晶の等価直列抵抗（ＥＳＲ）は約４０Ωであり、水晶並列キャパシタンスＣ_０および水晶直列キャパシタンスＣ_１はそれぞれ約５ｐＦおよび２ｆＦ（フェムトファラド）である。水晶発振回路２００の所望の性能に応じて、異なるパラメータを有する他の水晶を用いることもできることは言うまでもない。

図２に戻って、上述したように、発振回路２００のＰＤ＃／ＯＥピンおよびＯＵＴ／ＳＣＬピンはプログラム可能である。このように、ＰＤ＃／ＯＥピンおよびＯＵＴ／ＳＣＬピンは一緒になって２ピンプログラミングインタフェイスを形成する。このような２ピンプログラミングインタフェイスをフラッシュメモリのような不揮発性メモリ２０３および独立型水晶発振器２０１を含む発振回路２００によって実現することにより、ダイの実装を行った後に、発振回路２００を異なる用途のために設定することができる。このため、１つのダイで数多くの用途をサポートすることができ、あるいは、所定の用途における最適化を行うことができる。先に使用した「独立型水晶発振器」とは、本発明の実施形態がＰＬＬを必要とすることなく、水晶発振器２０１により生成された基準周波数を合成できることを意味している。

本発明のある実施形態によれば、パッケージ寄生性（package parasitics）、水晶変動、出力除算器、出力デューティサイクル、出力エッジレート、Ｉ／Ｏ設定や発振器ゲインのような発振回路２００のパラメータを正規化するために、２ピンプログラミングインタフェイスは不揮発性メモリにアクセスし、不揮発性メモリ内に記憶されたビットをリセットする。

図５は、本発明のある実施形態における水晶発振回路の製造方法５００を示すフロー図である。

工程５１０において、水晶発振器（ＸＯ）、不揮発性メモリ（ＮＶＭ）、および除算器がダイに実装される。ＸＯ、ＮＶＭ、および除算器は、好ましくはＰＬＬを含まない発振回路の一部を構成する。好ましくは、ダイは小型の表面実装パッケージである。

工程５２０において、発振回路の動作パラメータがテストされる。動作パラメータは、発振回路の出力信号の周波数、出力信号の立ち上がり時間、出力信号の立ち下がり時間、または出力信号のスルーレートを含んでいてもよい。

工程５３０において、２ピンインタフェイスを用いて不揮発性メモリをプログラムすることにより発振回路の動作パラメータが調整される。不揮発性メモリに記憶されたビットに応じて、所望の動作パラメータを調整するように発振回路の内部電気的接続が構成される。例えば、不揮発性メモリに記憶されたビットに基づいてスイッチを開および／または閉することにより、ＸＯ内のプログラマブルロードキャパシタンスアレイの同調キャパシタが再設定され、ＸＯ内の共振子の全ロードキャパシタンスＣ_Ｌが変更される。周知のように、このロードキャパシタンスＣ_Ｌの変化により、ＸＯの基準信号の周波数が変わる。

他の例として、不揮発性メモリに記憶された他のビットの状態に基づいて、基準信号の周波数を除して出力信号を生成するために使用される除数を選んでもよい。同様に、同じ手法を用いて他の動作パラメータを調整してもよい。

図６は、図５に示される実施形態による水晶発振回路を製造する方法６００をより詳細に示すフロー図である。

図５の方法５００と同様に、図６の方法６００は、水晶発振器（ＸＯ）、不揮発性メモリ（ＮＶＭ）、および除算器をダイパッケージに実装する工程６１０から始まる。ＸＯ、ＮＶＭ、および除算器は、好ましくはＰＬＬを含まない発振回路の一部を構成する。好ましくは、ダイは小型の表面実装パッケージである。

次に、工程６２０において、不揮発性メモリの初期値がプログラムされる。好ましくは、上述した２ピンプログラミングインタフェイスを用いて不揮発性メモリの初期値がプログラムされる。

本発明のある実施形態によれば、初期値は、例えば、図４を参照して先に述べたように同調キャパシタＡ７〜Ａ０およびＢ７〜Ｂ０が活性化されたか否かを決定するビットａ７〜ａ０およびｂ７〜ｂ０の値を含んでいてもよい。ビットＡ７〜Ａ０およびＢ７〜Ｂ０の初期値を１０００００００としてもよく、これは、上記の表１を用いると、プログラマブルロードキャパシタンスアレイの入力段４０１および出力段４０２の双方が５ｐＦに設定されることを示している。また、初期値は、ＸＯにより生成された基準周波数を除するために除算器２０２により使用される値を決定するビット値を含んでいてもよい。

特定の用途に関しては、発振回路が特定の温度で特定の周波数を生成することが好ましい場合がある。工程６２０でＮＶＭの初期値が設定された後、所望の特定の温度に調節可能な環境チャンバ内に、発振回路を含むダイを置いてもよい。

次に、工程６３０において、特定の温度でＸＯにより生成された出力信号の周波数を測定してもよい。結晶変化により、周波数が所望の特定の周波数よりも少し高いまたは低い場合がある。工程６４０においては、比較を行って、ＸＯ出力周波数が所望の特定の周波数に十分に近いかどうかを決定する。十分に近い場合には、この方法は工程６６０で終了する。

しかしながら、ＸＯ出力周波数が所望の特定の周波数から離れすぎていると判断された場合には、ＮＶＭに記憶された初期値が異なる値を有するように工程６５０において再プログラムされる。好ましくは、上述した２ピンプログラミングインタフェイスを用いて不揮発性メモリの初期値が再プログラムされる。

例えば、ビットＡ７〜Ａ０およびＢ７〜Ｂ０の初期値を１００００００１に再プログラムしてもよい。この再プログラムにより、キャパシタａ０およびｂ０に対応するスイッチが閉じ、入力段４０１および出力段４０２の双方に０．０３９ｐＦの付加的な寄与を加える。その結果、これによりＸＯの全ロードキャパシタンスが変化し、ＸＯの周波数出力が所望の特定の周波数によりマッチするように引き上げまたは引き下げられる。ＸＯにより生成された基準信号の周波数が所望の特定の周波数に十分に近づくまで、工程６３０，６４０，および６５０を何回も反復して繰り返してもよい。

当業者であれば、ここで教示された概念を他の多くの有利な方法により特定の用途に適用できることが理解できるであろう。特に、当業者であれば、図示された実施形態は、本件の開示を読めば明らかになる多くの代替的な実施例の１つに過ぎないことが理解できるであろう。例えば、上述した方法では２ピンプログラミングインタフェイスを例として使用したが、提示された本発明の概念を逸脱することなく、より多くのピンを使用可能であることは理解されよう。

さらに、１つの集積回路または機能ブロックにおいて具体化されて示された機能は、多数の協動する回路またはブロックを用いることにより実現することができ、またその逆も可能である。そのような小さな修正は、本発明の実施形態に含まれており、特許請求の範囲に含まれるものである。

上述したように、本発明は多くの形態で実施することができる。以下に述べるものは、本発明のある実施形態についての典型的かつ非限定的な記載である。

本発明のある実施形態によれば、発振回路は、基準周波数を有する基準信号を生成するように構成された水晶発振器と、前記基準信号を除算してクロック出力を生成するように構成された周波数除算器と、前記水晶発振器および前記周波数除算器のパラメータを調整するように構成された不揮発性メモリとを含んでいる。

本発明のある実施形態によれば、前記周波数除算器は、位相ロックループの一部を構成しなくてもよい。

本発明のある実施形態によれば、前記発振回路は、前記クロック出力に接続されたバッファをさらに含んでいてもよい。

本発明のある実施形態によれば、前記不揮発性メモリは、外部インタフェイスを介してプログラム可能であってもよい。

本発明のある実施形態によれば、前記外部インタフェイスは、２線インタフェイスを含んでいる。

本発明のある実施形態によれば、前記水晶発振器は、石英、ルビジウム、およびセラミックからなる群から選択される１つから構成される水晶を含んでいる。

本発明のある実施形態によれば、前記水晶発振器は、プログラマブルロードキャパシタンス同調アレイも含んでいる。

本発明の他の実施形態によれば、装置は、基準信号を生成するように構成された水晶発振回路と、前記基準信号を選択された分母で除算することにより出力信号を生成するように構成された周波数除算器回路と、前記水晶発振回路および前記周波数除算器回路の少なくとも一方を制御することによって前記出力信号を修正するように構成された制御回路とを含んでいる。

本発明のある実施形態によれば、前記周波数除算器回路は、位相ロックループの一部を構成しない。

本発明のある実施形態によれば、前記制御回路は、不揮発性メモリ装置を含んでいる。

本発明のある実施形態によれば、前記不揮発性メモリ装置は、前記水晶発振回路の動作パラメータを設定するようにプログラム可能である。

本発明のある実施形態によれば、前記不揮発性メモリ装置は、フラッシュメモリ装置、電気消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、ワンタイムプログラマブル（ＯＴＰ）、強誘電体ランダムアクセスメモリ（ＦＲＡＭ）、およびオーボニックユニファイドメモリ（ＯＵＭ）からなる群から選択される１つを含んでいる。

本発明のある実施形態によれば、前記水晶発振回路は、プログラマブルロードキャパシタンス同調アレイを含んでいる。

本発明のある実施形態によれば、前記水晶発振回路、前記制御回路、および前記除算器回路は、ウェハ型ダイパッケージに実装される。

本発明のある実施形態によれば、前記水晶発振回路は、石英、ルビジウム、またはセラミックにより構成される水晶を含んでいる。

本発明のさらに他の実施形態によれば、方法は、水晶発振器、不揮発性メモリ、および周波数除算器をダイに実装して発振回路を形成し、前記発振回路の動作パラメータをテストし、外部インタフェイスを介して前記不揮発性メモリをプログラムすることにより前記発振回路の動作パラメータを調整することを含んでいる。

本発明のある実施形態によれば、前記動作パラメータの調整では、外部２線インタフェイスを介して前記不揮発性メモリをプログラムする。

本発明のある実施形態によれば、前記不揮発性メモリのプログラミングでは、前記不揮発性メモリのビットを設定して、前記水晶発振器に対してロードキャパシタンス値を選択することにより前記水晶発振器から基準信号の周波数を取り出す。

本発明のある実施形態によれば、前記不揮発性メモリのプログラミングでは、前記不揮発性メモリのビットを設定して、前記水晶発振器からの基準信号を除するために前記周波数除算器で用いられる分母を選択する。

本発明のある実施形態によれば、前記不揮発性メモリのプログラミングでは、前記不揮発性メモリのビットを設定して、増幅器ゲイン、デューティサイクル、スルーレートからなる群から選択される少なくとも１つを制御する。

上述の実施形態は典型的なものである。本明細書のいくつかの箇所で「１の」、「一」、「他の」、または「ある」実施形態ということがあるが、これは、必ずしもそのような参照がそれぞれ同じ実施形態に対してなされていることを意味するものでも、あるいは、特徴が１つの実施形態にのみ適用されることを意味するものでもない。

当業者であれば、これら本発明の上述した実施形態において、本発明の原理および精神を逸脱することなく変更が可能であることは理解されよう。本発明の範囲は添付したクレームによって画定される。

本発明のある実施形態は以下の図面を参照して述べられ、これらの図面において同様の参照番号は同様の要素を示している。
図１は、従来の水晶発振回路の構成要素を示すブロック図である。 図２は、本発明のある実施形態における水晶発振回路の構成要素を示すブロック図である。 図３は、図２に示された実施形態による典型的なウェハ型チップパッケージを示すダイ−パッド図である。 図４は、図２に示された実施形態による典型的なプログラマブルロードキャパシタンスアレイを示す回路図である。 図５は、本発明のある実施形態における水晶発振回路の製造方法を示すフロー図である。 図６は、図５に示される実施形態による水晶発振回路を製造する方法をより詳細に示すフロー図である。

Claims (20)

1. 基準周波数を有する基準信号を生成するように構成された水晶発振器と、
   前記基準信号を除算してクロック出力を生成するように構成された周波数除算器と、
   前記水晶発振器および前記周波数除算器のパラメータを調整するように構成された不揮発性メモリと、
   を備えた発振回路。
2. 前記周波数除算器は、位相ロックループの一部を構成しない請求項１の発振回路。
3. 前記クロック出力に接続されたバッファをさらに備えた請求項１の発振回路。
4. 前記不揮発性メモリは、外部インタフェイスを介してプログラム可能である請求項１の発振回路。
5. 前記外部インタフェイスは、２線インタフェイスである請求項４の発振回路
6. 前記水晶発振器は、石英、ルビジウム、およびセラミックからなる群から選択される１つから構成される水晶を含んでいる請求項１の発振回路。
7. 前記水晶発振器は、プログラマブルロードキャパシタンス同調アレイをさらに備えた請求項６の発振回路。
8. 基準信号を生成するように構成された水晶発振回路と、
   前記基準信号を選択された分母で除算することにより出力信号を生成するように構成された周波数除算器回路と、
   前記水晶発振回路および前記周波数除算器回路の少なくとも一方を制御することによって前記出力信号を修正するように構成された制御回路と、
   を備えた装置。
9. 前記周波数除算器回路は、位相ロックループの一部を構成しない請求項８の装置。
10. 前記制御回路は、不揮発性メモリ装置を備えた請求項８の装置。
11. 前記不揮発性メモリ装置は、前記水晶発振回路の動作パラメータを設定するようにプログラム可能である請求項１０の装置。
12. 前記不揮発性メモリ装置は、フラッシュメモリ装置、ＥＥＰＲＯＭ、ＯＴＰ、ＦＲＡＭ、およびＯＵＭからなる群から選択される１つを備えた請求項１０の装置。
13. 前記水晶発振回路は、プログラマブルロードキャパシタンス同調アレイを備えた請求項８の装置。
14. 前記水晶発振回路、前記制御回路、および前記除算器回路は、ウェハ型ダイパッケージに実装される請求項８の装置。
15. 前記水晶発振回路は、石英、ルビジウム、またはセラミックにより構成される水晶を備えた請求項８の装置。
16. 水晶発振器、不揮発性メモリ、および周波数除算器をダイに実装して発振回路を形成し、
    前記発振回路の動作パラメータをテストし、
    外部インタフェイスを介して前記不揮発性メモリをプログラムすることにより前記発振回路の動作パラメータを調整する方法。
17. 前記動作パラメータの調整では、外部２線インタフェイスを介して前記不揮発性メモリをプログラムする請求項１６の方法。
18. 前記不揮発性メモリのプログラミングでは、前記不揮発性メモリのビットを設定して、前記水晶発振器に対してロードキャパシタンス値を選択することにより前記水晶発振器から基準信号の周波数を取り出す請求項１７の方法。
19. 前記不揮発性メモリのプログラミングでは、前記不揮発性メモリのビットを設定して、前記水晶発振器からの基準信号を除するために前記周波数除算器で用いられる分母を選択する請求項１７の方法。
20. 前記不揮発性メモリのプログラミングでは、前記不揮発性メモリのビットを設定して、増幅器ゲイン、デューティサイクル、スルーレートからなる群から選択される少なくとも１つを制御する請求項１７の方法。

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