JP2008543044A - 終端構造を有する半導体デバイス - Google Patents

Abstract

半導体デバイスは、活性領域（３０）および複数のフローティングフィールド領域（４６）を含む終端領域（３２）を有する。フィールドプレート(５４)は、前記終端領域（３２）内で、複数のフローティングフィールド領域（４６）の上方に、コンタクトホール（５６）から前記活性領域（３０）へ向かって内方に延在する。また、ピラー（４０）を設けることができる。

Description

本発明は、半導体デバイスのための終端構造(edge termination structure)に関する。

終端は、デバイスの端部での電圧破壊を回避することが、高電圧デバイスにおける特有の要件である。電圧破壊は、ピーク電界が、約３×１０^５Ｖｃｍ^−１のいわゆる臨界電界に達した時に発生する。

理想的な（想像上の）無限に幅広の垂直構造では、前記端部の２Ｄおよび／または３Ｄ効果は無視されるので、前記電圧破壊は、１Ｄ破壊電圧と呼ばれるある特定の破壊電圧で発生するであろう。現実のデバイスでは、前記破壊電圧は、１Ｄ破壊電圧よりも低くなるであろう。

一例として、ｎ型(n-type)基板４内にｐ^＋型領域２を有する、図１の高電圧ｐｎダイオードについて考える。電圧が印加されると、電界の向きの線６はコーナー領域８に密集する。電界は前記コーナー領域８でより強くなるので、電圧破壊は、前記電圧が上昇するにつれて、この領域で最初に発生するであろう。

表面電荷は、前記電界の密集を高め、より小さくかつ再現性の低い電圧での電圧破壊に至る、電界分布を変化させることができる。

図２は、使用中、中間の電位を有するであろう接合部の周りのフローティングｎ型(n-type)領域１０を用いて、この問題を減少させるための１つのアプローチを示す。空乏層および電界の向きの線は、もはやｐ型領域２とｎ型基板４との間の前記接合部の周りの曲率には従わず、コーナー領域８における電界の密集および電圧破壊を減少させる。

別のアプローチは、図３に示されるように、フィールドプレート１２および絶縁層１４を用いる。図３では、前記フィールドプレート１２は、前記絶縁層１４によって前記基板から絶縁され、ｐ^＋型領域２に隣接するｎ型(n-type)基板の領域の上方に延在する。

非特許文献１は、フィールドリングおよびフィールドプレートの組合せについて記載し（非特許文献１の図3.27）、前記フィールドプレートは、デバイスの上面上の電荷が表面電位を変化させるのを防止するため、前記フィールドリングから外方に延在する。

Baliga著、「Power Semiconductor Device」、Boston US、PWS出版、1995年

より複雑な案は、パワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の周りの表面上に抵抗層を用いる、フィリップスに譲渡された特許文献１に記載される。端縁から異なる距離の多くの抵抗パスは、抵抗層を下側基板に接合し、電界をなだらかにする分圧器を作り出し、その結果、電界プロファイルのずれに対するデバイス感受性を減少させる。

米国特許第6,724,021号公報

異なる終端は、シーメンスに譲渡された特許文献２に開示され、その終端は、半導体の表面にある複数のフローティング領域、前記表面の上方の絶縁層、および、前記フローティング領域に接続される絶縁層内で絶縁されるフィールドプレートを含む。

米国特許第6,376,890号公報

終端は、表面電界緩和（ＲＥＳＵＲＦ）デバイスにおいて特に重要である。そのようなデバイスでは、従来のドリフト領域を有するが、それ以外は同様の通電容量を有するデバイスと比較して、前記デバイスが、耐える最大電圧を高めるため、オフ状態にある時、ドリフト領域は空乏化する。これは、例えば、前記接合部の空乏領域を、前記ドリフト領域を貫通して延在させるため、ｐ型層とｎ型層を交互に配置して構成されているドリフト領域を用いることによって、達成することができる。

前記デバイス自体は、高電圧により耐えることができるので、前記終端もまた、高電圧に耐えるにちがいない。実際、ＲＥＳＵＲＦデバイスは、典型的には、対応する非ＲＥＳＵＲＦデバイスの１Ｄ破壊電圧よりも高い電圧に数回しか耐えることができず、これは、終端にとって大きな問題を提示する。

これを達成するため、前記終端構造は、典型的には、前記電圧が十分に広い領域の上方で降下されるのを可能にすべく、前記構造の深さの少なくとも２倍の幅広であることが必要とされる。したがって、従来のデバイスと比較した場合よりも、かなり多数のフローティング領域が要求されるけれども、図２で示されたものと同様なフローティング領域アプローチが適している。

しかしなから、前記終端が、低電圧領域と高電圧領域の双方に近接したときの未知の環境条件の組合せを経験するので、表面電荷の可変効果が、これらデバイスにおいて重大となりうるという点で、これらアプローチのすべてに関する問題が存在する。これは、前記終端に影響を及ぼすことができる可変電位分布を導入する。

この可変性を補償するため、前記終端構造は、そのとき、別のやり方で、可能な好ましくない条件を考慮に入れることが必要であるだろうよりも、大きくなるように、保守的に設計されることを必要とする。

本発明によれば、対向する第１主面および第２主面を有する半導体本体と、少なくとも１つの半導体構成部品を画定する前記半導体本体の活性領域と、前記活性領域の外側の終端領域とを具え、該終端領域は、半導体本体内に配置された複数のフローティングフィールド領域と、該フローティングフィールド領域の上方にある前記第１主面の上方の絶縁層と、前記終端領域にて、接続点で、前記絶縁層を貫通して前記第１主面に接続され、かつ、複数のフローティングフィールド領域の上方に、前記接続点から前記活性領域に向かって内側へ延在する、少なくとも１つのフィールドプレートとを含む、終端構造を有する半導体デバイスを提供する。

前記フィールドプレートを、複数のフローティングフィールド領域の上方の接続点から内方へに向かって延在させることによって、使用中の前記フィールドプレートは、内側フィールド領域または前記フィールドプレートの下方の領域の電圧とは著しく異なる、接続点での電圧と同様である電圧を有する。この電圧は、前記終端構造上の酸化物や表面電荷の効果を著しく減少させることができる。また、いくつかのフローティングフィールド領域の上方に延在するフィールドプレートの使用は、より大きなフィールドプレートが使用されるのを可能にし、製造を支援する。

一の実施形態では、前記フローティングフィールド領域が、前記第１主面にある第１伝導型の半導体領域である。

前記第１伝導型とは逆の第２伝導型の半導体本体の下側領域は、前記フローティングフィールド領域の下にあることができ、前記下側領域は、この下側領域および前記フローティングフィールド領域よりも低不純物濃度のスペーサ領域によって、前記フローティングフィールド領域から間隔を置いて設けられる。

前記低不純物濃度のスペーサ領域は、前記終端領域から前記活性領域内に延在することができ、前記活性領域におけるドリフト領域として作用することができる。このように、同じ構造が、前記活性領域および終端領域において用いられ、製造を容易にする。

前記スペーサ領域は、第２伝導型の領域と交互に設けられる第１伝導型の領域を含むことができ、前記第１伝導型と第２伝導型の領域はともに、前記フローティングフィールド領域および前記下側領域よりも低不純物濃度である。

前記スペーサ領域は、横方向に延在する第２伝導型の領域と、垂直方向に交互に配置される横方向に延在する第1伝導型の領域を含むことができる。

代案として、前記スペーサ領域は、前記フローティングフィールド領域から前記下側領域まで垂直に延在し、第２伝導型の領域と垂直方向に交互に配置される、第１伝導型の領域を含むことができる。

別の構成では、前記スペーサ領域は、横方向と垂直方向の双方に、第２伝導型の領域と交互に配置される複数の第１伝導型領域を含む。

前記デバイスは、前記活性領域から増加する距離で間隔を置いて設けられる複数のフィールドプレートを含むことができ、隣接するフィールドプレート間のギャップまたは各ギャップは、フローティングフィールド領域の上方に配置される。これは、安定性を増加させることができる。

特に好ましい構成では、隣接するフィールドプレート間のギャップまたは各ギャップは、連結領域の上方に配置することができる。前記連結領域は、他のフローティングフィールド領域よりも幅広のフローティングフィールド領域である。

前記隣接するフローティングフィールド領域間の間隔が、前記活性領域により近い領域よりも、より遠い端部領域におけるほうを大きいものとすることができる。

本発明のより良い理解のため、実施形態は、添付図面を参照して、単に一例としてここで説明されるであろう。

図面は単なる概略図であって、縮尺どおりに描かれたものではない。異なる図面において、同様な構成部品は同じ参照符号を用いて示される。

図４および図５に言及すると、本発明の第１実施形態に従う半導体デバイス２０は、ｎ型になるよう高濃度にドープされたｎ^＋基板２２上に形成される。ドリフト領域２４および高不純物濃度ｐ型領域２６を含むエピタキシャル層２８が、前記基板上に形成される。前記半導体デバイスの前面は、第１主面（上面）３４を画定し、前記半導体デバイスの後面は、前記第１主面と対向する第２主面（底面）３６を画定する。前記基板２２および前記エピタキシャル層２８は、下側領域２２（基板）を有する半導体本体２２，２８を画定し、前記エピタキシャル層２８は、スペーサ層として作用する。

代案の実施形態では、エピタキシャル層２８の使用を必要とすることなしに、スペーサを設けるためにドープされることができる、単一の半導体本体を用いることができることは、理解されるであろう。

活性領域３０、図４に示される活性領域の端部のみにおいて、低不純物濃度ｎ型ドリフト領域２４が、前記ｎ型基板の上方に形成され、このドリフト領域２４の上方には、前記第１主面３４に高不純物濃度ｐ型領域２６がある。この実施形態では、前記ドリフト領域は単純にｎ型領域とする。

ＲＥＳＵＲＦ構造７０は、前記デバイスの活性領域３０のドリフト領域２４内に設けられる。前記ＲＥＳＵＲＦ構造７０は、前記デバイスがオフである場合に、前記ドリフト領域２４を空乏化させるように作用し、前記活性領域によって支持されうる電圧を増加させ、それゆえに、効果的な終端構造の必要性を増加させる。それらの構造は、以下で説明されるであろう。

前記活性領域３０は、例えば、ダイオード、サイリスタ、または、水平型若しくは垂直型のＭＯＳＦＥＴ、バイポーラデバイス、もしくはそれらデバイスの組合せであることができる絶縁ゲートトランジスタのようなトランジスタのいずれかの半導体デバイスを含むことができる。

前記活性領域３０の端部の周りには、図４および図５でその一部のみが示される終端領域３２が設けられる。

前記終端領域３２は、下側基板領域（基板）２２と、この基板領域２２の上方にあり、以下で構築されるスペーサ領域３８とを含む。

複数のピラー４０は、前記活性領域３０の端部の周りのスペーサ領域３８内に形成され、前記ピラー４０は、それらの間にｎ型シリコンからなる中間領域４２を画定する。本実施形態において、前記（活性領域３０の）ＲＥＳＵＲＦ構造７０は、前記終端領域３２で用いられるピラー４０と全く同じであり、このことは、それらが、同時にかつ同じプロセスを用いて製造されることを可能にすることは気がつくであろう。

図５に示されるように、前記ピラー４０は、前記活性領域３０の周りに間隔を置いて配置される。明確にするため、図５は前記半導体本体を示すだけで、図４を参照して以下に説明される、絶縁層５２またはこの絶縁層５２の上方のフィールドプレート５４を示していないことに気づくであろう。

図４に示す実施形態において、前記ピラー４０およびＲＥＳＵＲＦ構造７０は、前記第１主面３４から、前記フローティング領域４６および前記中間領域４２を貫通して前記基板２２の所まで延在する溝内に形成される。前記ピラーは、必要であれば、基板２２の中に少し延在させることができる。前記ピラー４０は、中央絶縁領域４８と、前記溝の側壁部上の薄いｐ型層５０を含む。

フローティング領域４６は、前記第１主面３４で、前記ピラーの最上部に設けられる。前記フローティング領域４６は、高濃度にドープされたｐ型であるｐ^＋領域である。

前記第１主面３４の上方には絶縁層５２があり、この絶縁層５２の上方には複数のフィールドプレート５４があり、これらフィールドプレート５４は、接続点として作用する前記絶縁層５２のそれぞれのコンタクトホール５６のそれぞれを通じて、前記下側フローティング領域４６に接続される。

特に、前記フィールドプレート５４は、複数のフローティング領域４６の上方に、前記コンタクトホール５６から前記活性領域３０に向かって内方に延在することに気付くであろう。

この実施形態では、中央カバー領域５３が、前記フローティング領域４６の中央を覆うことで、前記コンタクトホール５６が前記フローティング領域４６の中央に存在しないことを確実にする。したがって、前記コンタクトホール５６は、リング形状である。そのようなカバー領域５３が必須ではないことは気づくであろう。

図４に従う構造は、以下のように製造することができ、前記能動素子を形成するための処理の記載は、省略されるであろう。

まず、ｎ型ドープされたエピタキシャル層２８は、ｎ^＋型ドープされた基板２２上に形成される。前記エピタキシャル層２８は、例えば、前記終端領域がドーピングされ、前記活性領域がドーピングされないような、ある領域のみにドーピングを提供するため、ブランケットドーピングを用いるか、またはマスクされることで、低濃度のｎ型にドーピングされることができる。

その後、前記高不純物濃度ｐ型領域２６と前記フローティング領域４６は、前記エピタキシャル層２８の最上部にある第１主面３４内の注入によって形成される。次いで、溝４１が形成され、ｐ^＋型層５０は、例えば、選択エピタキシャル成長によって、または、不純物が気相から拡散されるところの拡散プロセスによって、側壁部上に形成される。その後、前記溝は、絶縁物４８で充填される。

使用されるデバイスでは、前記ｎ型不純物濃度は最大で１０^１６ｃｍ^−３までの範囲であり、また、前記ｐ型不純物濃度は約１０^１６〜１０^１８ｃｍ^−２である。前記ｐ^＋型層は、さらにより高濃度にドーピングされる。

絶縁層５２は、好都合には二酸化ケイ素から形成され、前記コンタクトホール５６を形成するだけではなく、前記活性領域３０を露出するためにパターニングされる。その後、前記フィールドプレート５４が形成され、そして、パターニングされることができる。

使用時に、説明される前記構成は、有用な終端を提供する。

前記活性領域３０のｐ^＋型層２６が０Ｖに保持され、かつ、前記ｎ^＋基板２２が１００Ｖに保持される（、図６に示される）場合を考えてみる。そのとき、前記活性領域の外側の第１フローティング領域５８は、約２０Ｖの電圧であるかもしれない。しかしながら、前記フィールドプレートは、前記活性領域３０から著しくさらに離れてフローティング領域に接続され、それ故に、基板２２の電位にかなり近い電位になる。前記実施例では、前記フィールドプレートの電位は７５Ｖである。

したがって、いくつかのフローティング領域４６の上方に、接続点である前記コンタクトホール５６から内方に延在するフィールドプレートを設けることによって、前記フィールドプレートの電位は、使用時には、前記フィールドプレートが、隣接するフローティング領域に接続された場合（特許文献２と比較した場合）、または、前記フィールドプレートが前記フローティング領域から外方に延在する場合（非特許文献１と比較した場合）よりも一層、著しく正になる。実際、外方に延在するフィールドプレートを有する従来の場合では、前記フィールドプレートは、前記フローティング領域に対して負であるだろう。

一般に、前記フィールドプレート上の電位なしで、電圧が上昇すると、前記活性領域３０と、前記隣接するフローティング領域５８との間のパンチスルーは、表面経路６０に沿って表面に生じるであろう。これら２つのｐ型領域間の前記パンチスルーは、前記スペーサ層が十分に空乏化した場合に、正孔流れによって生じる。前記パンチスルーは、前記絶縁層５２の酸化物に隣接する表面で生じるので、酸化物界面電荷６４またはその他の表面電荷は、前記パンチスルーに著しい影響を与え、それ故に、パンチスルーが生じる正確な電圧に影響を与える。

前記フィールドプレート上の負の電圧は、単に、前記正孔を引きつけるだけであり、そのようにして、パンチスルーは前記表面でさらに起きる。

理論に縛られることを望むことなしに、発明者は、前記フィールドプレート上の大きな正電位が、パンチスルーが生じる電圧を増加させ、また、前記パンチスルーを、前記表面位置よりもむしろ経路６２に沿った前記表面の下方に生じさせるであろうことを考察する。

前記表面から前記パンチスルー経路６２を分離することによって、前記酸化物半導体界面電荷を含む表面電荷の効果はい大きく減少し、その結果、前記パンチスルー電圧は、うまく制御されない製造特性および作動特性にはほとんど依存しなくなる。

通常の半導体デバイスでは、前記半導体デバイスは、最悪の場合のシナリオを考慮に入れるため、非常に保守的に設計されなければならない。本発明のアプローチを用いることによって、前記パンチスルー電圧の表面電荷への依存はより少なくなり、これは、他の方法で可能であるよりも、より積極的で、より小さい設計が使用されるのを可能にする。

前記表面の下方に生じるパンチスルーは、また、前記設計の熱安定性を増加させることができる。

本発明の更なる利点は、前記フィールドプレートの正確なバイアスが、従来技術の構成においてよりも重要性が低いということである。これは、前記フィールドプレートのレイアウトが臨界的ではないことを意味し、それらを製造しやすくする。

必要数のフィールドプレートやコンタクトは、従来の構成においてよりも、より少ない数でよく、これは、より小さな終端領域を可能にする。

本実施形態は、オーバーヘッド、すなわち、前記終端構造によって取り上げられる追加的な領域の低減を可能にする。

本実施形態のアプローチは、リソグラフィの制限が、同一サイズでのギャップおよびコンタクトの形成を許容しない場合に、特に有用である。

図７は、いくつかのさらなる改良を有する本発明のさらなる実施形態を示す。

図７からわかるように、複数のフィールドプレート構造５４は、前記活性領域３０から外方に設けられ、各フィールドプレート構造５４は、複数のフローティング領域４６の上方に延在する。ギャップ７２は、前記フィールドプレート５４を分離する。

しかしなから、図７からわかるように、このデバイスには、隣接するフィールドプレート間のギャップ７２の下にある前記フローティング領域が、隣接するピラー４０間の連結領域７４を有する、異なる構造を持つという点で、図４のデバイスとの違いがある。この連結領域７４は、２本の隣接するピラー４０間のギャップに架け渡された、より大きなフローティング領域４６である。前記連結領域７４は、隣接するフィールドプレート間のギャップ７２の下側にある隣接するピラー間の電圧を減少させる。これらギャップ７２は、前記フィールドプレートによってさほど保護されていないので、早期のパンチスルーまたは破壊的な絶縁破壊でさえ、これらの場所で別の方法で生じる可能性があり、この実施形態においてその可能性は減少するであろう。これは、さらにまた、図４の構成の安定性を増加させる。

さらなる改良はまた、図７で見ることができる。隣接するフローティング領域４６間の間隔５７は、外側フローティング領域４６間の方が、前記内側フローティング領域４６よりも大きく、前記外側フローティング領域４６は、前記内側フローティング領域よりも、前記活性領域３０から離れた前記終端領域３２にある。

図７は単に２つの異なる間隔を示すだけであるけれども、好適な実施形態は、前記活性領域３０から、前記終端領域３２を通じて外方に離れて移動するにしたがって、前記フローティング領域４６間で漸増する間隔を有する。

さらなる変型例は図４および図７とは異なるＲＥＳＵＲＦ構造７０およびピラー４０を示す図８に示されている。図８の構成では、各ピラー４０およびＲＥＳＵＲＦ構造７０は、溝４０、７０を充填したｐ型領域８０を有する溝４１の形式である。

再び、同じ構造が、前記ＲＥＳＵＲＦ構造７０を形成するための前記活性領域３０と、ピラー４０を形成するための前記終端領域３２の双方に用いられる。

図９は、さらなる代案の実施形態を示し、この実施形態では、前記ＲＥＳＵＲＦ構造は、多数の水平ｐ型層９０およびｎ型層９２として形成される。前記ピラー４０は存在しない。前記フローティング領域４６は、すでに述べたとおり、前記活性領域３０の周りに配置される。

この構造では、もはや隣接するピラーを連結せず、単に、フローティング領域４６と同じ（但し、幅はより大きい）構造を有するだけではあるけれども、前記連結領域７４はま依然として使用されていることに気付くであろう。

このタイプの層状ＲＥＳＵＲＦ構成は、多数のエピタキシャル工程および注入工程を用いて製造されることができる。

図１０は、さらなる組合せを示す。外側フィールドプレート５４、すなわち、前記活性領域３０から離れて配置されるフィールドプレートは、内方へ向かっており、言い換えれば、コンタクトホール５６から、複数のフローティング領域４６の上方を、前記活性領域３０へ向かって延在している。

しかしながら、最内側のフィールドプレート９６は、その内端、すなわち、前記活性領域３０に最近接の内端に接続され、前記活性領域３０から最も遠い外側端には接続されない。このように、このフィールドプレートは、前記活性領域３０から離れて外方に延在させる。

図１０は、この方法で接続される前記一の最内フィールドプレート９６を示すのみであるけれども、これは必須ではなく、フィールドプレートの内端（またはそのほかの場所）でコンタクトホールを有し、かつ前記活性領域３０から離れて延在するこの方法で、それらの外端で前記コンタクトホールと接続されている外側フィールドプレート５４のみと、複数のフィールドプレートが接続されることもまた可能である。

前記活性領域３０内においてＲＥＳＵＲＦ領域として作用するため、図４、図７、図８および図１０のピラーを、垂直方向と横方向（水平方向）に間隔を置いて複数のｐ型ドープ領域９８で置き換えたさらなる変更例を図１１に示す。

当業者は、本発明が、上述した実施形態に限定されるものではないということを理解するであろう。

特に、前記ｐ型およびｎ型不純物（ドープ）層は、逆にすることができる。

前記フローティング領域４６は、前記終端構造では、別個のピラーまたは領域として配置される必要はないが、前記活性領域の周りにリングとして、または要求に応じてその他の形状として配置されることもできる。

トレンチゲートを有する構造を含む能動素子、複雑なＲＥＳＵＲＦ構成、または、実際にそのような構造のいずれかの組合せの他の形状は、前記活性領域で用いられることができる。前記活性領域は、電界効果および／またはバイポーラ型デバイスを含むことができる。

二酸化ケイ素、窒化ケイ素、スピン‐オン・ガラスまたはその他の絶縁材料を含む、種々の絶縁材料は、絶縁層５２および絶縁領域４８に用いることができる。同様に、前記フィールドプレートは、金属、または、ケイ素化合物、サリサイド、多結晶シリコン、または、効果的な導体を提供する他の材料のような合金の組合せから作ることができる。

溝をエッチングし、それら溝を充填することによって、または、多層エピタキシャル成長および注入によって、または、その他の方法によって、前記スペーサ領域３８の交互部分を形成することを含む、種々の製造方法を用いることができる。

使用される前記半導体は限定されず、シリコンと同様、いずれかの半導体材料を用いることができる。

さらに、大部分の実施形態において、前記ＲＥＳＵＲＦ構造（有する場合）は、前記フローティングフィールド領域の下方に配置されるけれども、これが前記場合であることは絶対的な要件ではなく、前記ＲＥＳＵＲＦ構造が、独立してパターニングされることは完全に可能である。

前記実施形態は、ＲＥＳＵＲＦ構造に関して説明されてきたけれども、本発明を、ピラー、シートまたは領域のない、ＲＥＳＵＲＦ構造ではない構造に適用することは可能である。

電界の密集を説明する従来技術のデバイスの概略図である。 比較例に従うアプローチを示す図である。 別の比較例に従うアプローチを示す図である。 本発明に従う半導体デバイスの第１実施形態による側断面図である。 図４の構成の半導体本体の上面図である。 使用中の図４の構成を示す説明図である。 本発明に従う半導体デバイスの第２実施形態による側断面図である。 本発明に従う半導体デバイスの第３実施形態による側断面図である。 本発明に従う半導体デバイスの第４実施形態による側断面図である。 本発明に従う半導体デバイスの第５実施形態による側断面図である。 本発明に従う半導体デバイスの第６実施形態による側断面図である。

Claims (12)

1. 対向する第１主面および第２主面を有する半導体本体と、
   少なくとも１つの半導体構成部品を画定する前記半導体本体の活性領域と、
   前記活性領域の外側の終端領域と
   を具え、該終端領域は、
   横方向に間隔を置いて配置された複数のフローティングフィールド領域と、
   前記第１主面の上方の絶縁層と、
   前記終端領域にて、接続点で、前記絶縁層を貫通して前記第１主面に接続され、かつ、複数のフローティングフィールド領域の上方に、前記接続点から前記活性領域に向かって内側へ延在する、少なくとも１つのフィールドプレートと
   を含む、終端構造を有する半導体デバイス。
2. 前記フローティングフィールド領域が、前記第１主面で第１伝導型の半導体領域であり、
   前記第１伝導型とは逆の第２伝導型の、半導体本体の下側領域は、前記フローティングフィールド領域の下にあり、前記下側領域は、該下側領域および前記フローティングフィールド領域よりも低不純物濃度のスペーサ領域によって、前記フローティングフィールド領域から間隔を置いて配置される請求項１に記載の半導体デバイス。
3. 低不純物濃度の前記スペーサ領域が、前記終端領域から前記活性領域内に延在し、前記活性領域内でドリフト領域として作用する請求項２に記載の半導体デバイス。
4. 前記スペーサ領域は、第２伝導型の領域と交互に設けられる第１伝導型の領域を含み、前記第１伝導型と第２伝導型の前記交互領域はともに、前記フローティングフィールド領域および前記下側領域よりも低不純物濃度である請求項２または３に記載の半導体デバイス。
5. 前記スペーサ領域がピラーを含み、該ピラーは、前記スペーサ領域を貫通して前記下側領域まで垂直に延在し、前記ピラー間の第２伝導型の領域を画定する、第１伝導型の領域を含む請求項４に記載の半導体デバイス。
6. 前記終端領域において、前記ピラーが前記フローティングフィールド領域の下方に配置される請求項５に記載の半導体デバイス。
7. 前記スペーサ領域が、横方向に延在する第２伝導型の領域と、垂直方向に交互に配置される、横方向に延在する第１伝導型の領域を含む請求項４に記載の半導体デバイス。
8. 前記スペーサ領域が、第２伝導型の複数の領域と、横方向および垂直方向に交互に配置される、第１伝導型の複数の領域を含む請求項４に記載の半導体デバイス。
9. 前記フローティングフィールド領域が、前記終端領域における第１主面で、２次元配列の領域として配置される請求項２〜８のいずれか１項に記載の半導体デバイス。
10. 前記フローティングフィールド領域が、前記終端領域における第１主面で、６角形配列の領域として配置される請求項９に記載の半導体デバイス。
11. 前記活性領域から間隔をおいて配置される複数のフィールドプレートを具え、該フィールドプレートは、隣接するフィールドプレート間に少なくとも１つのギャップを画定し、
    隣接するフィールドプレート間の前記ギャップまたは各ギャップは、他のフローティングフィールド領域よりも広幅のフローティングフィールド領域である連結領域の上方に配置される請求項１〜１０のいずれか１項に記載の半導体デバイス。
12. 隣接するフローティングフィールド領域間の間隔は、前記活性領域により近い終端領域よりも、より遠い終端領域における方が広い請求項１〜１１のいずれか１項に記載の半導体デバイス。

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