JP2008541491A - 透明導電結合線を有する画素セルを備える撮像デバイス及びその画素セルを作る方法 - Google Patents
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Abstract
本発明は、光センサーに入射光を集光し、画素回路に電気接続を提供する透明導電材料の連結線を有する画素セルを備える撮像デバイス及びその製造方法に関する。
【選択図】 図２
Description
本発明は、透明導電結合線を有する画素セルを有する撮像デバイス及びその画素セルを作る方法に関する。
電荷結合デバイス（ＣＣＤ）及び相補型金属酸化膜半導体（ＣＭＯＳ）センサーを含む撮像デバイスは、一般に撮像応用に用いられてきた。ＣＭＯＳ撮像器回路は、画素セルの集光面アレイを備え、セルの各々は、光センサー、例えば、基盤の特定の部分に光発生電荷を集積するための光ゲート、光導体又は光ダイオードを備える。各画素セルは、読み出し回路の一部である出力トランジスターのゲートに接続される、基盤の上に又は中に形成される電荷蓄積領域を有する。電荷蓄積領域は、浮遊拡散領域として構成され得る。いくつかの撮像器回路において、各画素は、光センサーから蓄積領域へ電荷を転送するためのトランジスターのような少なくとも１個の電子デバイス及び１個のデバイス、通常同様に電荷転送に先立って蓄積領域を所定の電荷レベルにリセットするためのトランジスターを備える。
ＣＭＯＳ撮像器において、画素セルのアクティブ素子は、以下の機能を実行する：（１）フォトンー電荷変換、（２）映像電荷の蓄積、（３）蓄積領域を公知の状態にリセットすること、（４）蓄積領域への電荷の転送、（５）読み出しのための画素の選択、及び（６）画素電荷を表す信号の出力及び増幅。光電荷は、初期電荷蓄積領域から蓄積領域へ移動する時に増幅され得る。蓄積領域の電荷は、通常、ソースフォロワー出力トランジスターにより画素出力電圧に変換される。
模範的ＣＭＯＳ撮像回路、そこでの処理ステップ及び撮像回路の様々なＣＭＯＳ素子の機能の詳細な説明は、例えば、全てＭｉｃｒｏｎ Ｔｅｃｈｎｏｌｏｇｙ、 Ｉｎｃに譲渡される、米国特許番号６，１４０，６３０、米国特許番号６，３７６，８６８、米国特許番号６，３１０，３６６、米国特許番号６，３２６，６５２、米国特許番号６，２０４，５２４、米国特許番号６，３３３，２０５及び米国特許番号６，８５２，５９１に記載されている。各先行の公表事項は、ここでそれらの完全な参照により取り入れられている。
ＣＭＯＳ撮像器のような従来の撮像デバイス５０は、図１に例示される。撮像デバイス５０は、４個のトランジスター（４Ｔ）画素セル１０の上に形成される従来のマイクロレンズ１１を備える。撮像される対象からの光は、フォトン１０００として入射され、一般的にカラーフィルター１７２の上に形成される従来のマイクロレンズ１１を通過する。各カラーフィルターは、それぞれの特別な光の大部分を画素セル１０の光センサー１２に通過させます。色は、波長の特別な範囲を有する光であると定義される。典型的な色フィルターは、赤、緑及び青フィルター（ＲＧＢ）又はシアン、マジェンタ及び黄色（ＣＭＹ）フィルターを備える。
光センサー１２は、ｐ−型基盤上に形成され得るｐ−型エピタキシー層１４内のｐ−型領域１２ａ及びｎ−型領域１２ｂを有する。画素セル１０は、ピン止め光ダイオード、転送トランジスターゲート１６、浮遊拡散領域１８、リセットトランジスターゲート２２、関連するソース／ドレイン領域を有するソースフォロワートランジスターゲート２４及び関連するソース／ドレイン領域を有する行選択トランジスターゲート２６として実行され得る光センサー１２を備える。光センサー１２は、転送トランジスターゲート１６が転送ゲート制御信号ＴＸによって活性化される時に転送トランジスターゲート１６により浮遊拡散領域１８に電気的に接続される。
リセットトランジスターゲート２２は、浮遊拡散領域１８及び画素供給電圧（例えば、Ｖａａ―Ｖｐｉｘ）線３１間に接続される。リセット制御信号ＲＳＴは、当該技術分野で公知の画素供給電圧Ｖａａ―Ｖｐｉｘレベルに浮遊拡散領域１８をリセットするリセットトランジスターゲート２２を活性化するために用いられる。ソースフォロワートランジスターゲート２４は、電荷伝送線２３により浮遊拡散領域１８に接続され、アレイ供給電圧線３１及び行選択トランジスターゲート２６間に接続される。ソースフォロワートランジスターゲート２４は、電気的な出力電圧信号を生成するために浮遊拡散領域１８で蓄積される電荷に応答する。行選択トランジスターゲート２６は、ソースフォロワートランジスターゲート２４及びその出力電圧信号を選択的に画素アレイの列線２８に接続するために、行選択信号ＳＥＬによって制御可能である。
図１の撮像デバイス５０はうまく動作するが、全体の撮像デバイス５０のサイズが画素セルからのフォトンー発生電荷を読み出すプロセスに伴う多数の層により限定される。一例のように、図１は、電気的に浮遊拡散領域１８をソースフォロワートランジスターゲート２４に結合する電荷伝送線２３を備え得る金属化層Ｍ１を備える。
更に、撮像デバイス５０はまた、列及び電圧線２８，３１を備え得る追加の金属化層Ｍ２を備える。尚、固体撮像器のＭ１及びＭ２層内に配列される特別な導体は、図１に示されるそれらから異なり得るが、通常、少なくとも２個の金属化層Ｍ１，Ｍ２は存在する。より複雑な設計において、第三の金属化層Ｍ３が同様に、Ｍ２層の上に採用され得る。
Ｍ１及びＭ２材料層（及びＭ３層、もし用いれば）内の複数の連結線は、不透明な金属材料から製造されるので、結合線は、光センサー１２に衝突するフォトン１０００を妨害しない画素のアレイの位置に置かれなければいけない。これは、それらが光センサー１２を横切らないように結合線の配線をすることを必要とする。
その上、撮像デバイス５０に入るフォトン１０００は、光センサー１２によって捕捉される全体映像を減らすＭ１及びＭ２層内の不透明な金属材料で反射することができ、結果、より劣る映像品質をもたらす。Ｍ１及びＭ２層内の導体の配線をする時にこれはまた考察されなければならない。
それにより、光センサー１２への光経路を妨害せずに伝導性の配線を容易にする撮像器が望まれる。
様々な模範的実施例における本発明は、電気接続を作るために光透過導体を採用し、また撮像デバイスの光透過部分として供するために構成され配列され得る撮像デバイスを提供する。いくつかの実施例において透明導電材料は、マイクロレンズとして動作するために構成され配列される、一方その他においてカラーフィルターとして動作するためにそれが構成され配列される。
上述の特徴及び本発明の利点は、付属の図面を参照して提供する以下の詳細な説明からより明瞭に理解される。
ここに使われるように、用語「半導体基盤」及び「基盤」は、あらゆる半電体基礎の構造を含むと理解されるべきである。半導体構造は、シリコン、シリコン―オン―絶縁体（ＳＯＩ）、シリコン―オン―サファイア（ＳＯＳ）、シリコン―ゲルマニウム、ドープされた及びドープされていない半電体、ベース半導体土台によりサポートされるシリコンエピタキシー層及び他の半導体構造を含むと理解されるべきである。半導体はシリコンの基盤である必要はない。半導体は、ゲルマニウム又は砒化ガリウムであり得る。以下の記述において言及が半導体基盤にされる時、以前のプロセスステップがベース半電体又は土台内に又は上に領域又は接合を形成するために利用され得る。
ここに用いられる用語「画素セル」は、フォトンを電気信号に変換するための光センサー及び関連回路を含む光素子ユニットセルをいう。例示の目的に対して、単一の代表画素及びその形成の方法がこの中の図面及び記述に例示される、しかし、通常、複数の類似の画素の製造は、同時に進む。それにより、以下の詳細説明は限定感覚で受け取るべきではない。
以下の記述において、本発明は、簡単のためにＣＭＯＳ撮像器に関して記述する、しかし、本発明は、電荷結合デバイス（ＣＣＤ）及び他の状態撮像器に用いられる画素を含むあらゆる撮像器セルのあらゆる光センサーに広範囲に応用可能である。
図２を参照して、本発明の典型的実施例に従って構成されるＣＭＯＳ撮像デバイス１５０の代表的部分断面図が例示される。図２の撮像デバイス１５０は、ｐ−型基盤上に用意されるエピタキシー層１４内のｐ−型領域１２ａ及びｎ−型領域１２ｂ、転送トランジスターゲート１６、浮遊拡散領域１８、リセットトランジスターゲート２２、関連するソース／ドレイン領域を有するソースフォロワートランジスターゲート２４及び関連するソース／ドレイン領域を有するゲート２６を持つ行選択トランジスターを備える光センサー１２（光ダイオードとして実装）を持つ画素セルを備える。意味深いことに、図２の撮像デバイス１５０はまた、行選択トランジスターゲート２６のドレイン領域２６ａに導体１５２（部分的に図的に例示）によって電気的に接続される透明導電材料で形成される透明な列線１１１を備える。透明な列線１１１は、入射光１０００を光センサー１２に集光するためにマイクロレンズとして作られる。透明な列線１１１はまた、当該技術分野で公知の列線画素読み出し回路に結合される。
透明な列線１１１は、透明導電材料で形成される。透明導電材料は、スズ、インジウム、亜鉛及びカドミウムから成るグループから選ばれる材料の半導体酸化物で形成され得る。これにより、透明導電材料は、ＳｎＯ２、Ｉｎ２Ｏ３、Ｃｄ２ＳｎＯ４、ＺｎＯ、Ｚｎ２ＳｎＯ４、ＺｎＳｎＯ３、Ｃｄ２ＳｎＯ４、（Ｚｎ２ＳｎＯ４）４、（ＭｇＩｎ２Ｏ４）５、（ＣｄＳｂ２Ｏ６：Ｙ）６、（ＺｎＳｎＯ３）７、（ＧａＩｎＯ３）８、（Ｚｎ２Ｉｎ２Ｏ５）９、及び（Ｉｎ４Ｓｎ３Ｏ１２）１０、及びインジウム・スズ酸化物（ＩＴＯ）から成るグループから選ばれ得る。
動作において、フォトン１０００は、フォトン１０００が光センサー１２のｐ−型領域１２ａの表面に衝突し、光センサー１２のｎ−型領域１２ｂに集められる電子を発生するためにカラーフィルター１７２を通して集光されるように、透明な列線１１１を通過する。電荷は、転送トランジスターゲート１６を通じてソースフォロワートランジスターゲート２４に電気的に結合される浮遊拡散領域１８に転送される。ソースフォロワートランジスターゲート２４からの出力信号は、関連する行選択トランジスター２６により透明な列線１１１にゲート通過される。導体ＳＥＬからの行選択信号が活性化される時、ソースフォロワートランジスター２４により生成される信号電圧は、透明な列線１１１にゲート通過され、そこで更に、図１２に関して以下に論じられる、透明な列線１１１に結合されるサンプル／ホールド回路及び他の信号処理回路によって処理される。
入射光からのフォトン１０００を集光するため及びソースフォロワートランジスター２４により処理される信号を読み出し回路に導くための透明な列線１１１を有する図２の撮像デバイス１５０は、透明な列線１１１は現在撮像器のトップに移動させられ、導体及びマイクロレンズの両機能を提供するように通常１又は複数のこれらの層に存在する列線（例えば、列線２８（図１））としてのＭ１及びＭ２層内の導体配線を簡単にする。透明な列線１１１は、入射光の集光及び信号を導くことの両利用を提供する。これは、製造を簡単にし、製造コストを下げる。
更に、透明な列線１１１を形成するために使用できる透明導電材料は、一般的に画素セルマイクロレンズ（例えば、マイクロレンズ１１（図１））に用いられる材料より安く、その結果、更なる製造の価格節約をもたらす。
尚、図２の撮像デバイス１５０は、ｐ―ｎ―ｐ光センサー構成（つまり、ｎ−型領域１２ｂに形成されるｐ−型領域１２ａが、今度はｐ−型エピタキシー層１４内に形成される）を有する画素セル１０を備えるように例示されるが、それはいかなる意味においても限定を意図するものではない。例えば、画素セル１０は、エピタキシー層１４がｎ−型基盤で、光センサー１２はｐ−型領域１２ｂ内に形成されるｎ−型領域１２ａを有するｎ−ｐ−ｎ構成をもって形成され得る。光ゲート、光トランジスター及び光導体のような他の光センサー構造もまた用いられ得る。
透明な列線１１１は、図２の中でほぼ楕円断面形状を有するとして例示されるが、例示はいかなる意味においても限定を意図するものではない。例えば、透明な列線１１１は、実質的に長方形、楕円形又は円形の断面及び／又は上面図形状を持ち得る。
尚、透明結合線が例示され、透明な列線１１１として記述されるが、それは、一般的に画素回路に用いられるあらゆる結合線、例えば、Ｖａａ―ｐｉｘ線、電荷伝送線、リセット制御信号線、行選択線又は供給電圧線でも良く、例示された列線１１１に限定されない。透明導電の連結線は、画素セル１０の光センサー１２に光を集光することが可能で、画素回路に電気接続を提供しなければならない。
図３−６は、図２の撮像デバイス１５０を製造する典型的な方法を例示する。図３に例示するように、平坦化層１６０、例えば、ＢＰＳＧ層は、光センサー１２、転送トランジスターゲート１６、浮遊拡散領域１８、リセットトランジスターゲート２２、ソース／ドレイン領域３０、ソースフォロワートランジスターゲート２４及び行選択トランジスターゲート２６が中に及び上に形成されたエピタキシー層１４の上に形成される。平坦化層１６０は、二酸化珪素、ホウ珪酸塩ガラス（ＢＳＧ）、リン珪酸塩ガラス（ＰＳＧ）及びホウ素―リンー珪酸塩ガラス（ＢＰＳＧ）から成るグループから選ばれる材料を含むあらゆる材料で形成できる。図３はまた、層１６０のビア穴を通じてソースフォロワートランジスター２４のゲートを浮遊拡散領域１８に接続する平坦化層１６０の上に形成される電荷伝送線２３を例示する。導体のパターン化された層はまた、平坦化層１６０の上に形成され、エピタキシー層１４と平坦化された層１６０の上に形成される導体のパターン化された層間の電気接続（層１６０のビア穴を通じて）を可能にし、図１２に関して以下で論じられるように、今度は電気接続を外部回路に提供する。
図４は、平坦化層１６０の上に形成される第一及び第二のインター層、誘電体層（ＩＬＤ層）１６２，１６４を例示する。第一及び第二のＩＬＤ層１６２，１６４は、例えば、シリコン窒化物のようなあらゆる絶縁材料で形成できる。第二のＩＬＤ層１６４が形成される前に、第一のＩＬＤ層１６２は、通常、ビア穴を提供するためにＣＭＰ（化学機械研磨）平坦化されエッチングされる。ビア穴は導電材料で満たされ、そしてパターン化された導体の第二の層は、第一のＩＬＤ層１６２の上に形成され、エピタキシー層１４構造と第一のＩＬＤ層１６２内の導体間の電気接続を可能にし、図１２に関して以下で論じられるように、今度は電気接続を外部回路に提供する。
図５は、ビア穴を提供するために通常ＣＭＰ（化学機械研磨）平坦化されエッチングされる第一のＩＬＤ層１６２の上に形成される第二のＩＬＤ層１６４を例示する。ビア穴は導電材料で満たされ、そして透明な列線前駆体１１１ａが第二のＩＬＤ層１６４の上に形成される。尚、カラーフィルター１７２は、通常、透明な列線前駆体１１１ａが撮像デバイス上にデポジットされる前に形成される。
尚、第一及び第二のＩＬＤ層１６２，１６４は同じ材料で形成される必要はない。更に、平坦化層１６０内のビア穴作成のための凹部、第一のＩＬＤ層１６２及びＩＬＤ材料層１６４は、化学エッチング、反応性イオンエッチング（ＲＩＥ）又は他のビア穴作成手段によって形成できる。
図６は、完全な撮像デバイス１５０を例示する。透明な列線前駆体１１１ａ（図５）は、光センサー１２上でパターンにエッチングされる。そして、パターン化された透明な列線前駆体１１１ａ（図５）は、パターン化された透明な列線前駆体１１１ａが溶け、透明な列線１１１を形成するために用いられる材料の表面張力に基づいて半分の楕円形状を形成するように加熱される。
尚、平坦化層１６０又は第一及び第二のＩＬＤ層１６２，１６４の上に形成される接点１５２及び／又は他のパターン化された導体の全ては、透明導電材料で形成でき、そしてこれらの部品は、透明な列線１１１から成る同一材料で形成し得る。
更に、撮像デバイス１５０は、応用に応じて、平坦化層１６０及び第一及び第二のＩＬＤ層１６２，１６４の上又は下に形成される更に多くの層を含むことができる。
図７は、本発明の第二の模範的実施例に従って構成される撮像デバイス２５０を例示する。図２の撮像デバイス１５０のように、図７の撮像デバイス２５０は、入射光のフォトン１０００を光センサー１２に集光し、行選択トランジスターゲート２６のドレイン領域２６ａから読み出し回路（図示しない）へ画素出力信号電荷を導くための透明な列線１１１を備える。図７の撮像デバイス２５０はまた、入射光からのフォトン１０００を光センサー１２に集光し得る透明導電材料で形成される電圧供給線１３１（Ｖａａ―Ｐｉｘ）を備える。電圧供給線１３１は、電気的にソース／ドレイン領域３０に結合できる。この導体は透明なので、それは光センサー１２の光学的な経路を横断し得、これにより導体配線を簡単にする。
通常、平坦化層１６０及び／又は第一の及び第二のＩＬＤ層１６２，１６４（図６）を含む画素セル用の信号線は、行リセットゲート信号線、転送ゲート信号線及び行選択ゲート信号線を備える。これら信号線のいずれもまた、透明導電材料で作られ、透明な列線１１１から光センサー１２への光経路を通じて平坦化層１６０及び／又は第一及び第二のＩＬＤ層１６２，１６４（図６）に配線し得る。
尚、電圧供給線１３１は、透明な列線１１１と同じ透明導電材料又は異なる透明導電材料で形成できる。
図８は、透明導電材料によって形成される電圧供給線２３１が半分の楕円形状を持つように形成される本発明の第三の実施例に従って構成される撮像デバイス３５０を例示する。図６に関して上述されるように、電圧供給線２３１は、従来のフォトリソグラフィによりパターン化できる。そして電圧供給線２３１は、半分の楕円形状を形成するために熱処理される。絶縁体１８０が電圧供給線２３１上に形成でき、半分の楕円形状の電圧供給線２３１の上に積まれる。例示されたカラーフィルター１７２は、絶縁体１８０上に形成され、それはまた半分の楕円形状の絶縁体１８０の上に積まれる。透明な列線１１１は、今度は半分の楕円のカラーフィルター１７２の上に形成でき、そしてカラーフィルター１７２の上に積まれる。図８はまた、透明な列線１１１から電圧供給線２３１を電気的に絶縁するために電圧供給線２３１の上の絶縁体１８０を例示する。模範的実施例の透明な列線１１１は、ほぼ楕円形状を有している。カラーフィルター１７２は、透明な列線１１１の下に形成される。電圧供給線２３１の形状は、画素セル１０の光センサー１２に集光されるフォトン１０００の量を増やし得る。
図９は、本発明の実施例の一つに従って製造される撮像デバイスアレイ６００の上面図を例示する。例示された撮像デバイスアレイ６００は、少なくとも１個の本発明の撮像デバイス（例えば、１５０、２５０、３５０（図２、７又は８の））を含む。撮像デバイスアレイ６００は、所定数の列６０１及び行６０２に配列される複数の撮像デバイスから成る。図９は、各画素セルの行選択トランジスターゲート２６（例えば、図２）のドレイン領域を外部回路に結合する単一線として形成される列線１１１を例示する。例示されるように、列線１１１のそれぞれは、楕円同士が重なってくっつきあっている、つまり、特別な列６０１の各列線は、各列線１１１が列の隣接の列線１１１と結合するように製造される。例示された撮像デバイスアレ６００はまた、各列６０１を電気的に絶縁するために列６０１の各々の間に形成される絶縁体１８３を有する。動作において、デバイスアレイ６００の画素セルの各行は、図１２に関して以下で更に詳細に論じられるように、連続して読み出すことができる。
図９の撮像デバイスアレイ６００は１０×８撮像デバイスアレイとして例示されるが、撮像デバイスアレイは、一般的に多数の列及び行に配列される数百万の撮像デバイス（それぞれが画素セルを持つ）を含む。更に、透明な列線１１１の形状は変えることができる。例えば、各撮像デバイス１５０の光センサー１２（図２）上の透明な列線１１１は、光センサー上で実質的に長方形であり得る。光センサー１２（図１２）上の各々の透明な列線１１１はまた、金属線又は透明導電材料によって接続でき得る。
図１０は、透明な列線１１１上に形成される行選択線７０１を有して製造される図９の撮像デバイスアレイ６００に使用される撮像デバイス１５０の断面図を例示する。上記に定義されるように、例示された行選択線７０１は透明導電材料で形成される。図１０に例示されるように、行選択線７０１は半分の楕円形状の列線１１１上に形成され得る。あるいは、行選択線７０１は、列線１１１上に形成され、その後、平坦面を持つように平坦化され得る。行選択線７０１は更に、画素セル１０の光センサー１２に入射光１０００を集光し得る。尚、行選択線７０１は、透明な列線１１１と同じ材料で形成でき得る。行選択線７０１はまた、透明な列線１１１と異なる材料で形成でき得る。絶縁体１８０は、通常、電気的に各導体を絶縁するために透明な列線１１１及び行選択線７０１の間に設けられる。
図１１は、複数の図１０の撮像デバイス１５０の部分上面図を例示する。例示された行選択線７０１は、半分の楕円の透明な列線１１１上に形成され、そして列線１１１の半分の楕円形状の形状の上に積まれる。行選択線７０１は更に、画素セル１０（図１０）の光センサー１２（図１０）に入射光１０００を集光し得る。尚、絶縁体１８０は、通常、各導体を電気的に絶縁するために透明な列線１１１及び行選択線７０１間に設けられる。
図１２は、行選択線７０１が透明な列線１１１及び光センサー１２間に形成される本発明の第五の模範的実施例に従って構成される撮像デバイス５５０の断面図を例示する。行選択線７０１は半分の楕円形状を持つように例示されるが、例示はいかなる意味においても限定を意図するものではない。例えば、行選択線７０１は、実質的に円、ほぼ円又は長方形状を持ち得る。
図１３は、本発明の画素アレイを取り入れるＣＭＯＳ撮像器６０８を例示する。画素アレイは、図２、８、９、１０又は１２の模範的実施例のいずれか一つで形成され得るが、図１３は、図９の撮像デバイスアレイ６００を例示する。撮像デバイスアレイ６００の各行の各撮像デバイス１５０（図９）の画素セル１０（図２）は、行選択線によって同時に全てオンされる、そして各列の画素セルは、それぞれの透明な列線１１１（図９）によって選択的に出力される。複数の行及び列線（透明な列線１１１（図９））は、全ての撮像デバイスアレイ６００に対して提供される。行線は、行アドレスデコーダ６２０に応答して行駆動回路６１０によって連続して選択的に活性化される、そして透明な列線１１１（図９）は、列アドレスデコーダ６７０に応答して列駆動回路６６０によって活性化される各々の行に対して連続して選択的に活性化される。これにより、行及び列アドレスが、撮像デバイス１５０（図９）の各画素１０に対して提供される。ＣＭＯＳ撮像器は、画素読み出し用に適切な行及び列線を選択するためのアドレスデコーダ６２０，６７０及び選択された行及び列線の駆動トランジスターに駆動電圧を印加する行及び列駆動回路６１０，６６０を制御する制御回路６５０により運用される。
画素出力信号は、通常、リセットされるとき浮遊拡散領域（ソースフォロワートランジスターを介して）から取られる画素リセット信号Ｖｒｓｔ及び映像により発生される電荷がそれに転送されたのち浮遊拡散領域（ソースフォロワートランジスターを介して）から取られる画素映像信号Ｖｓｉｇを含む。Ｖｒｓｔ及びＶｓｉｇ信号は、サンプル／ホールド回路６６１により読み取られ、画素に当たる光の量を表す各画素セル１０用の差分信号（Ｖｒｓｔ − Ｖｓｉｇ）を生成する差分増幅器６６２によりＶｒｓｔ から Ｖｓｉｇが差し引かれる。この信号差分は、アナログ／デジタル変換器６７５によりデジタル化される。それから、デジタル化された画素信号は、デジタル映像を形成し出力するために映像処理器６８０へ送られる。更に、図１３に描かれるように、ＣＭＯＳ撮像器デバイス６０８は半導体チップ（例えば、ウェーハ１５００）上に含まれ得る。
図１４は、本発明の撮像デバイス６０８（図１３に例示される撮像デバイス６０８のような）を備える典型的なプロセッサー方式９００を示す。プロセッサー方式９００は、画像センサーデバイスを備えることができるデジタル回路を持つ方式の代表例である。制限することなく、そのような方式は、コンピュータ方式、カメラ方式、スキャナー、機械視覚、車両ナビゲーション、映像電話、監視方式、自動焦点方式、星追尾方式、動き検知方式、画像安定方式及び他の撮像器を採用する方式を備えることができる。
方式９００、例えばカメラ方式は、バス９０４上で入力／出力（Ｉ／Ｏ）デバイス９０６と通信するマイクロプロセッサーのような中央処理装置（ＣＰＵ）９０２から成る。撮像デバイス６０８はまた、バス９０４上でＣＰＵ９０２と通信する。プロセッサー基礎の方式９００はまた、ランダムアクセスメモリ（ＲＡＭ）９１０を備え、同様にバス９０４上でＣＰＵ９０２と通信するフラッシュメモリのような着脱可能メモリ９１４を備えることができる。撮像デバイス６０８は、単一の集積回路上で又はプロセッサーと異なるチップ上でメモリ記憶の有り又は無で、ＣＰＵ、デジタル信号プロセッサー又はマイクロプロセッサーのようなプロセッサーと組み合わされ得る。
尚、本発明はＣＭＯＳ撮像デバイス（例えば、図２、８、９、１０及び１２の１５０、２５０、３５０、５５０）への特別な参照で記述されたが、本発明は広範囲の応用を持ち、全ての撮像装置に利用され得る。例えば、本発明は、電荷結合デバイス（ＣＣＤ）撮像器と結合して利用され得る。上述の記述及び図面は、本発明の目的、特徴及び利点を達成する好ましい実施例を例示する。一定の利点及び好ましい実施例が上記に記述されたが、当該分野の技術者は、置き換え、追加、削除、変更及び／又はその他の変更が本発明の趣旨又は範囲から逸脱しない範囲で行われ得ることを理解する。それにより、本発明は、前述の記述によって限定されず、付属の特許請求範囲によってのみ制限される。
Claims (42)
- 電荷蓄積領域を有する光センサーと、
前記光センサーに結合して、少なくとも１個の画素出力信号を生成するように前記画素セルを動作させる、画素回路と、
前記光センサーに入射光を集光し、前記回路に電気接続を提供するための透明導電材料の連結線と
を備える画素セル。 - 前記透明導電材料は、スズ、インジウム、亜鉛及びカドミウムから成るグループから選ばれる材料の半導体酸化物で形成されることを特徴とする請求項１記載の画素セル。
- 前記透明導電材料は、ＳｎＯ２、Ｉｎ２Ｏ３、Ｃｄ２ＳｎＯ４、ＺｎＯ、Ｚｎ２ＳｎＯ４、ＺｎＳｎＯ３、Ｃｄ２ＳｎＯ４、（Ｚｎ２ＳｎＯ４）４、（ＭｇＩｎ２Ｏ４）５、（ＣｄＳｂ２Ｏ６：Ｙ）６、（ＺｎＳｎＯ３）７、（ＧａＩｎＯ３）８、（Ｚｎ２Ｉｎ２Ｏ５）９及び（Ｉｎ４Ｓｎ３Ｏ１２）１０及びインジウム・スズ酸化物から成るグループから選ばれることを特徴とする請求項２記載の画素セル。
- 前記透明導電材料は、インジウム・スズ・酸化物であることを特徴とする請求項１記載の画素セル。
- 前記透明導電材料の連結線は、半分の楕円である断面形状を有することを特徴とする請求項１記載の画素セル。
- 前記透明導電材料の連結線は、実質的に円、長方形及び楕円から成るグループから選ばれるトップダウン形状を有することを特徴とする請求項１記載の画素セル。
- 前記透明導電材料の連結線は、前記電荷蓄積領域を外部回路へ結合することを特徴とする請求項１記載の画素セル。
- 前記透明導電材料の連結線は、前記電荷蓄積領域と関連するゲートに接続されることを特徴とする請求項７記載の画素セル。
- 前記透明導電材料の連結線は、トランジスターのソース／ドレイン領域に結合され、前記トランジスターのトランジスターゲートは、前記関連する電荷蓄積領域をリセットすることが可能であることを特徴とする請求項１記載の画素セル。
- 前記透明導電材料の連結線は、前記トランジスターゲートの前記ソース／ドレイン領域に電圧を印加可能であることを特徴とする請求項９記載の画素セル。
- 前記透明導電材料の連結線は、前記電荷蓄積領域をトランジスターゲートに結合することを特徴とする請求項１記載の画素セル。
- 前記透明導電材料の連結線は、トランジスターゲートに電圧を印加可能であり、前記トランジスターゲートは前記電荷蓄積領域に集められる電荷の出力をゲート通過させることを特徴とする請求項１記載の画素セル。
- 電荷蓄積領域を有する光センサーと、
前記光センサーによって蓄積される電荷を蓄えるための関連する電荷蓄積領域と、
少なくとも１個の画素出力信号を生成するように前記画素セルを動作させるための前記光センサー及び電荷蓄積領域に結合される画素回路と、
前記光センサーに入射光を集光し、前記回路に電気接続を提供するための透明導電材料の連結線と
を備える画素セル。 - 半導体基盤に形成される画素セルのアレイを備え、
前記アレイの各画素セルは、
少なくとも１個のドープされた領域を有する光センサーと、
前記光センサーから電荷を集めるための前記光センサーに電気的に結合される関連する電荷蓄積領域と、
前記光センサーからの前記集められた電荷を画素出力信号に変換するための前記電荷蓄積領域に結合する第一のトランジスターゲートと、
前記画素出力信号を第一の透明導電材料の連結線に出力するための第二のトランジスターゲートを備え、ここで、前記第一の透明導電材料の連結線は、入射光を前記光センサーに集光し、前記画素出力信号を読み出し回路に導くことが可能である
ことを特徴とする撮像器集積回路。 - 前記基盤に形成され、前記アレイにより獲得される映像を表す画素出力信号を受信し処理し、前記映像を表す出力データを提供するための前記アレイに電気的に接続される信号処理回路を更に備える請求項１４記載の集積回路。
- 前記透明導電材料は、スズ、インジウム、亜鉛及びカドミウムから成るグループから選ばれる材料の半導体酸化物で形成されることを特徴とする請求項１４記載の集積回路。
- 前記透明導電材料は、ＳｎＯ２、Ｉｎ２Ｏ３、Ｃｄ２ＳｎＯ４、ＺｎＯ、Ｚｎ２ＳｎＯ４、ＺｎＳｎＯ３、Ｃｄ２ＳｎＯ４、（Ｚｎ２ＳｎＯ４）４、（ＭｇＩｎ２Ｏ４）５、（ＣｄＳｂ２Ｏ６：Ｙ）６、（ＺｎＳｎＯ３）７、（ＧａＩｎＯ３）８、（Ｚｎ２Ｉｎ２Ｏ５）９及び（Ｉｎ４Ｓｎ３Ｏ１２）１０、窒化珪素及びインジウム・スズ酸化物から成るグループから選ばれることを特徴とする請求項１４記載の集積回路。
- 前記透明導電材料は、インジウム・スズ・酸化物であることを特徴とする請求項１４記載の集積回路。
- 第三のトランジスターゲートのソース／ドレイン領域に結合される第二の透明導電材料の連結線をさらに備え、ここで、前記第三のトランジスターゲートは、前記関連する電荷蓄積領域をリセットすることが可能である請求項１４記載の集積回路。
- 前記第二の透明導電材料の連結線は、前記光センサーに入射光を集光することが可能であることを特徴とする請求項１９記載の集積回路。
- 前記第二のトランジスターゲートに結合される行選択線をさらに備え、ここで、前記行選択線は、前記第二のトランジスターゲートに電圧を印加可能である請求項１９記載の集積回路。
- 前記行選択線は、透明導電材料で形成され、前記光センサーに入射光に集光することが可能であることを特徴とする請求項２１記載の集積回路。
- 電荷蓄積領域を有する光センサーを形成することと、
前記光センサーによって集積される電荷を蓄えるための関連する電荷蓄積領域を形成することと、
少なくとも１個の画素出力信号を生成するように前記画素セルを動作させるための前記光センサー及び電荷蓄積領域に結合する画素回路を形成することと、
前記光センサーに入射光を集光し、前記回路に電気接続を提供するための透明導電材料の連結線を形成すること
を備える画素セルを形成する方法。 - 前記透明導電材料の連結線は、前記透明導電材料の連結線が前記電荷蓄積領域をトランジスターのゲートに結合するようなものであることを特徴とする請求項２３記載の方法。
- 前記透明導電材料の連結線は、前記透明導電材料の連結線が外部回路を前記電荷蓄積領域に関連するゲートのドレイン領域に結合するように形成されることを特徴とする請求項２３記載の方法。
- 前記透明導電材料の連結線は、前記透明導電材料の連結線が前記電荷蓄積領域を外部回路に結合するように形成されることを特徴とする請求項２３記載の方法。
- 電荷蓄積領域を有する光センサーと、
少なくとも１個の画素出力信号を生成するように前記画素セルを動作させるための前記光センサーに結合される画素回路と、
前記画素回路の上に形成されるマイクロレンズに関連する透明導電材料の連結線と
を備える画素セル。 - 前記透明導電材料は、スズ、インジウム、亜鉛及びカドミウムから成るグループから選ばれる材料の半導体酸化物で形成されることを特徴とする請求項２７記載の画素セル。
- 前記透明導電材料は、ＳｎＯ２、Ｉｎ２Ｏ３、Ｃｄ２ＳｎＯ４、ＺｎＯ、Ｚｎ２ＳｎＯ４、ＺｎＳｎＯ３、Ｃｄ２ＳｎＯ４、（Ｚｎ２ＳｎＯ４）４、（ＭｇＩｎ２Ｏ４）５、（ＣｄＳｂ２Ｏ６：Ｙ）６、（ＺｎＳｎＯ３）７、（ＧａＩｎＯ３）８、（Ｚｎ２Ｉｎ２Ｏ５）９及び（Ｉｎ４Ｓｎ３Ｏ１２）１０及びインジウム・スズ酸化物から成るグループから選ばれることを特徴とする請求項２８記載の画素セル。
- 前記透明導電材料は、インジウム・スズ・酸化物であることを特徴とする請求項２７記載の画素セル。
- 前記透明導電材料の連結線は、半分の楕円である断面形状を有することを特徴とする請求項２７記載の画素セル。
- 前記透明導電材料の連結線は、実質的に円、長方形及び楕円から成るグループから選ばれるトップダウン形状を有することを特徴とする請求項２７記載の画素セル。
- 前記透明導電材料の連結線は、前記電荷蓄積領域を外部回路に結合することを特徴とする請求項２７記載の画素セル。
- 前記透明導電材料の連結線は、前記電荷蓄積領域に関連するゲートに接続されることを特徴とする請求項３３記載の画素セル。
- 前記透明導電材料の連結線は、トランジスターのソース／ドレイン領域に結合され、前記トランジスターのトランジスターゲートは前記関連する電荷蓄積領域をリセット可能であることを特徴とする請求項２７記載の画素セル。
- 前記透明導電材料の連結線は、前記トランジスターゲートの前記ソース／ドレイン領域に電圧を印加可能であることを特徴とする請求項３５記載の画素セル。
- 前記透明導電材料の連結線は、前記電荷蓄積領域をトランジスターゲートに結合することを特徴とする請求項２７記載の画素セル。
- 前記透明導電材料の連結線は、トランジスターゲートに電圧を印加可能であり、前記トランジスターゲートは前記電荷蓄積領域に集められる電荷の出力をゲート通過させることを特徴とする請求項１記載の画素セル。
- 各々が電荷蓄積領域を有する複数の光センサーと、
画素出力信号を生成するように前記画素セルアレイを動作させるための前記複数の光センサーにそれぞれ結合される複数の画素回路と、
前記複数の光センサーにそれぞれ関連する複数のマイクロレンズ、前記マイクロレンズは前記画素回路に関連する電気信号のための電気信号経路の一部であると
を備える画素セルアレイ。 - 前記複数のマイクロレンズの少なくとも１個は、スズ、インジウム、亜鉛及びカドミウムから成るグループから選ばれる材料の半導体酸化物で形成されることを特徴とする請求項３９記載の画素セルアレイ。
- 前記複数のマイクロレンズの少なくとも１個は、ＳｎＯ２、Ｉｎ２Ｏ３、Ｃｄ２ＳｎＯ４、ＺｎＯ、Ｚｎ２ＳｎＯ４、ＺｎＳｎＯ３、Ｃｄ２ＳｎＯ４、（Ｚｎ２ＳｎＯ４）４、（ＭｇＩｎ２Ｏ４）５、（ＣｄＳｂ２Ｏ６：Ｙ）６、（ＺｎＳｎＯ３）７、（ＧａＩｎＯ３）８、（Ｚｎ２Ｉｎ２Ｏ５）９及び（Ｉｎ４Ｓｎ３Ｏ１２）１０及びインジウム・スズ酸化物から成るグループから選ばれる材料で形成されることを特徴とする請求項３９記載の画素セルアレイ。
- 前記複数のマイクロレンズの少なくとも１個はインジウム・スズ・酸化物で形成されることを特徴とする請求項３９記載の画素セルアレイ。
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