JP2008305871A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】紫外線から受けるダメージを抑制することができ、且つ、小型化にも対応することが可能な半導体装置およびその製造方法を提供すること。
【解決手段】本発明は、半導体基板１０上に設けられたシリコン粒子３６を含む第１絶縁膜４０と、半導体基板１０と第１絶縁膜４０との間に設けられた電荷蓄積層１４を含むＯＮＯ膜からなる第２絶縁膜３４と、第２絶縁膜３４と第１絶縁膜４０との間に設けられたゲート電極２０と、ゲート電極２０を挟むように半導体基板１０内に設けられたビットライン２２と、を具備する半導体装置およびその製造方法である。
【選択図】図３

Description

本発明は半導体装置およびその製造方法に関し、特に、紫外線を吸収する膜を備えた半導体装置およびその製造方法に関する。

半導体装置の製造において、膜堆積やエッチングは様々な方法により実行されている。一般的な膜堆積方法にプラズマ化学気相成長（プラズマＣＶＤ）法があり、また一般的なエッチング方法に反応性イオンエッチング（ＲＩＥ）法がある。これら、プラズマＣＶＤ法やＲＩＥ法はプラズマを基本として用いた製造方法である。

プラズマを用いた製造方法を実行すると紫外線（ＵＶ）が発生する。紫外線は、例えば酸化シリコンのＳｉ−Ｏ結合や窒化シリコンのＳｉ−Ｎ結合を切断することが知られている。このため、紫外線が酸化シリコンや窒化シリコンを含む絶縁膜に照射されると、絶縁膜にはダメージが生じる。特に、近年における半導体装置の小型化に伴い、絶縁膜の薄膜化も進んでいる。このため、絶縁膜が紫外線から受けるダメージはより大きくなる。

特許文献１に紫外線から受けるダメージを抑制することが可能な半導体装置（従来例１）が開示されている。図１は従来例１の断面図である。図１を参照に、半導体基板１０上にトンネル酸化膜１２、電荷蓄積層１４およびトップ酸化膜１６からなるＯＮＯ膜１８が設けられている。ＯＮＯ膜１８上にゲート電極２０が設けられている。ゲート電極２０を挟むように半導体基板１０内にビットライン２２が設けられている。ゲート電極２０の側面にサイドウォール層２４が設けられている。ゲート電極２０を覆うようにＯＮＯ膜１８上に下層絶縁膜２６が設けられている。下層絶縁膜２６上に紫外線吸収層２８および上層絶縁膜３０が設けられている。ビットライン２２上にＯＮＯ膜１８、下層絶縁膜２６、紫外線吸収層２８および上層絶縁膜３０を貫通するプラグ金属３２が設けられている。ゲート電極２０上に下層絶縁膜２６、紫外線吸収層２８および上層絶縁膜３０を貫通するプラグ金属３２が設けられている。

従来例１によれば、プラグ金属３２を形成するため、ビットライン２２上およびゲート電極２０上に紫外線吸収層２８や上層絶縁膜３０等を貫通する貫通孔を形成する。ＯＮＯ膜１８上には紫外線吸収層２８が設けられている。このため、貫通孔の形成にＲＩＥ法を用いてエッチングを行っても、エッチングの際に発生する紫外線は紫外線吸収層２８に吸収される。よって、ＯＮＯ膜１８まで達する紫外線の量は少なくなり、ＯＮＯ膜１８が紫外線から受けるダメージを抑制することができる。

また、特許文献２には、プラグ金属３２上に配線を兼ねる紫外線吸収層２８を設け、この紫外線吸収層２８によりＯＮＯ膜１８が紫外線から受けるダメージを抑制する技術が開示されている。
特開２００３−２４３５４５ 特開２００５−３４７５８９

しかしながら、従来例１において、紫外線吸収層２８は一般的に金属、半導体もしくは未結合手を多く有する絶縁膜により形成される。このため、プラグ金属３２間に紫外線吸収層２８を介して流れるリーク電流が生じる。

このリーク電流の発生を抑制する技術を図２に示す。図２を参照に、プラグ金属３２と紫外線吸収層２８との間に隙間Ｄが設けられている。隙間Ｄには上層絶縁膜３０が設けられている。このため、プラグ金属３２と紫外線吸収層２８とは電気的に分離している。その他の構成については従来例１と同じであり、図１に示しているので説明を省略する。

図２によれば、上層絶縁膜３０によりプラグ金属３２は互いに電気的に分離している。このため、プラグ金属３２間のリーク電流を抑制することができる。

しかしながら、半導体装置の小型化が進むと、プラグ金属３２間の間隔が狭くなる。よって、必然的にプラグ金属３２と紫外線吸収層２８との隙間Ｄも狭くなる。このため、プラグ金属３２と紫外線吸収層２８とが接しないように製造することは困難となる。

本発明は、上記課題に鑑みなされたものであり、紫外線から受けるダメージを抑制することができ、且つ、小型化にも対応することが可能な半導体装置およびその製造方法を提供することを目的とする。

本発明は、半導体基板と、前記半導体基板上に設けられた、粒子を含む第１絶縁膜と、を具備し、前記粒子の紫外線に対する消衰係数は、前記第１絶縁膜の紫外線に対する消衰係数より高いことを特徴とする半導体装置である。本発明によれば、粒子が多くの紫外線を吸収するため、紫外線から受けるダメージを抑制することが可能な半導体装置を提供することができる。また、第１絶縁膜を流れる電流を抑制することができるため、小型化にも対応することが可能な半導体装置を提供することができる。

上記構成において、前記粒子はシリコン粒子である構成とすることができる。また、上記構成において、前記粒子は前記第１絶縁膜の幅方向に散在している構成とすることができる。

上記構成において、前記粒子は前記第１絶縁膜の厚み方向に散在している構成とすることができる。この構成によれば、より多くの紫外線が粒子に吸収されるため、紫外線から受けるダメージをより抑制することができる。

上記構成において、複数の前記粒子を含む第１絶縁膜は積層されている構成とすることができる。この構成によれば、より多くの紫外線が粒子に吸収されるため、紫外線から受けるダメージをより抑制することができる。

上記構成において、前記半導体基板上に設けられた第２絶縁膜を具備し、前記第２絶縁膜は前記半導体基板と前記第１絶縁膜との間に設けられている構成とすることができる。この構成によれば、第２絶縁膜が紫外線から受けるダメージを抑制することができる。

上記構成において、前記第２絶縁膜は酸化シリコンおよび窒化シリコンの少なくとも一方を含む構成とすることができる。また、上記構成において、前記第２絶縁膜は電荷蓄積層を含むＯＮＯ膜である構成とすることができる。

上記構成において、前記半導体基板と前記第１絶縁膜との間に設けられた電荷蓄積層を含むＯＮＯ膜と、前記ＯＮＯ膜と前記第１絶縁膜との間に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板内に設けられたビットラインと、を具備する構成とすることができる。この構成によれば、ＳＯＮＯＳ（もしくはＭＯＮＯＳ）型構造の半導体装置において、ＯＮＯ膜が紫外線から受けるダメージを抑制することができる。

上記構成において、前記半導体基板と前記第１絶縁膜との間に設けられた酸化シリコン膜と、前記酸化シリコン膜と前記第１絶縁膜との間に設けられたゲート電極と、前記ゲート電極を挟むように前記半導体基板内に設けられたソース領域およびドレイン領域と、を具備する構成とすることができる。この構成によれば、ＭＯＳＦＥＴにおいて、酸化シリコン膜が紫外線から受けるダメージを抑制することができる。

本発明は、半導体基板上に第１絶縁膜の紫外線に対する消衰係数より高い消衰係数である粒子を形成する工程と、前記粒子を覆うように前記半導体基板上に前記第１絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法である。本発明によれば、粒子が多くの紫外線を吸収するため、紫外線から受けるメージを抑制することが可能な半導体装置の製造方法を提供することができる。また、第１絶縁膜を流れる電流を抑制することができるため、小型化にも対応することが可能な半導体装置の製造方法を提供することができる。

上記構成において、前記粒子はシリコン粒子である構成とすることができる。

上記構成において、前記粒子を形成する工程は、前記粒子の原料を含むガス雰囲気中で瞬間的にプラズマを生成して前記ガスを反応させることにより、前記粒子を形成する工程である構成とすることができる。この構成によれば、小さい直径の粒子を形成することができる。

上記構成において、前記粒子を形成する工程は、プラズマＣＶＤ装置を用いる構成とすることができる。

上記構成において、前記粒子を形成する工程は、前記粒子と同じ原料の薄膜を前記半導体基板に形成した後、前記薄膜に瞬間的に熱を加えて凝集させることにより、前記粒子を形成する工程である構成とすることができる。この構成によれば、小さい直径の粒子を形成することができる。

上記構成において、前記粒子を形成する工程は、ＲＴＡ法もしくはレーザーアニール法を用いる構成とすることができる。

上記構成において、前記粒子を形成する工程と、前記第１絶縁膜を形成する工程と、を繰り返し行うことで、前記粒子を含む前記第１絶縁膜を積層させる構成とすることができる。この構成によれば、より多くの紫外線が粒子に吸収されるため、紫外線から受けるダメージをより抑制することができる。

上記構成において、積層した前記粒子を含む第１絶縁膜それぞれを溶融させることで、積層した前記粒子を含む第１絶縁膜を１層の前記粒子を含む第１絶縁膜とする構成とすることができる。この構成によれば、第１絶縁膜の絶縁性を向上させることができる。

上記構成において、前記第１絶縁膜はＢＰＳＧ膜である構成とすることができる。この構成によれば、第１絶縁膜の溶融を容易に行うことができる。

上記構成において、前記第１絶縁膜を形成する工程の後、紫外線を発生させる工程を有する構成とすることができる。この構成によれば、紫外線から受けるダメージを抑制することができる。

本発明によれば、半導体基板上に第１絶縁膜の紫外線に対する消衰係数より高い消衰係数の粒子を含む第１絶縁膜を設けることで、粒子がより多くの紫外線を吸収するため、紫外線から受けるダメージを抑制することが可能な半導体装置を得ることができる。また、第１絶縁膜を流れる電流を抑制することができるため、小型化にも対応することが可能な半導体装置を得ることができる。

以下、図面を参照に本発明の実施例を説明する。

図３は実施例１に係るフラッシュメモリの断面図である。図３を参照に、半導体基板１０表面にトンネル酸化膜１２、電荷蓄積層１４およびトップ酸化膜１６が順次設けられている。これによりＯＮＯ膜からなる第２絶縁膜３４が形成される。第２絶縁膜３４上にゲート電極２０が設けられている。ゲート電極２０を挟むように半導体基板１０内にビットライン２２が設けられている。ゲート電極２０の側面にはサイドウォール層２４が設けられている。ゲート電極２０を覆うように第２絶縁膜３４上に下層絶縁膜２６が設けられている。下層絶縁膜２６上に例えば直径１〜１０ｎｍのシリコン粒子３６を含む例えば厚さ約１０ｎｍの第１絶縁膜４０が４層設けられている。なお、シリコン粒子３６は第１絶縁膜４０の幅方向に散在しており、シリコン粒子３６は互いに接していない。４層目の第１絶縁膜４０上に上層絶縁膜３０が設けられている。ビットライン２２上に第２絶縁膜３４、下層絶縁膜２６、第１絶縁膜４０および上層絶縁膜３０を貫通するプラグ金属３２が設けられている。また、ゲート電極２０上に下層絶縁膜２６、第１絶縁膜４０および上層絶縁膜３０を貫通するプラグ金属３２が設けられている。プラグ金属３２により、ゲート電極２０およびビットライン２２は外部と電気的に接続している。

図４（ａ）から図５（ｃ）を参照に、実施例１に係るフラッシュメモリの製造方法について説明する。図４（ａ）を参照に、Ｐ型シリコン基板（または、Ｐ型シリコン領域を有する半導体基板）である半導体基板１０上に酸化シリコン膜であるトンネル酸化膜１２を形成する。トンネル酸化膜１２上に窒化シリコン膜である電荷蓄積層１４を形成する。電荷蓄積層１４上に酸化シリコン膜であるトップ酸化膜１６を形成する。トンネル酸化膜１２、電荷蓄積層１４およびトップ酸化膜１６の形成は、例えばＣＶＤ法を用いることができる。これにより、半導体基板１０上にトンネル酸化膜１２、電荷蓄積層１４およびトップ酸化膜１６からなるＯＮＯ膜である第２絶縁膜３４が形成される。第２絶縁膜３４上に所定の形状をした例えばポリシリコンからなるゲート電極２０を形成する。

図４（ｂ）を参照に、ゲート電極２０をマスクとして、半導体基板１０に例えば砒素イオンを注入し、その後熱処理をする。これにより、ゲート電極２０を挟むように、半導体基板１０内にＮ型拡散層であるビットライン２２が形成される。

図４（ｃ）を参照に、ゲート電極２０を覆うように例えば酸化シリコン膜を形成し、その後エッチングする。これにより、ゲート電極２０の側面に酸化シリコン膜であるサイドウォール層２４が形成される。ゲート電極２０およびサイドウォール層２４を覆うように第２絶縁膜３４上に例えば酸化シリコン膜である下層絶縁膜２６を形成する。なお、サイドウォール層２４は、ゲート電極２０での段差を緩やかにし、下層絶縁膜２６およびシリコン粒子３６を含む第１絶縁膜４０がゲート電極２０を容易に覆うことができるように設けられている。

図４（ｄ）を参照に、下層絶縁膜２６上に例えばシリコン粒子３６を形成する。ここで、図６（ａ）を用いてシリコン粒子３６を形成する第１の方法を説明する。図６（ａ）を参照に、シラン（ＳｉＨ_４）ガス雰囲気中に下層絶縁膜２６まで形成した半導体基板１０を配置する。シランガス雰囲気中で瞬間的にプラズマを生成する。これにより、シランガスは瞬間的に反応し、シランガスが半導体基板１０に届く前にシリコン粒子３６が生じる。このシリコン粒子３６が下層絶縁膜２６に付着することで、下層絶縁膜２６上にシリコン粒子３６を形成することができる。なお、シランガス雰囲気中で瞬間的にプラズマを生成する方法として、例えばプラズマＣＶＤ装置を用いることができる。

次に、図６（ｂ）および図６（ｃ）を用いて、シリコン粒子３６を形成する第２の方法を説明する。図６（ｂ）を参照に、下層絶縁膜２６上にシリコン薄膜４２を形成する。シリコン薄膜４２の形成は、例えばＣＶＤ法やＰＶＤ法を用いることができる。図６（ｃ）を参照に、シリコン薄膜４２に例えば１２００℃の温度を瞬間的に加える。これにより、シリコン薄膜４２は凝集しシリコン粒子３６となる。よって、下層絶縁膜２６上にシリコン粒子３６を形成することができる。なお、１２００℃の温度を瞬間的に加える方法として、例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法やレーザーアニール法を用いることができる。

図５（ａ）を参照に、シリコン粒子３６を覆うように下層絶縁膜２６上に例えば酸化シリコン膜である第１絶縁膜４０を形成する。第１絶縁膜４０の形成は例えばＣＶＤ法を用いることができる。

図５（ｂ）を参照に、シリコン粒子３６の形成および第１絶縁膜４０の形成を繰り返し行うことで、シリコン粒子３６を含む第１絶縁膜４０を４層積層させる。

図５（ｃ）を参照に、４層目の第１絶縁膜４０上に例えば酸化シリコン膜である上層絶縁膜３０を形成する。ビットライン２２上に第２絶縁膜３４、下層絶縁膜２６、第１絶縁膜４０および上層絶縁膜３０を貫通する貫通孔を形成する。ゲート電極２０上にも下層絶縁膜２６、第１絶縁膜４０および上層絶縁膜３０を貫通する貫通孔を形成する。貫通孔に例えばＷ（タングステン）を埋め込むことによりプラグ金属３２を形成する。これにより、実施例１に係るフラッシュメモリが完成する。

実施例１によれば、図３に示すように、第２絶縁膜３４上にシリコン粒子３６を含む第１絶縁膜４０が設けられている。シリコン粒子３６の紫外線（波長２５０ｎｍ）に対する消衰係数は３．８以上であり、第１絶縁膜４０である酸化シリコンの紫外線（波長２５０ｎｍ）に対する消衰係数は０．０１以下である。つまり、シリコン粒子３６の紫外線に対する消衰係数は酸化シリコンの紫外線に対する消衰係数より高い。よって、シリコン粒子３６は酸化シリコン（つまり、第１絶縁膜４０、下層絶縁膜２６および上層絶縁膜３０）に比べて紫外線をより多く吸収する。

このため、図５（ｃ）に示すように、ＲＩＥ法を用いて貫通孔の形成を行った場合でも、プラズマから発生する紫外線は、第１絶縁膜４０に含まれるシリコン粒子３６により、より多く吸収される。よって、第２絶縁膜３４に到達する紫外線の量は少なくなる。したがって、第２絶縁膜３４上にシリコン粒子３６を含む第１絶縁膜４０が設けられている場合は、シリコン粒子３６を含む第１絶縁膜４０が設けられていない場合に比べ、第２絶縁膜３４が紫外線から受けるダメージを抑制することができる。第２絶縁膜３４に紫外線が照射されると、第２絶縁膜３４はＯＮＯ膜であるため、電荷蓄積層１４である窒化シリコン膜のＳｉ−Ｎ結合が切断される。このため、電荷蓄積層１４に欠陥が生じ、ＯＮＯ膜の電荷保持能力が低下する。しかしながら、実施例１によれば、第２絶縁膜３４が紫外線から受けるダメージを抑制することができるため、ＯＮＯ膜の電荷保持能力の低下を抑制することが可能となる。

また、引用文献（特開２００５−３４７５８９号公報）に記載されているように、紫外線が半導体基板１０に照射されると、半導体基板１０中の電子が励起されてＯＮＯ膜に蓄積し、閾値電圧が上昇してしまう。閾値電圧が上昇すると、ＯＮＯ膜中の電子の消去ができなくなる。つまり、半導体装置は正常な動作を行うことができなくなる。しかしながら、実施例１によれば、半導体基板１０上にシリコン粒子３６を含む第１絶縁膜４０が設けられていることにより、半導体基板１０に照射する紫外線の量を抑制することができる。このため、ＯＮＯ膜の閾値電圧の上昇を抑制することが可能となる。

また、図３に示すように、第１絶縁膜４０に含まれるシリコン粒子３６は互いに接していない。このため、第１絶縁膜４０を流れる電流を抑制することができる。つまり、プラグ金属３２が第１絶縁膜４０に接していても、プラグ金属３２間のリーク電流を抑制することができる。したがって、従来例２に示すような隙間Ｄを設ける必要がなく、半導体装置の小型化に対応することが可能となる。なお、実施例１ではシリコン粒子３６は互いに接していない場合を示したが、一部のシリコン粒子３６が互いに接しており、他の部分でシリコン粒子３６が互いに接していない場合でもよい。この場合でも、プラグ金属３２間のリーク電流を抑制することができる。

実施例１の製造方法によれば、図６（ａ）に示すように、プラズマＣＶＤ装置を用いて、下層絶縁膜２６まで形成した半導体基板１０をシランガス雰囲気中に配置し、瞬間的にプラズマを生成してシランガスを反応させることで、シリコン粒子３６を形成している。このように、第１絶縁膜４０に含まれる粒子の原料を含むガス雰囲気中で瞬間的にプラズマを生成してガスを反応させることにより、ガスに含まれる原料からなる粒子を形成することができる。なお、実施例１ではプラズマＣＶＤ装置を用いた場合を例に示しているがこれに限られるわけではない。また、ガスを反応させる方法として、瞬間的にプラズマを生成する方法を示しているが、これに限らず、ガスに光を照射することにより反応させる方法等、その他の方法を用いてもよい。

また、図６（ｂ）および図６（ｃ）に示すように、下層絶縁膜２６上にシリコン薄膜４２を形成した後、ＲＴＡ法もしくはレーザーアニール法を用いて、シリコン薄膜４２に瞬間的に熱を加えて凝集させることで、シリコン粒子３６を形成している。このように、第１絶縁膜４０に含まれる粒子と同じ原料の薄膜を下層絶縁膜２６上に形成した後、薄膜に瞬間的に熱を加えて凝集させることにより、薄膜と同じ原料からなる粒子を形成することができる。なお、実施例１ではＲＴＡ法もしくはレーザーアニール法を用いた場合を例に示しているがこれに限られるわけではない。シリコン薄膜４２に瞬間的に熱を加えて凝集させることができればその他の方法を用いてもよい。特に、レーザーアニール法では、短波長のレーザーを用いることで、シリコン薄膜４２でのみ熱吸収が起こり、シリコン薄膜４２のみを凝集させることができる。

さらに、図５（ｂ）に示すように、シリコン粒子３６の形成と第１絶縁膜４０の形成とを繰り返し行うことで、シリコン粒子３６を含む第１絶縁膜４０を４層に積層している。このため、シリコン粒子３６を含む第１絶縁膜４０が積層していない場合に比べ、第２絶縁膜３４を上方から見た場合のシリコン粒子３６で覆われる第２絶縁膜３４の領域が大きくなる。且つ、紫外線はより多くのシリコン粒子３６を通過して半導体基板１０に到達することになる。なお、最も好ましいのは、シリコン粒子３６を含む第１絶縁膜４０を積層することで、第２絶縁膜３４を上方から見た場合に、第２絶縁膜３４全面がシリコン粒子３６で覆われる場合である。

図７（ａ）および図７（ｂ）に、紫外線吸収層の膜厚と消衰係数とにおける透過率をシミュレーションで計算した結果を示す。なお、透過率とは、紫外線吸収層に進入する前の紫外線のエネルギー（Ｉ_０）と紫外線吸収層を通過後の紫外線のエネルギー（Ｉ_１）との比（Ｉ_１／Ｉ_０）のことをいう（図７（ｃ）参照）。つまり、透過率が小さいほどより多くの紫外線が紫外線吸収層により吸収されていることになる。また、図７（ａ）は紫外線の波長が１５０ｎｍの場合、図７（ｂ）は紫外線の波長が２５０ｎｍの場合の結果を示している。

図７（ａ）および図７（ｂ）に示すように、消衰係数を一定とした場合、紫外線吸収層の膜厚が厚くなるほど透過率は小さくなる。実施例１においては、図３に示すように、紫外線吸収層としてシリコン粒子３６を用いて、シリコン粒子３６を含む第１絶縁膜４０を積層している。このため、シリコン粒子３６を含む第１絶縁膜４０が積層していない場合に比べ、紫外線はより多くのシリコン粒子３６を通過することになり、実質的にシリコン粒子３６の膜厚が厚くなっているといえる。よって、実施例１のようにシリコン粒子３６を含む第１絶縁膜４０が積層している場合は、シリコン粒子３６を含む第１絶縁膜４０が積層していない場合に比べ、紫外線の透過率を小さくすることができ、第２絶縁膜３４が紫外線から受ける影響をより抑制することができる。

また、実施例１では、図３に示すように、シリコン粒子３６の直径が１〜１０ｎｍの場合を例に示している。シリコン粒子３６の波長２５０ｎｍに対する消衰係数は３．８以上であるため、図７（ｂ）から透過率は１０％〜５０％程度であることが分かる。要するに、図７（ａ）および図７（ｂ）に示す計算結果から、紫外線の波長と透過率を決めることで、紫外線吸収層の膜厚と消衰係数とを決定することができる。これにより、紫外線吸収層の膜厚と材料とを適宜決定することができる。つまり、実施例１では、第１絶縁膜４０に含まれる粒子の直径と粒子の材料とを適宜決定することができる。

実施例１において、図３に示すように、第１絶縁膜４０に含まれる粒子はシリコン粒子３６である場合を示したがこれに限られない。第１絶縁膜４０の紫外線に対する消衰係数より高い消衰係数を有する材料であれば、その他の材料でもよい。

また、図３に示すように、第１絶縁膜４０は４層で積層している場合を示したがこれに限らず、５層、６層等で積層している場合でもよく、また、積層していない場合でもよい。しかしながら、紫外線の透過率を小さくすることができ、第２絶縁膜３４が紫外線から受けるダメージをより抑制することができるため、第１絶縁膜４０は積層している場合が好ましい。

図８は実施例１の変形例１に係るフラッシュメモリの断面図である。図８を参照に、ゲート電極２０を覆うように第２絶縁膜３４上に設けられた下層絶縁膜２６の上面は平面状になっている。その他の構成については、実施例１と同じであり、図３に示しているので説明を省略する。

実施例１の変形例１に係るフラッシュメモリの製造方法は、図４（ｃ）における下層絶縁膜２６の製造において、ゲート電極２０を覆うように第２絶縁膜３４上に下層絶縁膜２６を形成する。その後、下層絶縁膜２６の上面が平面状になるよう、下層絶縁膜２６を研磨する。これ以外の工程については実施例１と同じであり、図４（ａ）から図５（ｃ）に示しているので説明を省略する。

実施例１の変形例１によれば、図８に示すように、下層絶縁膜２６の上面は平面状になっており、下層絶縁膜２６上にシリコン粒子３６を含む第１絶縁膜４０が設けられている。このため、図３に示す実施例１に比べて、シリコン粒子３６の形成およびシリコン粒子３６を覆うように形成する第１絶縁膜４０の形成を容易に行うことが可能となる。

図９は実施例２に係るフラッシュメモリの断面図である。図９を参照に、下層絶縁膜２６上に第１絶縁膜４０が１層設けられている。第１絶縁膜４０に含まれるシリコン粒子３６は第１絶縁膜４０の幅方向と厚み方向とに散在している。第１絶縁膜４０の厚さは例えば１５ｎｍであり、第１絶縁膜４０は例えばＢＰＳＧ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏｒｎｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜で形成される。その他の構成については、実施例１と同じであり図３に示しているので説明を省略する。

図１０（ａ）から図１０（ｄ）を用い、実施例２に係るフラッシュメモリの製造方法を説明する。半導体基板１０上にＯＮＯ膜である第２絶縁膜３４を形成する工程、第２絶縁膜３４上にゲート電極２０を形成する工程、ゲート電極２０の側面にサイドウォール層２４を形成する工程、半導体基板１０内にビットライン２２を形成する工程およびゲート電極２０を覆うように第２絶縁膜３４上に下層絶縁膜２６を形成する工程は実施例１と同じであり、図４（ａ）から図４（ｃ）に示しているので説明を省略する。

図１０（ａ）を参照に、下層絶縁膜２６上にシリコン粒子３６を形成する。シリコン粒子３６を覆うように例えばＣＶＤ法によりＢＰＳＧ膜からなる第１絶縁膜４０を形成する。図１０（ｂ）を参照に、シリコン粒子３６の形成および第１絶縁膜４０の形成を繰り返し行うことで、シリコン粒子３６を含む第１絶縁膜４０を４層積層させる。

図１０（ｃ）を参照に、第１絶縁膜４０それぞれを溶融させる。これにより、４層に積層した第１絶縁膜４０は、第１絶縁膜４０の幅方向と厚み方向とにシリコン粒子３６が散在する、１層の第１絶縁膜４０となる。なお、第１絶縁膜４０をＢＰＳＧ膜により形成した理由は、ＢＰＳＧ膜は軟化温度が低いため、溶融が容易にできるためである。

図１０（ｄ）を参照に、第１絶縁膜４０上に酸化シリコン膜からなる上層絶縁膜３０を形成する。ビットライン２２上に第２絶縁膜３４、下層絶縁膜２６、第１絶縁膜４０および上層絶縁膜３０を貫通するプラグ金属３２を形成する。ゲート電極２０上にも下層絶縁膜２６、第１絶縁膜４０および上層絶縁膜３０を貫通するプラグ金属３２を形成する。プラグ金属３２は例えばＷ（タングステン）により形成することができる。これにより、実施例２に係るフラッシュメモリが完成する。

実施例２によれば、図９に示すように、第１絶縁膜４０の幅方向と厚み方向とに散在したシリコン粒子３６を含む第１絶縁膜４０が１層設けられている。シリコン粒子３６が第１絶縁膜４０の幅方向と厚み方向とに散在している場合は、シリコン粒子３６が第１絶縁膜４０の幅方向にのみ散在している場合に比べ、紫外線の透過率を小さくすることができる。このため、第２絶縁膜３４が紫外線から受けるダメージをより抑制することができる。

また、図９に示すように、下層絶縁膜２６上に設けられている第１絶縁膜４０は１層である。実施例１では、図３に示すように、第１絶縁膜４０は４層設けられている。このため、実施例１では、互いの第１絶縁膜４０の間に界面が生じ、この界面によりプラグ金属３２間の絶縁性が低下する。一方、実施例２では、積層した第１絶縁膜４０それぞれを溶融して、第１絶縁膜４０を１層にしているため界面は存在しない。このため、実施例２は実施例１に比べて、プラグ金属３２間の絶縁性を向上させることができる。

実施例２において、図９に示すように、第１絶縁膜４０はＢＰＳＧ膜である場合を示したがこれに限らず、酸化シリコン膜やＰＳＧ膜やＢＳＧ膜等の絶縁膜の場合でもよい。特に、第１絶縁膜４０は溶融するため、軟化温度の低い絶縁膜である場合が好ましい。

また、図９に示すように、第１絶縁膜４０の厚さが１５ｎｍである場合を示したがこれに限られない。特に、紫外線の透過率を小さくして、第２絶縁膜３４が紫外線から受けるダメージを抑制するためには、シリコン粒子３６を多く含む必要があるため、第１絶縁膜４０の厚さは１５ｎｍ以上ある場合が好ましい。

さらに、図９に示すように、第１絶縁膜４０の幅方向と厚み方向とに散在したシリコン粒子３６を含む第１絶縁膜４０が１層設けられている場合を示したがこれに限らず、２層や３層等複数積層されている場合でもよい。この場合は、第２絶縁膜３４が紫外線より受けるダメージを抑制する効果は向上するが、第１絶縁膜４０の間に界面が生じるため、プラグ金属３２間の絶縁性は低下する。

実施例１および実施例２において、半導体基板１０上にＯＮＯ膜である第２絶縁膜３４が設けられ、第２絶縁膜３４上にゲート電極２０が設けられ、第２絶縁膜３４上およびゲート電極２０上にシリコン粒子３６を含む第１絶縁膜４０が設けられ、ゲート電極２０を挟むように半導体基板１０内にビットライン２２が設けられたＳＯＮＯＳ型構造の半導体装置の場合を例に示したがこれに限られない。例えば、半導体基板１０上に酸化シリコン膜が設けられ、酸化シリコン膜上にゲート電極２０が設けられ、酸化シリコン膜上およびゲート電極２０上にシリコン粒子３６を含む第１絶縁膜４０が設けられ、ゲート電極２０を挟むように半導体基板１０内にソース領域およびドレイン領域が設けられたＭＯＳＦＥＴの場合でもよい。

ＭＯＳＦＥＴの場合は、ゲート酸化膜に酸化シリコン膜を用いている。このため、ゲート酸化膜に紫外線が照射されると、ゲート酸化膜のＳｉ−Ｏ結合が切断され、ゲート酸化膜に欠陥が生じる。このため、ゲート酸化膜の耐電圧性は低下する。しかしながら、本発明によれば、シリコン粒子３６を含む第１絶縁膜４０をゲート酸化膜上に設けることで、ゲート酸化膜に到達する紫外線の量は少なくなり、ゲート酸化膜が紫外線から受けるダメージを抑制できる。このため、ゲート酸化膜の耐電圧性の低下を抑制することができる。また、ＣＣＤ（Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄｅｖｉｃｅ）トランジスタの場合は、半導体基板と電極との間に酸化シリコン膜である酸化膜を設けている。この酸化膜に紫外線が照射されると、酸化膜に欠陥が生じる。このため、ノイズが増大する。しかしながら、本発明によれば、シリコン粒子３６を含む第１絶縁膜４０を酸化膜上に設けることで、酸化膜が紫外線から受けるダメージを抑制できる。このため、ノイズの増大を抑制することができる。

このように、半導体基板１０上にシリコン粒子３６を含む第１絶縁膜４０を設けることで、第１絶縁膜４０を形成した後に、紫外線を発生する工程を行っても、半導体基板１０上に設けられた絶縁膜が受けるダメージを抑制することができる。特に、酸化シリコンおよび窒化シリコンは紫外線により欠陥が生じやすいため、半導体基板１０上に酸化シリコンおよび窒化シリコンの少なくとも一方を含む絶縁膜が設けられている場合は、本発明の効果がより大きく得られる。

また、半導体基板１０上に設けられたトランジスタ等の半導体素子が絶縁膜を有していない場合でも、半導体素子は紫外線によりダメージを受ける。このため、少なくとも、半導体基板１０上にシリコン粒子３６を含む第１絶縁膜４０が設けられていれば、半導体基板１０上に設けられた半導体素子に生じるダメージを抑制することが可能となる。

以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

図１は従来例１に係るフラッシュメモリの断面図である。 図２は従来例１に係る課題を抑制する技術の断面図である。 図３は実施例１に係るフラッシュメモリの断面図である。 図４（ａ）から図４（ｄ）は実施例１に係るフラッシュメモリの製造方法を示す断面図（その１）である。 図５（ａ）から図５（ｃ）は実施例１に係るフラッシュメモリの製造方法を示す断面図（その２）である。 図６（ａ）はシリコン粒子の第１の製造方法を示す断面図であり、図６（ｂ）および図６（ｃ）はシリコン粒子の第２の製造方法を示す断面図である。 図７（ａ）および図７（ｂ）は、各透過率に対して紫外線吸収層の膜厚と必要な消衰係数とのシミュレーション結果である。 図８は実施例１の変形例１に係るフラッシュメモリの断面図である。 図９は実施例２に係るフラッシュメモリの断面図である。 図１０（ａ）から図１０（ｄ）は実施例２に係るフラッシュメモリの製造方法を示す断面図である。

符号の説明

１０ 半導体基板
１２ トンネル酸化膜
１４ 電荷蓄積層
１６ トップ酸化膜
１８ ＯＮＯ膜
２０ ゲート電極
２２ ビットライン
２４ サイドウォール層
２６ 下層絶縁膜
２８ 紫外線吸収層
３０ 上層絶縁膜
３２ プラグ金属
３４ 第２絶縁膜
３６ シリコン粒子
４０ 第１絶縁膜
４２ シリコン薄膜

Claims (20)

1. 半導体基板と、
   前記半導体基板上に設けられた、粒子を含む第１絶縁膜と、を具備し、
   前記粒子の紫外線に対する消衰係数は、前記第１絶縁膜の紫外線に対する消衰係数より高いことを特徴とする半導体装置。
2. 前記粒子はシリコン粒子であることを特徴とする請求項１記載の半導体装置。
3. 前記粒子は前記第１絶縁膜の幅方向に散在していることを特徴とする請求項１または２記載の半導体装置。
4. 前記粒子は前記第１絶縁膜の厚み方向に散在していることを特徴とする請求項１から３のいずれか一項記載の半導体装置。
5. 複数の前記粒子を含む第１絶縁膜が積層されていることを特徴とする請求項１から４のいずれか一項記載の半導体装置。
6. 前記半導体基板上に設けられた第２絶縁膜を具備し、
   前記第２絶縁膜は前記半導体基板と前記第１絶縁膜との間に設けられていることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
7. 前記第２絶縁膜は酸化シリコンおよび窒化シリコンの少なくとも一方を含むことを特徴とする請求項６記載の半導体装置。
8. 前記第２絶縁膜は電荷蓄積層を含むＯＮＯ膜であることを特徴とする請求項６または７記載の半導体装置。
9. 前記半導体基板と前記第１絶縁膜との間に設けられた電荷蓄積層を含むＯＮＯ膜と、
   前記ＯＮＯ膜と前記第１絶縁膜との間に設けられたゲート電極と、
   前記ゲート電極を挟むように前記半導体基板内に設けられたビットラインと、を具備することを特徴とする請求項２記載の半導体装置。
10. 前記半導体基板と前記第１絶縁膜との間に設けられた酸化シリコン膜と、
    前記酸化シリコン膜と前記第１絶縁膜との間に設けられたゲート電極と、
    前記ゲート電極を挟むように前記半導体基板内に設けられたソース領域およびドレイン領域と、を具備することを特徴とする請求項２記載の半導体装置。
11. 半導体基板上に第１絶縁膜の紫外線に対する消衰係数より高い消衰係数である粒子を形成する工程と、
    前記粒子を覆うように前記半導体基板上に前記第１絶縁膜を形成する工程と、を有することを特徴とする半導体装置の製造方法。
12. 前記粒子はシリコン粒子であることを特徴とする請求項１１記載の半導体装置。
13. 前記粒子を形成する工程は、前記粒子の原料を含むガス雰囲気中で瞬間的にプラズマを生成して前記ガスを反応させることにより、前記粒子を形成する工程であることを特徴とする請求項１１または１２記載の半導体装置の製造方法。
14. 前記粒子を形成する工程は、プラズマＣＶＤ装置を用いることを特徴とする請求項１３記載の半導体装置の製造方法。
15. 前記粒子を形成する工程は、前記粒子と同じ原料の薄膜を前記基板上に形成した後、前記薄膜に瞬間的に熱を加えて凝集させることにより、前記粒子を形成する工程であることを特徴とする請求項１１または１２記載の半導体装置の製造方法。
16. 前記粒子を形成する工程は、ＲＴＡ法もしくはレーザーアニール法を用いることを特徴とする請求項１５記載の半導体装置の製造方法。
17. 前記粒子を形成する工程と、前記第１絶縁膜を形成する工程と、を繰り返し行うことで、前記粒子を含む前記第１絶縁膜を積層させることを特徴とする請求項１１から１６のいずれか一項記載の半導体装置の製造方法。
18. 積層した前記粒子を含む第１絶縁膜それぞれを溶融させることで、積層した前記粒子を含む第１絶縁膜を１層の前記粒子を含む第１絶縁膜とすることを特徴とする請求項１７記載の半導体装置の製造方法。
19. 前記第１絶縁膜はＢＰＳＧ膜であることを特徴とする請求項１１から１８のいずれか一項記載の半導体装置の製造方法。
20. 前記第１絶縁膜を形成する工程の後、紫外線を発生させる工程を有することを特徴とする請求項１１から１９のいずれか一項記載の半導体装置の製造方法。

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