JP2008301680A - Ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明はＤＣ−ＤＣコンバータに関し、特に、トランス２次側のスイッチング素子の電力損失を低減する方法に適用して好適なものである。

入力された直流電圧を所望の直流電圧に変換して出力するために、ＤＣ−ＤＣコンバータが一般的に用いられており、ＤＣ−ＤＣコンバータとしてトランスの１次側にハーフブリッジ回路を用いたものがある。
図７は、従来のＤＣ−ＤＣコンバータの概略構成を示す図である（非特許文献１）。
図７において、ＤＣ−ＤＣコンバータには、直流入力電源１に接続されたスイッチング回路２および負荷８に接続された整流回路１００が設けられ、スイッチング回路２および整流回路１００はトランス４を介して接続されている。ここで、トランス４には、１次巻線４ａおよび２次巻線４ｂが設けられるとともに、２次巻線４ｂには漏れインダクタンス４ｃ、４ｄが存在している。

また、スイッチング回路２には、スイッチング素子２ａ、２ｂおよびコンデンサ２ｃ、２ｄが設けられ、スイッチング素子２ａ、２ｂには、ダイオードＤ１、Ｄ２がそれぞれ逆並列接続された電界効果型トランジスタＭ１、Ｍ２がそれぞれ設けられている。そして、スイッチング素子２ａ、２ｂは互いに直列接続されるとともに、コンデンサ２ｃ、２ｄは互いに直列接続され、スイッチング素子２ａ、２ｂの直列回路とコンデンサ２ｃ、２ｄの直列回路は互いに並列接続されるとともに、直流入力電源１に並列接続されている。そして、スイッチング素子２ａ、２ｂの接続点はトランス４の１次巻線４ａの一端に接続されるとともに、コンデンサ２ｃ、２ｄの接続点はトランス４の１次巻線４ａの他端に接続されている。また、スイッチング素子２ａ、２ｂのゲートには、ゲート信号Ｐ１、Ｐ２を生成する制御回路３が接続されている。

また、整流回路１００には、スイッチング素子５ａ、５ｂ、平滑インダクタ６および平滑コンデンサ７が設けられ、スイッチング素子５ａ、５ｂには、ダイオードＤ３、Ｄ４がそれぞれ逆並列接続された電界効果型トランジスタＭ３、Ｍ４がそれぞれ設けられるとともに、負荷８には平滑コンデンサ７が逆並列接続されている。そして、トランス４の２次巻線４ｂの中間タップは、平滑インダクタ６を介して負荷８の一端に接続され、トランス４の２次巻線４ｂの一端は、スイッチング素子５ａを介して負荷８の他端に接続されるとともに、スイッチング素子５ｂのゲートに接続され、トランス４の２次巻線４ｂの他端は、スイッチング素子５ｂを介して負荷８の他端に接続されるとともに、スイッチング素子５ａのゲートに接続されている。

なお、以下の説明では、入力端子から１次巻線４ａの間を１次側、２次巻線４ｂから出力端子の間を２次側と呼ぶ。
そして、制御回路３にて生成されたゲート信号Ｐ１、Ｐ２はスイッチング素子２ａ、２ｂのゲートにそれぞれ印加され、スイッチング素子２ａ、２ｂを交互にオンすることにより、直流入力電源１から供給される直流を交流に変換する。そして、スイッチング回路２にて交流に変換された電圧はトランス４に送られ、トランス４の２次巻線４ｂには、トランス４の１次巻線４ａに比例した電圧が印加されることで、トランス４にて電圧変換が行われる。そして、トランス４にて電圧変換された交流は整流回路１００に送られ、トランス４の巻線電圧の極性に応じてスイッチング素子５ａ、５ｂのゲートを駆動することで、スイッチング回路２のゲート駆動タイミングに同期しながら整流動作が行われ、トランス４にて電圧変換された交流が直流に変換されて負荷８に供給される。

この図７のＤＣ−ＤＣコンバータは回路構成や制御アルゴリズムが簡単であるため、部品点数が少なく、コストが低いという利点があるが、スイッチング素子２ａ、２ｂがオフし、トランス４に電圧が印加されない期間ではスイッチング素子５ａ、５ｂのゲート信号が消失する。このため、各スイッチング素子５ａ、５ｂのダイオードＤ３、Ｄ４が導通し、ダイオードＤ３、Ｄ４に負荷電流が流れることから、電力損失が大きくなる。

また、電界効果型トランジスタＭ１〜Ｍ４のオン抵抗はゲート電圧に比例して低下する傾向があるため、入力電圧が低くなると、スイッチング素子５ａ、５ｂの導通損が大きくなり、入力電圧の範囲を狭くする必要がある。
さらに、出力電圧の低いアプリケーションでは、スイッチング素子５ａ、５ｂに印加される電圧を適切なレベルにまで高めるために、スイッチング素子５ａ、５ｂのゲートを駆動するための巻線をトランス４に追加する必要がある。

図８は、従来のＤＣ−ＤＣコンバータの概略構成のその他の例を示す図である（非特許文献１、特許文献１）。
図８において、図７の制御回路３の代わりに、スイッチング素子２ａ、２ｂのゲート信号Ｐ１、Ｐ２およびスイッチング素子５ａ、５ｂのゲート信号Ｓ１、Ｓ２を生成する制御回路３ａが設けられるとともに、１次側と２次側とを絶縁する信号伝送回路９およびスイッチング素子５ａ、５ｂのゲートを駆動するゲート駆動回路１０が追加されている。

そして、スイッチング素子５ａ、５ｂのゲート駆動タイミングを制御回路３ａにて適切に設定することで、スイッチング素子５ａ、５ｂのダイオードＤ３、Ｄ４の導通期間を短縮することが可能となるとともに、ゲート駆動回路１０を介してスイッチング素子５ａ、５ｂに一定のゲート信号Ｓ１´、Ｓ２´をそれぞれ印加することで、入力電圧の変動に対する損失を低減することができ、電力損失を低減することができる。

図９は、従来のＤＣ−ＤＣコンバータの概略構成のさらにその他の例を示す図である。
図９において、図９の制御回路３ａの代わりに、トランス４の１次巻線４ａに流れる電流に基づいて、スイッチング素子２ａ、２ｂのゲート信号Ｐ１、Ｐ２およびスイッチング素子５ａ、５ｂのゲート信号Ｓ１、Ｓ２を制御する制御回路３ａが設けられるとともに、トランス４の１次巻線４ａに流れる電流を取り出す電流検出用トランス１１およびトランス４の１次巻線４ａに流れる電流を検出する検出回路１２が追加されている。

そして、検出回路１２にて検出された検出値は制御回路３ａ送られ、制御回路３ａは、トランス４の１次巻線４ａに流れる電流が閾値を越えると、スイッチング素子２ａ、２ｂのゲート信号Ｐ１、Ｐ２およびスイッチング素子５ａ、５ｂのゲート信号Ｓ１、Ｓ２をオフすることで、トランス４の１次巻線４ａに流れる電流が過大になるのを防止することができる。

そして、図９の回路において、ゲート信号Ｐ１、Ｓ１が同時にオンすると、１次巻線４ａには正の電圧が印加されるのに対して、スイッチング素子５ａのドレイン−ソース間は導通しているため、過大な短絡電流が流れる。また、トランス４の漏れインダクタンス４ｃ、４ｄの影響により、スイッチング素子５ａのオフ時には過電圧が発生し、スイッチング素子５ａの破壊が起こる可能性もある。このため、図９の構成では、１次側のスイッチング素子２ａ、２ｂのゲート信号Ｐ１、Ｐ２と、２次側のスイッチング素子５ａ、５ｂのゲート信号Ｓ１、Ｓ２との間には、固定の短絡防止期間（デッドタイム）が設定されている。

図１１は、従来のＤＣ−ＤＣコンバータのスイッチング素子のゲート信号の波形を示すタイミングチャートである。
図１１において、１次側のスイッチング素子２ａ、２ｂのゲート信号Ｐ１、Ｐ２と、２次側のスイッチング素子５ａ、５ｂのゲート信号Ｓ１、Ｓ２との間には、デッドタイムｔ１、ｔ２が設定されている。そして、ゲート信号Ｐ１、Ｐ２がオフ、ゲート信号Ｓ１、Ｓ２がオンの場合には、スイッチング素子５ａ、５ｂはともにオン状態であり、各スイッチング素子５ａ、５ｂのドレイン−ソース間抵抗に対して負荷電流が分流する。そして、ゲート信号Ｓ１がオフすると、スイッチング素子５ａのダイオードＤ３が導通状態になり、そのダイオードＤ３とスイッチング素子５ｂのドレイン−ソース間抵抗に対して負荷電流が分流する。

そして、ゲート信号Ｐ１がオンすると、トランス４の１次巻線４ａに正の入力電圧が印加され、スイッチング素子５ａには逆電圧がかかることから、スイッチング素子５ａのダイオードＤ３に逆方向の電流が一時的に流れることで、ダイオードＤ３が非導通状態になり、スイッチング素子５ｂのドレイン−ソース間抵抗に対して全ての負荷電流が流れる。
次に、ゲート信号Ｐ１がオフすると、スイッチング素子５ａのダイオードＤ３が導通状態になり、そのダイオードＤ３とスイッチング素子５ｂのドレイン−ソース間抵抗に対して負荷電流が分流する。以上、ゲート信号Ｐ１、Ｓ１のオン／オフ動作に対する挙動について説明したが、ゲート信号Ｐ２、Ｓ２のオン／オフ動作に対する挙動についても同様である。

ここで、トランス４には漏れインダクタンス４ｃ、４ｄが存在することから、１次側のスイッチング素子２ａ、２ｂのゲート信号Ｓ１、Ｓ２がオンした後、２次側のスイッチング素子５ａ、５ｂのダイオードＤ３、Ｄ４が非導通になるまでに時間を要する。この非導通になるまでの時間は、負荷電流の大きさに比例するので、負荷８が重くなるに従ってダイオードＤ３、Ｄ４が非導通になるまでの時間が長くなる。

図１２は、従来のＤＣ−ＤＣコンバータの動作時の波形を示すタイミングチャートである。
図１２において、軽負荷時には、ゲート信号Ｐ１がオンすると、スイッチング素子５ａの電流は即座に正から負になり、スイッチング素子５ａのダイオードＤ３は非導通になり、トランス印加電圧が表れる。
一方、重負荷時には、漏れインダクタンス４ｃの影響により、ゲート信号Ｐ１がオンしてから、スイッチング素子５ａの電流が正から負になった上で、スイッチング素子５ａのダイオードＤ３が非導通になるまでに遅れ期間ｔ３が発生する。このため、固定で設定されたデッドタイムｔ１、ｔ２以外にも、スイッチング素子５ａのダイオードＤ３が導通するまでの遅れ期間ｔ３が発生するため、損失の増加につながる。

このような課題に対して、特許文献２には、１次側のスイッチング素子２ａ、２ｂのゲート信号Ｐ１、Ｐ２を負荷８の大きさに応じて可変的に遅延させる方法が開示されている。具体的には、負荷電流が大きくなるに従って、１次側のスイッチング素子２ａ、２ｂのターンオンの遅れ時間が短くなるようにデッドタイムｔ１、ｔ２を調整する。
一方、図９の１次側のスイッチング素子２ａ、２ｂが複数存在するハーフブリッジ回路を用いた場合、スイッチング素子２ａ、２ｂが同時にオンすると、入力が短絡し過大な短絡電流が流れることから、１次側のスイッチング素子２ａ、２ｂにもデッドタイムを設ける必要がある。そして、トランス４の電圧利用率を考慮すると、このデッドタイムは、スイッチング素子２ａ、２ｂ間の短絡が発生しない最低限の時間であることが好ましい。

なお、ＤＣ−ＤＣコンバータの１次側回路は、図７から図９に示したハーフブリッジ回路を用いる方法の他、図１０のプッシュプル回路やフルブリッジ回路を用いるようにしてもよい。
図１０において、スイッチング回路２ａには、スイッチング素子２ａ、２ｂおよびコンデンサ２ｅが設けられ、スイッチング素子２ａ、２ｂには、ダイオードＤ１、Ｄ２がそれぞれ逆並列接続された電界効果型トランジスタＭ１、Ｍ２がそれぞれ設けられている。また、トランス１４には、１次巻線４ｅおよび２次巻線４ｂが設けられている。
そして、１次巻線４ｅの一端にはスイッチング素子２ａが接続されるとともに、１次巻線４ｅの他端にはスイッチング素子２ｅが接続され、１次巻線４ｅの中間タップにはコンデンサ２ｅが接続されている。

Ｐｏｗｅｒ Ｄｅｓｉｇｎｅｒ Ｎｏ．１１２，５ページ，７ページ（Ｆｉｇｕｒｅ２〜４）ナショナルセミコンダクタ 特表２００３−５１１００４号公報 特開２００４−８０９００号公報 特開２００６−２９６１１０号公報

しかしながら、特許文献２に開示された方法では、一定のデッドタイムに対して負荷８に応じた時間が削減されるため、１次側のスイッチング素子２ａ、２ｂが複数存在するハーフブリッジ回路を用いた場合には、負荷の大きさに応じてデッドタイムを短縮しても、スイッチング素子２ａ、２ｂ間の短絡が発生しない最低限の時間が確保できるようにするため、デッドタイムを予め長く設定する必要がある。
このため、トランス４の電圧印加時間が短くなることから、トランス４の電圧利用率が低下し、トランス４の平均電圧が低下する。この結果、トランス４の巻数比を変更しなければならず、トランス４の２次電流の増加に起因して部品が大型化したり、電力損失が増加したりするという問題があった。

また、特許文献３には、可変オンディレイ回路によりオン指令を遅らせてスイッチング素子に伝達することにより、電流バランスを図るようにしたインバータが開示されているが、スイッチング素子２ａ、２ｂ間の短絡が発生しないように予め余裕を持たせてデッドタイムを設定する必要があることから、スイッチング素子５ａ、５ｂのダイオードＤ３、Ｄ４が導通する時間を最適化することができないという問題があった。
そこで、本発明の目的は、トランスの電圧利用率の低下を伴うことなく、２次側素子の電力損失を低減することが可能なＤＣ−ＤＣコンバータを提供することである。

上述した課題を解決するために、請求項１記載のＤＣ−ＤＣコンバータによれば、直流を交流に変換する直流／交流変換回路と、同期整流方式にて交流を直流に変換する交流／直流変換回路と、前記直流／交流変換回路から出力された交流を前記交流／直流変換回路に入力するトランスと、前記直流／交流変換回路のスイッチング素子のスイッチング制御を行うとともに、前記交流／直流変換回路のスイッチング素子のスイッチング制御を行う制御回路と、前記直流／交流変換回路のスイッチング素子をオンしてから前記トランス印加電圧が発生するまでの遅れ期間の増減に伴って、前記交流／直流変換回路のスイッチング素子のオフタイミングを増減させるオフタイミング制御手段とを備えることを特徴とする。

これにより、直流／交流変換回路のスイッチング素子が複数ある場合においても、これらのスイッチング素子間のデッドタイムが長くなるのを防止しつつ、交流／直流変換回路のスイッチング素子に設けられたダイオードが導通するまでの遅れ期間を短縮することができ、トランスの電圧利用率の低下を伴うことなく、２次側素子の電力損失を低減することが可能となる。

また、請求項２記載のＤＣ−ＤＣコンバータによれば、直流を交流に変換する直流／交流変換回路と、同期整流方式にて交流を直流に変換する交流／直流変換回路と、前記直流／交流変換回路から出力された交流を前記交流／直流変換回路に入力するトランスと、前記直流／交流変換回路のスイッチング素子のスイッチング制御を行うとともに、前記交流／直流変換回路のスイッチング素子のスイッチング制御を行う制御回路と、前記交流／直流変換回路に接続される負荷に流れる電流の増減に応じた挙動を示す前記交流／直流変換回路、前記交流／直流変換回路または前記トランス内の電流のいずれかを検出する検出回路と、前記検出回路にて検出された電流の増減に伴って、前記交流／直流変換回路のスイッチング素子のオフタイミングを増減させる可変遅延回路とを備えることを特徴とする。

これにより、交流／直流変換回路に接続される負荷が重い場合には、交流／直流変換回路のスイッチング素子のオフタイミングを遅延させることができる。このため、直流／交流変換回路のスイッチング素子間のデッドタイムが長くなるのを防止しつつ、交流／直流変換回路のスイッチング素子に設けられたダイオードが導通するまでの遅れ期間を短縮することができ、トランスの電圧利用率の低下を伴うことなく、２次側素子の電力損失を低減することが可能となる。

また、請求項３記載のＤＣ−ＤＣコンバータによれば、直流を交流に変換する直流／交流変換回路と、同期整流方式にて交流を直流に変換する交流／直流変換回路と、前記直流／交流変換回路から出力された交流を前記交流／直流変換回路に入力するトランスと、前記直流／交流変換回路のスイッチング素子のスイッチング制御を行うとともに、前記交流／直流変換回路のスイッチング素子のスイッチング制御を行う制御回路と、前記交流／直流変換回路のスイッチング素子に流れる電流を検出する電流検出器と、前記電流検出器にて検出された電流のレベルを判定するレベル判定回路と、前記電流検出器にて検出された電流のレベルが閾値を下回る場合、前記交流／直流変換回路のスイッチング素子をオフさせるマスク回路とを備えることを特徴とする。

これにより、交流／直流変換回路のスイッチング素子に流れる電流の値に基づいて交流／直流変換回路のスイッチング素子をオフさせるタイミングを設定することができ、直流／交流変換回路のスイッチング素子間のデッドタイムが長くなるのを防止しつつ、交流／直流変換回路のスイッチング素子に設けられたダイオードが導通するまでの遅れ期間を短縮することが可能となることから、トランスの電圧利用率の低下を伴うことなく、２次側素子の電力損失を低減することが可能となる。

また、請求項４記載のＤＣ−ＤＣコンバータによれば、直流を交流に変換する直流／交流変換回路と、同期整流方式にて交流を直流に変換する交流／直流変換回路と、前記直流／交流変換回路から出力された交流を前記交流／直流変換回路に入力するトランスと、前記直流／交流変換回路のスイッチング素子のスイッチング制御を行うとともに、前記交流／直流変換回路のスイッチング素子のスイッチング制御を行う制御回路と、前記交流／直流変換回路のスイッチング素子に流れる電流の極性を判別する電流極性判別回路と、前記電流極性判別回路にて判別された電流の極性反転に基づいて、前記交流／直流変換回路のスイッチング素子をオフさせるマスク回路とを備えることを特徴とする。

これにより、交流／直流変換回路のスイッチング素子に流れる電流の極性が変わるタイミングに基づいて交流／直流変換回路のスイッチング素子をオフさせるタイミングを設定することができ、直流／交流変換回路のスイッチング素子間のデッドタイムが長くなるのを防止しつつ、交流／直流変換回路のスイッチング素子に設けられたダイオードが導通するまでの遅れ期間を短縮することが可能となることから、トランスの電圧利用率の低下を伴うことなく、２次側素子の電力損失を低減することが可能となる。

以上説明したように、本発明によれば、直流／交流変換回路のスイッチング素子が複数ある場合においても、これらのスイッチング素子間のデッドタイムが長くなるのを防止しつつ、交流／直流変換回路のスイッチング素子に設けられたダイオードが導通するまでの遅れ期間を短縮することができ、トランスの電圧利用率の低下を伴うことなく、２次側素子の電力損失を低減することが可能となる。

以下、本発明の実施形態に係るＤＣ−ＤＣコンバータについて図面を参照しながら説明する。
図１は、本発明の第１実施形態に係るＤＣ−ＤＣコンバータの概略構成を示す図である。
図１において、ＤＣ−ＤＣコンバータには、図９の構成に加え、可変遅延回路１３が設けられている。ここで、可変遅延回路１３は、検出回路１２にて検出されたトランス４の１次巻線４ａに流れる電流の増減に伴って、スイッチング素子５ａ、５ｂのゲート信号Ｓ１、Ｓ２の遅延時間を制御することにより、スイッチング素子５ａ、５ｂのオフタイミングを増減させることができる。

図２は、図１のＤＣ−ＤＣコンバータの動作時の波形を示すタイミングチャートである。
図２において、軽負荷時には、ゲート信号Ｐ１がオンすると、スイッチング素子５ａの電流は即座に正から負になり、スイッチング素子５ａのダイオードＤ３は非導通になることから、トランス印加電圧が早期に表れる。
一方、重負荷時には、漏れインダクタンス４ｃの影響により、ゲート信号Ｐ１がオンしてから、スイッチング素子５ａの電流が正から負になった上で、スイッチング素子５ａのダイオードＤ３が非導通になるまでに遅れ期間ｔ３が発生することから、トランス印加電圧が表れるのが遅れる。

ここで、負荷８が重くなると、スイッチング素子５ａに流れる電流が増大し、トランス４の１次巻線４ａに流れる電流が増大する。そして、トランス４の１次巻線４ａに流れる電流は検出回路１２にて検出され、可変遅延回路１３に送られる。そして、可変遅延回路１３は、トランス４の１次巻線４ａに流れる電流の増分から遅れ期間ｔ３を求め、遅れ期間ｔ３に対応した分だけ、スイッチング素子５ａのゲート信号Ｓ１のオフタイミングを遅延させる。

これにより、重負荷時においても、スイッチング素子５ａのダイオードＤ３が導通する期間をｔ１とすることができる。このため、スイッチング素子２ａ、２ｂ間のデッドタイムが長くなるのを防止しつつ、スイッチング素子５ａ、５ｂにそれぞれ設けられたダイオードＤ３、Ｄ４が導通するまでの遅れ期間を短縮することができ、トランス４の電圧利用率の低下を伴うことなく、２次側素子の電力損失を低減することが可能となる。

なお、図２の説明では、トランス４の１次巻線４ａに流れる電流の増減に伴って、スイッチング素子５ａのオフタイミングを増減させる方法について説明したが、トランス４の１次巻線４ａに流れる電流の増減に伴って、スイッチング素子５ｂのオフタイミングを増減させる場合についても同様である。
また、上述した第１実施形態では、トランス４の１次巻線４ａに流れる電流の増減に伴って、スイッチング素子５ａ、５ｂのオフタイミングを増減させる方法について説明したが、負荷８に流れる電流の増減に応じた挙動を示すならば、トランス４の１次巻線４ａに流れる電流以外の信号を用いるようにしてもよい。

図３は、本発明の第２実施形態に係るＤＣ−ＤＣコンバータの概略構成を示す図である。
図３において、ＤＣ−ＤＣコンバータには、図８の構成に加え、マスク回路３０、レベル判定回路３１および電流検出器３２、３３が設けられている。ここで、電流検出器３２、３３は、スイッチング素子５ａ、５ｂのドレイン電流をそれぞれ検出することができる。なお、電流検出器３２、３３は、スイッチング素子５ａ、５ｂのソース電流をそれぞれ検出するようにしてもよい。レベル判定回路３１は、電流検出器３２、３３にてそれぞれ検出された電流のレベルを判定することができる。マスク回路３０は、電流検出器３２、３３にてそれぞれ検出された電流のレベルが閾値を下回る場合、スイッチング素子５ａ、５ｂをオフするようにゲート駆動回路１０に指示することができる。
なお、レベル判定回路３１はコンパレータ、マスク回路３０はＯＲゲートなどの論理回路、電流検出器３２、３３は電流検出トランスやシャント抵抗を用いることができる。

図４は、図３のＤＣ−ＤＣコンバータの動作時の波形を示すタイミングチャートである。
図４において、スイッチング素子５ａのドレイン電流は電流検出器３２にて検出され、レベル判定回路３１に送られるとともに、制御回路３ａから出力されたゲート信号Ｓ１は、信号伝送回路９を介してマスク回路３０に送られる。そして、レベル判定回路３１は、スイッチング素子５ａのドレイン電流は閾値を下回るかどうかを判定し、スイッチング素子５ａのドレイン電流が閾値を下回った場合、そのことをマスク回路３０に通知する。

そして、マスク回路３０は、スイッチング素子５ａのゲート信号Ｓ１がオフした上で、スイッチング素子５ａのドレイン電流が閾値を下回った場合、スイッチング素子５ａをオフするようにゲート駆動回路１０に指示する。
これにより、重負荷時においても、スイッチング素子５ａのダイオードＤ３が導通する期間をｔ４に短縮することができ、トランス４の電圧利用率の低下を伴うことなく、２次側素子の電力損失を低減することが可能となる。
なお、図４の説明では、電流検出器３２にて検出された電流のレベルに基づいて、スイッチング素子５ａのオフタイミングを制御する方法について説明したが、電流検出器３３にて検出された電流のレベルに基づいて、スイッチング素子５ｂのオフタイミングを制御する場合についても同様である。

図５は、本発明の第３実施形態に係るＤＣ−ＤＣコンバータの概略構成を示す図である。
図５において、ＤＣ−ＤＣコンバータには、図８の構成に加え、マスク回路３０および電流極性判別回路３４、３５が設けられている。ここで、電流極性判別回路３４、３５は、スイッチング素子５ａ、５ｂに流れる電流の極性を判別することができる。マスク回路３０は、電流極性判別回路３４、３５にて判別された電流の極性反転に基づいて、スイッチング素子５ａ、５ｂをオフするようにゲート駆動回路１０に指示することができる。具体的には、スイッチング素子５ａ、５ｂのソースからドレインに流れる電流の方向を正とすると、スイッチング素子５ａ、５ｂに流れる電流の極性が正から負に変化した時に、スイッチング素子５ａ、５ｂをオフするようにゲート駆動回路１０に指示することができる。例えば、マスク回路３０は、スイッチング素子２ａのゲート信号Ｐ１がオンし、スイッチング素子５ａに流れる電流の極性が正から負に切り替わる瞬間にスイッチング素子５ａをオフさせることができる。

これにより、重負荷時においても、スイッチング素子５ａのダイオードＤ３が導通する期間をさらに短縮することができ、トランス４の電圧利用率の低下を伴うことなく、２次側素子の電力損失をより一層低減することが可能となる。また、電流の極性だけを検出すればよく、回路構成を簡略化することが可能となる。
一方、スイッチング素子２ａ、２ｂのゲート信号Ｐ１、Ｐ２をオンしてから、スイッチング素子５ａ、５ｂのゲート信号Ｓ１、Ｓ２をオフするので、１次側のスイッチング素子２ａ、２ｂと２次側のスイッチング素子５ａ、５ｂが同時にオンする懸念があるが、スイッチング素子５ａ、５ｂにゲート信号Ｓ１、Ｓ２がそれぞれ入力されてからオンするまでの応答速度が速い場合には、これらのスイッチング素子の短絡による影響を少なくすることができる。

また、スイッチング素子のドレイン−ソース間に抵抗やコンデンサなどで構成されるスナバ回路を接続することにより、ドレイン−ソース間の電圧の跳ね上がりを抑制することができる。
なお、ＤＣ−ＤＣコンバータの１次側回路は、図７から図９に示したハーフブリッジ回路を用いる方法の他、図１０のプッシュプル回路やフルブリッジ回路を用いるようにしてもよい。また、ＤＣ−ＤＣコンバータの整流回路はカレントダブラを用いるようにしてもよい。

図６は、本発明の第４実施形態に係るＤＣ−ＤＣコンバータに適用される整流回路の概略構成を示す図である。
図６において、整流回路１００ａには、図１の整流回路１００の平滑インダクタ６の代わりに平滑インダクタ６ａ、６ｂが設けられている。また、トランス２４には、１次巻線４ａおよび２次巻線４ｆが設けられている。そして、２次巻線４ｆの一端にはスイッチング素子５ａおよび平滑インダクタ６ａの一端が接続されるとともに、２次巻線４ｅｆ他端にはスイッチング素子５ｂおよび平滑インダクタ６ｂの一端が接続され、平滑インダクタ６ａ、６ｂの他端は互いに共通接続されている。

本発明の第１実施形態に係るＤＣ−ＤＣコンバータの概略構成を示す図である。 図１のＤＣ−ＤＣコンバータの動作時の波形を示すタイミングチャートである。 本発明の第２実施形態に係るＤＣ−ＤＣコンバータの概略構成を示す図である。 図３のＤＣ−ＤＣコンバータの動作時の波形を示すタイミングチャートである。 本発明の第３実施形態に係るＤＣ−ＤＣコンバータの概略構成を示す図である。 本発明の第４実施形態に係るＤＣ−ＤＣコンバータに適用される整流回路の概略構成を示す図である。 従来のＤＣ−ＤＣコンバータの概略構成を示す図である。 従来のＤＣ−ＤＣコンバータの概略構成のその他の例を示す図である。 従来のＤＣ−ＤＣコンバータの概略構成のさらにその他の例を示す図である。 従来のＤＣ−ＤＣコンバータに適用される１次側スイッチング回路のその他の例を示す図である。 従来のＤＣ−ＤＣコンバータのスイッチング素子のゲート信号の波形を示すタイミングチャートである。 従来のＤＣ−ＤＣコンバータの動作時の波形を示すタイミングチャートである。

符号の説明

１ 直流入力電源
２ スイッチング回路
２ａ、２ｂ、５ａ、５ｂ スイッチング素子
Ｄ１〜Ｄ４ ダイオード
Ｍ１〜Ｍ４ 電界効果型トランジスタ
２ｃ、２ｄ コンデンサ
３ 制御回路
４、１４、２４ トランス
４ａ １次巻線
４ｂ、４ｆ ２次巻線
４ｃ、４ｄ 漏れインダクタンス
６、６ａ、６ｂ 平滑インダクタ
７ 平滑コンデンサ
８ 負荷
９ 信号伝送回路
１０ ゲート駆動回路
１１ 電流検出用トランス
１２ 検出回路
１３ 可変遅延回路
３０ マスク回路
３１ レベル判定回路
３２、３３ 電流検出器
３４、３５ 電流極性判別回路
１００、１００ａ 整流回路

Claims (4)

1. 直流を交流に変換する直流／交流変換回路と、
   同期整流方式にて交流を直流に変換する交流／直流変換回路と、
   前記直流／交流変換回路から出力された交流を前記交流／直流変換回路に入力するトランスと、
   前記直流／交流変換回路のスイッチング素子のスイッチング制御を行うとともに、前記交流／直流変換回路のスイッチング素子のスイッチング制御を行う制御回路と、
   前記直流／交流変換回路のスイッチング素子をオンしてから前記トランス印加電圧が発生するまでの遅れ期間の増減に伴って、前記交流／直流変換回路のスイッチング素子のオフタイミングを増減させるオフタイミング制御手段とを備えることを特徴とするＤＣ−ＤＣコンバータ。
2. 直流を交流に変換する直流／交流変換回路と、
   同期整流方式にて交流を直流に変換する交流／直流変換回路と、
   前記直流／交流変換回路から出力された交流を前記交流／直流変換回路に入力するトランスと、
   前記直流／交流変換回路のスイッチング素子のスイッチング制御を行うとともに、前記交流／直流変換回路のスイッチング素子のスイッチング制御を行う制御回路と、
   前記交流／直流変換回路に接続される負荷に流れる電流の増減に応じた挙動を示す前記交流／直流変換回路、前記交流／直流変換回路または前記トランス内の電流のいずれかを検出する検出回路と、
   前記検出回路にて検出された電流の増減に伴って、前記交流／直流変換回路のスイッチング素子のオフタイミングを増減させる可変遅延回路とを備えることを特徴とするＤＣ−ＤＣコンバータ。
3. 直流を交流に変換する直流／交流変換回路と、
   同期整流方式にて交流を直流に変換する交流／直流変換回路と、
   前記直流／交流変換回路から出力された交流を前記交流／直流変換回路に入力するトランスと、
   前記直流／交流変換回路のスイッチング素子のスイッチング制御を行うとともに、前記交流／直流変換回路のスイッチング素子のスイッチング制御を行う制御回路と、
   前記交流／直流変換回路のスイッチング素子に流れる電流を検出する電流検出器と、
   前記電流検出器にて検出された電流のレベルを判定するレベル判定回路と、
   前記電流検出器にて検出された電流のレベルが閾値を下回る場合、前記交流／直流変換回路のスイッチング素子をオフさせるマスク回路とを備えることを特徴とするＤＣ−ＤＣコンバータ。
4. 直流を交流に変換する直流／交流変換回路と、
   同期整流方式にて交流を直流に変換する交流／直流変換回路と、
   前記直流／交流変換回路から出力された交流を前記交流／直流変換回路に入力するトランスと、
   前記直流／交流変換回路のスイッチング素子のスイッチング制御を行うとともに、前記交流／直流変換回路のスイッチング素子のスイッチング制御を行う制御回路と、
   前記交流／直流変換回路のスイッチング素子に流れる電流の極性を判別する電流極性判別回路と、
   前記電流極性判別回路にて判別された電流の極性反転に基づいて、前記交流／直流変換回路のスイッチング素子をオフさせるマスク回路とを備えることを特徴とするＤＣ−ＤＣコンバータ。

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