JP2008300785A - 半導体装置 - Google Patents

Abstract

【課題】高電圧転送時におけるトランジスタの閾値電圧を低減する。
【解決手段】半導体装置は、素子分離絶縁層２２により囲まれた素子領域ＡＡを有する半導体基板２１と、素子領域ＡＡ上にゲート絶縁膜２５を介して設けられたゲート電極２６と、素子領域ＡＡ内にゲート電極２６を挟むように離間して設けられたソース領域２３及びドレイン領域２４とを有するトランジスタＴＲと、素子分離絶縁層２２上にトランジスタＴＲを挟むように設けられ、かつチャネル長方向に延在する第１及び第２の補助配線層２９、３０と、トランジスタＴＲがオン状態である間、第１及び第２の補助配線層２９、３０をゲート電圧と同じ極性の電圧に設定する制御回路１９とを具備する。
【選択図】 図２

Description

本発明は、半導体装置に係り、例えば、ＮＡＮＤ型フラッシュメモリに高電圧を転送するために使用される高電圧用トランジスタを備えた半導体装置に関する。

従来、半導体メモリとしては例えばデータの書き込み及び消去を電気的に行う、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）が知られている。さらに、ＥＥＰＲＯＭの１つとして、高集積化が可能なＮＡＮＤ型フラッシュメモリが知られている。

このＮＡＮＤ型フラッシュメモリを構成するメモリセルトランジスタにデータを書き込む場合には、２０〜４０Ｖ程度の高電圧が必要とされる。よって、ロウデコーダには、高電圧をメモリセルトランジスタに転送するために使用される高電圧用トランジスタが配置される。

ところで、高電圧転送に使用される高電圧用トランジスタは、バックバイアス効果によってそれの閾値電圧が上昇する。バックバイアス効果による閾値電圧の上昇が大きいと、高電圧用トランジスタの高電圧を転送する能力が低下してしまう。

また、高電圧用トランジスタの閾値電圧の上昇が大きいと、それに伴ってＮＡＮＤ型フラッシュメモリで使用される最高電圧が大きくなる。このため、昇圧回路の肥大化を招き、チップサイズの増大と共に製造コストを押し上げる要因となる。従って、高電圧用トランジスタのバックバイアス効果改善は重要であり、特にロウデコーダなどの高電圧転送に用いられる回路にとっては大きな課題である。

また、この種の関連技術として、素子分離絶縁層を挟んで隣接するトランジスタ間で電流が流れる原因となるフィールド反転の発生を防ぐ技術が開示されている（特許文献１参照）。
特開２００６−５９９７８号公報

本発明は、高電圧転送時におけるトランジスタの閾値電圧を低減することが可能な半導体装置を提供する。

本発明の第１の視点に係る半導体装置は、素子分離絶縁層により囲まれた素子領域を有する半導体基板と、前記素子領域上にゲート絶縁膜を介して設けられたゲート電極と、前記素子領域内に前記ゲート電極を挟むように離間して設けられたソース領域及びドレイン領域とを有する第１のトランジスタと、前記素子分離絶縁層上に前記第１のトランジスタを挟むように設けられ、かつチャネル長方向に延在する第１及び第２の補助配線層と、前記トランジスタがオン状態である間、前記第１及び第２の補助配線層を前記トランジスタがオン状態のゲート電圧と同じ極性の電圧に設定する制御回路とを具備する。

本発明の第２の視点に係る半導体装置は、素子分離絶縁層により囲まれた素子領域を有する半導体基板と、前記素子領域上にゲート絶縁膜を介して設けられたゲート電極と、前記素子領域内に前記ゲート電極を挟むように離間して設けられたソース及びドレイン領域とを有するトランジスタと、前記素子分離絶縁層上に前記トランジスタを囲むように設けられた補助配線層と、前記トランジスタがオン状態である間、前記補助配線層を前記トランジスタがオン状態のゲート電圧と同じ極性の電圧に設定する制御回路とを具備する。

本発明によれば、高電圧転送時におけるトランジスタの閾値電圧を低減することが可能な半導体装置を提供することができる。

以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
本発明の第１の実施形態に係る半導体装置について、ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。図１は、本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１１の構成を示す回路ブロック図である。ＮＡＮＤ型フラッシュメモリ１１は、ロウデコーダ１２、メモリセルアレイ１３、センスアンプ１４、及びソース線ドライバ１５を備えている。

メモリセルアレイ１３は、マトリクス状に配置された複数個のＮＡＮＤセルユニット１８を備えている。ＮＡＮＤセルユニット１８のそれぞれは、直列に接続された複数個のメモリセルトランジスタＭＴ（本実施形態では、８個のメモリセルトランジスタＭＴ）からなるメモリセル列と、その一端（ドレイン側）に直列に接続された選択トランジスタＳＴ１と、他端（ソース側）に直列に接続された選択トランジスタＳＴ２とにより構成されている。

各メモリセルトランジスタＭＴは、半導体基板上に、ゲート絶縁膜、浮遊ゲート電極、ゲート間絶縁膜、及び制御ゲート電極が順に積層された積層構造を有している。隣接するメモリセルトランジスタＭＴがソース／ドレイン領域を共有することで、８個のメモリセルトランジスタＭＴは直列に接続される。そして、メモリセルトランジスタＭＴに含まれる浮遊ゲート電極に電子を注入する、或いは浮遊ゲート電極から電子を引き抜くことにより、メモリセルトランジスタＭＴのデータが書き換えられる。

また、浮遊ゲート電極は、各メモリセルトランジスタＭＴに対応して設けられており、半導体基板上にゲート絶縁膜を介して、アイランド状に配置されている。一方、制御ゲート電極は、Ｘ方向に延在するように設けられ、かつＸ方向に隣接する同じ行の複数のメモリセルトランジスタＭＴで共有される。

メモリセルトランジスタＭＴの制御ゲート電極は、ワード線ＷＬに対応する。ドレイン側の選択トランジスタＳＴ１のゲート電極は、選択ゲート線ＳＧＤに対応する。ソース側の選択トランジスタＳＴ２のゲート電極は、選択ゲート線ＳＧＳに対応する。選択トランジスタＳＴ１のドレインは、Ｙ方向に延在するビット線ＢＬに接続されている。選択トランジスタＳＴ２のソースは、Ｘ方向に延在するソース線ＳＬに接続されている。

複数のビット線ＢＬ１〜ＢＬｎは、センスアンプ１４に接続されている。センスアンプ１４は、選択されたメモリセルトランジスタＭＴから読み出されたデータを増幅する。ソース線ＳＬは、ソース線ドライバ１５に接続されている。ソース線ドライバ１５は、ソース線ＳＬにメモリセルトランジスタＭＴの動作に応じた電圧を印加する。

ロウデコーダ１２は、ロウアドレス信号に基づいて、ワード線ＷＬ１〜ＷＬ８のいずれか１本を選択し、さらに選択ゲート線ＳＧＤ、ＳＧＳを選択する。ロウデコーダ１２は、デコード回路１６、及びスイッチ回路１７を備えている。デコード回路１６は、ロウアドレス信号をデコードして、このデコード信号をスイッチ回路１７に送る。スイッチ回路１７は、転送ゲート線ＴＧにゲートが共通接続されたトランスファゲートトランジスタＴＧＴＤ、ＴＧＴＳ、及び複数の高電圧用トランジスタＴＲ（ＴＲ１〜ＴＲ８を含む）を備えている。

高電圧用トランジスタＴＲのドレインはデコード回路１６に接続され、そのソースはワード線ＷＬに接続されている。トランスファゲートトランジスタＴＧＴＤのドレインはデコード回路１６に接続され、そのソースは選択ゲート線ＳＧＤに接続されている。トランスファゲートトランジスタＴＧＴＳのドレインはデコード回路１６に接続され、そのソースは選択ゲート線ＳＧＳに接続されている。

図２は、高電圧用トランジスタＴＲの構成を示す平面図である。図３は、図２に示したＩＩＩ−ＩＩＩ線に沿った高電圧用トランジスタＴＲの断面図である。図４は、図２に示したＩＶ−ＩＶ線に沿った高電圧用トランジスタＴＲの断面図である。

Ｐ型導電性の基板２１は、例えばＰ型半導体基板、Ｐ型ウェルを有する半導体基板、Ｐ型半導体層を有するＳＯＩ（Silicon On Insulator）型基板などである。半導体基板２１としては、例えばシリコン（Ｓｉ）が用いられる。

半導体基板２１は、表面領域に素子分離絶縁層２２を具備し、素子分離絶縁層２２が形成されていない半導体基板２１の表面領域が素子を形成する素子領域（活性領域）ＡＡとなる。素子分離絶縁層２２は、例えばＳＴＩ（Shallow Trench Isolation）により構成される。ＳＴＩ２２としては、例えば酸化シリコンが用いられる。このＳＴＩ２２は、１個の高電圧用トランジスタＴＲに対応して設けられる素子領域ＡＡを囲むように設けられている。

素子領域ＡＡ内には、ソース領域２３及びドレイン領域２４が設けられている。ソース領域２３及びドレイン領域２４はそれぞれ、シリコン内に高濃度のｎ^＋型不純物（リン（Ｐ）、ヒ素（Ａｓ）等）を導入して形成されたｎ^＋型拡散領域により構成される。ソース領域２３は、コンタクト２７を介してワード線ＷＬに電気的に接続される。ドレイン領域２４は、コンタクト２８を介してデコード回路１６に電気的に接続される。

ソース領域２３とドレイン領域２４との間で素子領域ＡＡ上には、ゲート絶縁膜２５を介してゲート電極２６が設けられている。また、ゲート電極２６のフリンジ部分は、素子分離絶縁層２２上まで延在している。ゲート絶縁膜２５としては、例えば酸化シリコンが用いられる。ゲート電極２６としては、導電体が用いられ、例えば多結晶シリコンが用いられる。図２において、チャネル長（ゲート長）はＹ方向に対応し、チャネル幅（ゲート幅）はＸ方向に対応する。ゲート電極２６は、図１の転送ゲート線ＴＧに接続される。

高電圧用トランジスタＴＲのＸ方向両側で、素子領域ＡＡから所定距離だけ離れた素子分離絶縁層２２上には、それぞれがＹ方向に延在するように補助配線層（アシストゲート）２９及び３０が設けられている。アシストゲート２９及び３０のＹ方向の長さは、素子領域ＡＡのＹ方向の長さと同じかそれ以上に設定される。アシストゲート２９及び３０としては、導電体が用いられ、例えばゲート電極２６と同じ材料が用いられる。アシストゲート２９及び３０は、図１に示したアシストゲート制御回路１９に電気的に接続されている。また、一対のアシストゲート２９及び３０は、高電圧用トランジスタＴＲごとに設けられ、アシストゲート制御回路１９により同じ電圧に設定される。

次に、メモリセルトランジスタＭＴにデータを書き込む場合の高電圧用トランジスタＴＲの動作について図１及び図２を用いて説明する。データ書き込みは、１本のワード線ＷＬに接続された全てのメモリセルトランジスタＭＴ（１ページ）に対して一括して行われる。以下、ワード線ＷＬ２に接続されたメモリセルトランジスタＭＴにデータを書き込む場合を例に説明する。

転送ゲート線ＴＧは、非活性化（０Ｖ）されている。従って、高電圧用トランジスタＴＲ２はオフしている。また、高電圧用トランジスタＴＲ２のソース領域２３及びドレイン領域２４は、０Ｖであるか、或いはフローティング状態である。

まず、ワード線ＷＬ２に接続されたメモリセルトランジスタＭＴを選択するために、高電圧用トランジスタＴＲ２のドレイン領域２４に、デコード回路１６から書き込み電圧Ｖpgm （例えば、２５Ｖ程度）が印加される。さらに、高電圧用トランジスタＴＲ２がオフしている間は、高電圧用トランジスタＴＲ２のアシストゲート２９及び３０は、アシストゲート制御回路１９により、接地電圧（０Ｖ）或いは負の電圧に設定される。

この時、チャネル−ＳＴＩ界面におけるＰ型不純物が減少し、高電圧用トランジスタＴＲ２においてはそのチャネルに作用する不純物が不足する。これにより、一般の狭チャネル効果（narrow channel effect）とは逆（いわゆる逆狭チャネル効果）に、チャネル幅（ゲート幅）が縮小するに伴い、高電圧用トランジスタＴＲ２の閾値電圧Ｖthが低くなる。これは、高電圧用トランジスタＴＲ２のチャネルのＸ方向両端部での閾値電圧Ｖthが低くなるためである。従って、アシストゲート２９及び３０を０Ｖ（或いは、負の電圧）に設定することで、パンチスルーリークを防ぐことができる。

続いて、デコード回路１６により、ワード線ＷＬ２に書き込み電圧Ｖpgmを転送するための電圧ＶpgmH（Ｖpgm ＋Ｖth、例えば、２６Ｖ程度)が、転送ゲート線ＴＧに印加される。この電位ＶpgmHは高電圧用トランジスタＴＲ２のゲート電極２６に印加され、高電圧用トランジスタＴＲ２がオンする。これにより、ワード線ＷＬ２に書き込み電圧Ｖpgmが転送される。

さらに、高電圧用トランジスタＴＲ２がオンしている間は、高電圧用トランジスタＴＲ２のアシストゲート２９及び３０は、アシストゲート制御回路１９により、正の電圧であるアシストゲート電圧Ｖagに設定される。好ましくは、アシストゲート電圧Ｖagは、高電圧用トランジスタＴＲのゲート電極２６に印加される高電圧程度（書き込み電圧Ｖpgm程度）に設定される。

この時、高電圧用トランジスタＴＲ２のバックバイアス特性が向上するため、高電圧用トランジスタＴＲ２の閾値電圧Ｖthが低くなる。すなわち、高電圧転送時に、アシストゲート電圧Ｖagを、高電圧用トランジスタＴＲ２のゲート電極２６と同電圧付近まで上げると、高電圧用トランジスタＴＲ２の素子分離絶縁層２２に隣接するチャネルに対してアシストゲート電圧Ｖagが作用することで、高電圧用トランジスタＴＲ２のゲート絶縁膜容量Ｃoxが増加する。閾値電圧Ｖthはゲート絶縁膜容量Ｃoxに反比例するため、閾値電圧Ｖthが低下する。この結果、高電圧用トランジスタＴＲ２の高電圧を転送する能力が向上するため、電圧ＶpgmHを低減することができる。

高電圧転送後は、デコード回路１６により、転送ゲート線ＴＧが非活性化（０Ｖ）される。これにより、高電圧用トランジスタＴＲ２はオフする。また、高電圧用トランジスタＴＲ２がオフしている間は、高電圧用トランジスタＴＲ２のアシストゲート２９及び３０は、アシストゲート制御回路１９により、接地電圧（０Ｖ）或いは負の電圧に設定される。

ところで、アシストゲート２９及び３０は、高電圧用トランジスタＴＲのゲート電極２６の形成工程と同一工程で形成される。すなわち、素子分離絶縁層２２を形成後に、半導体基板２１上にゲート絶縁膜、及びゲート電極２６と同じ材料の導電層を堆積する。そして、リソグラフィー法及びＲＩＥ（Reactive Ion Etching）法を用いて導電層をパターニングすることで、アシストゲート２９及び３０、及びゲート電極２６を同時に形成する。この製造方法では、工程を追加することなく、アシストゲート２９及び３０を形成することが可能となる。

以上詳述したように本実施形態では、アシストゲート２９及び３０に印加されるアシストゲート電圧Ｖagは、アシストゲート制御回路１９により、高電圧用トランジスタＴＲがオフしている場合に接地電圧（０Ｖ）或いは負の電圧に設定され、高電圧用トランジスタＴＲがオンしている場合にゲート電極２６に印加される高電圧程度（書き込み電圧Ｖpgm程度）に設定される。

従って本実施形態によれば、高電圧用トランジスタＴＲがオフしている場合には、高電圧用トランジスタＴＲ２のチャネルのＸ方向両端部での閾値電圧Ｖthが低くなるため、パンチスルーリークを防ぐことができる。これにより、パンチスルーリークによる余分な消費電力を低減することができるため、ＮＡＮＤ型フラッシュメモリ１１の信頼性を向上できる。

また、高電圧用トランジスタＴＲがオンしている場合には、バックバイアス特性が向上し、高電圧用トランジスタＴＲの閾値電圧Ｖthが低くなる。これにより、高電圧用トランジスタＴＲ２の高電圧を転送する能力が向上するため、高電圧を転送するために必要な最高電圧を低減することができる。

また、デコード回路１６が扱う最高電圧を低くすることができるため、最高電圧を生成する昇圧回路の微細化、及び最高電圧を扱うトランジスタの微細化が可能となる。この結果、デコード回路１６及びスイッチ回路１７の微細化が可能となり、ひいてはＮＡＮＤ型フラッシュメモリ１１の回路面積を縮小することができる。

なお、本実施形態では、高電圧用トランジスタＴＲとしてＮチャネルＭＯＳトランジスタを例に挙げて説明している。しかし、これに限定されるものではなく、高電圧用トランジスタＴＲがＰチャネルＭＯＳトランジスタから構成されていてもよい。この場合は、導電型、及び電圧の極性を逆にすることで、同様に実施可能である。

（第２の実施形態）
第２の実施形態は、各高電圧用トランジスタＴＲに対応してそれぞれがＹ方向に延在するように補助配線層（アシストゲート）が設けられると共に、Ｙ方向に隣接する高電圧用トランジスタＴＲの間に、Ｘ方向に延在するパンチスルーリークを防ぐためのシールド配線層を設けるようにしている。

図５は、本発明の第２の実施形態に係る複数の高電圧用トランジスタＴＲの構成を示す平面図である。図６は、図５に示したＶＩ−ＶＩ線に沿った高電圧用トランジスタＴＲ１及びＴＲ３の断面図である。なお、図５には、４個の高電圧用トランジスタＴＲ１〜ＴＲ４を示している。

Ｐ型半導体基板２１の表面領域には、４つの素子領域ＡＡ１〜ＡＡ４と、これら４つの素子領域ＡＡ１〜ＡＡ４を分離するように素子分離絶縁層２２が設けられている。すなわち、複数の素子領域ＡＡはそれぞれ、素子分離絶縁層２２を介して隣接している。そして、素子領域ＡＡ１〜ＡＡ４にはそれぞれ、高電圧用トランジスタＴＲ１〜ＴＲ４が設けられている。

具体的には、高電圧用トランジスタＴＲ１は、ゲート電極２６−１、ソース領域２３−１、及びドレイン領域２４−１を備えている。素子分離絶縁層２２を介して高電圧用トランジスタＴＲ１と図５中Ｙ方向で隣接する高電圧用トランジスタＴＲ２は、ゲート電極２６−２、ソース領域２３−２、及びドレイン領域２４−２を備えている。素子分離絶縁層２２を介して高電圧用トランジスタＴＲ１と図５中Ｘ方向で隣接する高電圧用トランジスタＴＲ３は、ゲート電極２６−３、ソース領域２３−３、及びドレイン領域２４−３を備えている。素子分離絶縁層２２を介して高電圧用トランジスタＴＲ３と図５中Ｘ方向で隣接しかつ高電圧用トランジスタＴＲ２と図５中Ｙ方向で隣接する高電圧用トランジスタＴＲ４は、ゲート電極２６−４、ソース領域２３−４、及びドレイン領域２４−４を備えている。

高電圧用トランジスタＴＲ１のＸ方向両側で、素子領域ＡＡから所定距離だけ離れた素子分離絶縁層２２上には、それぞれがＹ方向に延在するようにアシストゲート２９−１及び３０−１が設けられている。同様に、素子分離絶縁層２２上には、他の高電圧用トランジスタＴＲ２〜ＴＲ４に対応するアシストゲート２９−２、３０−２、２９−３、３０−３、２９−４、３０−４が設けられている。

アシストゲート２９−１〜２９−４、３０−１〜３０−４は、図１に示したアシストゲート制御回路１９に電気的に接続されている。また、一対のアシストゲート２９及び３０は、高電圧用トランジスタＴＲごとに設けられ、アシストゲート制御回路１９により同じアシストゲート電圧Ｖagに設定される。

素子分離絶縁層２２上で、高電圧用トランジスタＴＲ１とＴＲ３との間、及び高電圧用トランジスタＴＲ２とＴＲ４との間には、Ｘ方向に延在するシールド配線層３１が設けられている。このシールド配線層３１は、接地電圧（０Ｖ）、或いは負の電圧に固定されている。シールド配線層３１としては、導電体が用いられ、例えばゲート電極２６と同じ材料が用いられる。

次に、メモリセルトランジスタＭＴにデータを書き込む場合の高電圧用トランジスタＴＲの動作について図１及び図５を用いて説明する。以下、ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴにデータを書き込む場合を例に説明する。

転送ゲート線ＴＧは、非活性化（０Ｖ）されている。従って、高電圧用トランジスタＴＲ１〜ＴＲ４はオフしている。また、高電圧用トランジスタＴＲ１〜ＴＲ４のソース及びドレインは、０Ｖであるか、或いはフローティング状態である。

まず、ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴを選択するために、高電圧用トランジスタＴＲ３のドレイン領域２４−３に、デコード回路１６から書き込み電圧Ｖpgmが印加される。一方、ワード線ＷＬ１、ＷＬ２及びＷＬ４は選択されないので、高電圧用トランジスタＴＲ１、ＴＲ２及びＴＲ４のドレイン領域には、デコード回路１６から高電圧が印加されず、０Ｖが印加される。

さらに、高電圧用トランジスタＴＲ１〜ＴＲ４がオフしている間は、アシストゲート２９−１〜２９−４、３０−１〜３０−４は、アシストゲート制御回路１９により、０Ｖ（或いは、負の電圧）に設定される。

このようなバイアス関係の場合、ドレイン領域２４−３と２４−４との間に、高電界が発生する。しかし、アシストゲート３０−３及び２９−４が０Ｖ（或いは、負の電圧）に設定されているため、ドレイン領域２４−３と２４−４との間のパンチスルーリークを防ぐことができる。また、高電圧用トランジスタＴＲ３においては、第１の実施形態で説明したように、パンチスルーリークを防ぐことができる。

さらに、ソース領域２３−１とドレイン領域２４−３との間に、高電界が発生する。しかし、Ｙ方向に隣接する高電圧用トランジスタＴＲ１とＴＲ３との間に、０Ｖ（或いは、負の電圧）に設定されたシールド配線層３１が配置されているため、ソース領域２３−１とドレイン領域２４−３との間のパンチスルーリークを防ぐことができる。

続いて、デコード回路１６により、非選択のワード線ＷＬ１、ＷＬ２及びＷＬ４に対応する高電圧用トランジスタＴＲ１、ＴＲ２及びＴＲ４のドレイン領域に、正の中間電圧Ｖpass（＜Ｖpgm）が印加される。さらに、デコード回路１６により、電圧ＶpgmHが転送ゲート線ＴＧに印加される。すると、高電圧用トランジスタＴＲ１〜ＴＲ４はオンする。これにより、ワード線ＷＬ３に書き込み電圧Ｖpgmが転送され、ワード線ＷＬ１、ＷＬ２及びＷＬ４に中間電圧Ｖpassが印加される。

さらに、高電圧用トランジスタＴＲ１〜ＴＲ４がオンしている間は、アシストゲート２９−１〜２９−４、３０−１〜３０−４は、アシストゲート制御回路１９により、正のアシストゲート電圧Ｖagに設定される。好ましくは、アシストゲート電圧Ｖagは、高電圧用トランジスタＴＲのゲート電極２６に印加される高電圧程度（書き込み電圧Ｖpgm程度）に設定される。

この時、第１の実施形態と同様に、高電圧用トランジスタＴＲ１〜ＴＲ４のバックバイアス特性が向上するため、高電圧用トランジスタＴＲ１〜ＴＲ４の閾値電圧Ｖthが低くなる。これにより、高電圧用トランジスタＴＲ１〜ＴＲ４の高電圧を転送する能力が向上するため、電圧ＶpgmHを低減することができる。

以上詳述したように本実施形態によれば、Ｙ方向に隣接する高電圧用トランジスタＴＲ間に、０Ｖ（或いは、負の電圧）に設定されたシールド配線層３１が配置されているため、高電圧用トランジスタＴＲ１とＴＲ３との間のパンチスルーリークを防ぐことができる。これにより、パンチスルーリークによる余分な消費電力を低減することができるため、ＮＡＮＤ型フラッシュメモリ１１の信頼性を向上できる。

また、高電圧用トランジスタＴＲがオフしている場合には、アシストゲートが０Ｖ（或いは、負の電圧）に設定される。これにより、高電圧用トランジスタＴＲのチャネルのＸ方向両端部での閾値電圧Ｖthが低くなるため、高電圧用トランジスタＴＲのパンチスルーリークを防ぐことができる。さらに、Ｘ方向に隣接する高電圧用トランジスタＴＲ間でのパンチスルーリークを防ぐことができる。

また、高電圧用トランジスタＴＲがオンしている場合には、アシストゲートがゲート電極２６に印加される高電圧程度（書き込み電圧Ｖpgm程度）に設定される。これにより、バックバイアス特性が向上し、高電圧用トランジスタＴＲの閾値電圧Ｖthが低くなる。この結果、高電圧用トランジスタＴＲの高電圧を転送する能力が向上するため、高電圧を転送するために必要な最高電圧を低減することができ、ひいては、デコード回路１６及びスイッチ回路１７の微細化が可能となる。

また、アシストゲート及びシールド配線層によりパンチスルーリークを防ぐことができるため、高電圧用トランジスタＴＲ間の絶縁性が向上する。このため、Ｘ方向及びＹ方向に隣接する高電圧用トランジスタＴＲ間の素子分離絶縁層２２の幅を大きく設ける必要がない。これにより、Ｘ方向及びＹ方向の素子分離絶縁層２２の面積を低減でき、微細化に有利である。

（第３の実施形態）
第３の実施形態は、素子分離絶縁層上に補助配線層（アシストゲート）が設けられ、このアシストゲートは、１つの高電圧用トランジスタを囲むように構成されている。図７は、本発明の第３の実施形態に係る高電圧用トランジスタＴＲの構成を示す平面図である。

Ｐ型半導体基板２１の表面領域には、素子領域ＡＡと、この素子領域ＡＡを囲むように素子分離絶縁層２２が設けられている。１つの素子領域ＡＡには、第１の実施形態と同様に１つの高電圧用トランジスタＴＲが設けられている。

素子分離絶縁層２２上には、素子領域ＡＡから所定距離だけ離れて、高電圧用トランジスタＴＲを囲むように、アシストゲート２９が設けられている。アシストゲート２９は、図１に示したアシストゲート制御回路１９に電気的に接続されている。

本実施形態のアシストゲート２９は、第１の実施形態で示したアシストゲート２９及び３０を短絡した構成になっている。これにより、アシストゲート２９とアシストゲート制御回路１９とを電気的に接続するための接点を１個にすることができるため、アシストゲート２９とアシストゲート制御回路１９とを電気的に接続する配線を削減することができる。

また、アシストゲート２９は、アシストゲート制御回路１９により同一電圧で制御されるために、電圧のばらつきを防ぐことができる。これにより、高電圧用トランジスタＴＲの特性をより正確に制御することが可能となる。その他の効果は、第１の実施形態と同じである。

（第４の実施形態）
第４の実施形態は、バイアス状態が異なる複数の高電圧用トランジスタに対して、それぞれに対応して補助配線層（アシストゲート）を設けるようにした構成例である。図８は、本発明の第４の実施形態に係る複数の高電圧用トランジスタＴＲの構成を示す平面図である。なお、図８には、４個の高電圧用トランジスタＴＲ１〜ＴＲ４を示している。

素子分離絶縁層２２上には、素子領域ＡＡから所定距離だけ離れて、高電圧用トランジスタＴＲ１〜ＴＲ４をそれぞれ囲むように、アシストゲート２９−１〜２９−４が設けられている。アシストゲート２９−１〜２９−４は、図１に示したアシストゲート制御回路１９に電気的に接続されている。

次に、メモリセルトランジスタＭＴにデータを書き込む場合の高電圧用トランジスタＴＲの動作について図１及び図８を用いて説明する。以下、ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴにデータを書き込む場合を例に説明する。

転送ゲート線ＴＧは、非活性化（０Ｖ）されている。従って、高電圧用トランジスタＴＲ１〜ＴＲ４はオフしている。また、高電圧用トランジスタＴＲ１〜ＴＲ４のソース及びドレインは、０Ｖであるか、或いはフローティング状態である。

まず、ワード線ＷＬ３に接続されたメモリセルトランジスタＭＴを選択するために、高電圧用トランジスタＴＲ３のドレイン領域２４−３に、デコード回路１６から書き込み電圧Ｖpgmが印加される。一方、ワード線ＷＬ１、ＷＬ２及びＷＬ４は選択されないので、高電圧用トランジスタＴＲ１、ＴＲ２及びＴＲ４のドレイン領域には、デコード回路１６から高電圧が印加されず、０Ｖが印加される。

さらに、高電圧用トランジスタＴＲ１〜ＴＲ４がオフしている間は、アシストゲート２９−１〜２９−４は、アシストゲート制御回路１９により、０Ｖ（或いは、負の電圧）に設定される。

このようなバイアス関係の場合、ドレイン領域２４−３と２４−４との間に、高電界が発生する。しかし、アシストゲート２９−３及び２９−４が０Ｖ（或いは、負の電圧）に設定されているため、ドレイン領域２４−３と２４−４との間のパンチスルーリークを防ぐことができる。同様に、ソース領域２３−１とドレイン領域２４−３との間に、高電界が発生する。しかし、アシストゲート２９−１及び２９−３が０Ｖ（或いは、負の電圧）に設定されているため、ソース領域２３−１とドレイン領域２４−３との間のパンチスルーリークを防ぐことができる。

続いて、デコード回路１６により、非選択のワード線ＷＬ１、ＷＬ２及びＷＬ４に対応する高電圧用トランジスタＴＲ１、ＴＲ２及びＴＲ４のドレイン領域に、正の中間電圧Ｖpass（＜Ｖpgm）が印加される。さらに、デコード回路１６により、電圧ＶpgmHが転送ゲート線ＴＧに印加される。すると、高電圧用トランジスタＴＲ１〜ＴＲ４はオンする。これにより、ワード線ＷＬ３に書き込み電圧Ｖpgmが転送され、ワード線ＷＬ１、ＷＬ２及びＷＬ４に中間電圧Ｖpassが印加される。

さらに、高電圧用トランジスタＴＲ１〜ＴＲ４がオンしている間は、アシストゲート２９−１〜２９−４は、アシストゲート制御回路１９により、正のアシストゲート電圧Ｖagに設定される。好ましくは、アシストゲート電圧Ｖagは、高電圧用トランジスタＴＲのゲート電極２６に印加される高電圧程度（書き込み電圧Ｖpgm程度）に設定される。

この時、第１の実施形態と同様に、高電圧用トランジスタＴＲ１〜ＴＲ４のバックバイアス特性が向上するため、高電圧用トランジスタＴＲ１〜ＴＲ４の閾値電圧Ｖthが低くなる。これにより、高電圧用トランジスタＴＲ１〜ＴＲ４の高電圧を転送する能力が向上するため、電圧ＶpgmHを低減することができる。

このようにして高電圧用トランジスタＴＲを構成した場合でも、第２及び第３の実施形態と同様の効果を得ることができる。

（第５の実施形態）
第５の実施形態は、隣接する高電圧用トランジスタにそれぞれ対応して設けられた補助配線層（アシストゲート）のうち、隣接する高電圧用トランジスタ間のアシストゲート部分を共有するようにしている。図９は、本発明の第５の実施形態に係る複数の高電圧用トランジスタＴＲの構成を示す平面図である。

素子分離絶縁層２２上には、高電圧用トランジスタＴＲ１及びＴＲ３をそれぞれ囲むように、アシストゲート２９−１が設けられている。すなわち、高電圧用トランジスタＴＲ１を囲むアシストゲートと、高電圧用トランジスタＴＲ３を囲むアシストゲートとが、高電圧用トランジスタＴＲ１とＴＲ３との間のアシストゲート部分を共有する。このようにして、高電圧用トランジスタＴＲ１を囲むアシストゲートと、高電圧用トランジスタＴＲ３を囲むアシストゲートとが電気的に接続されて、１つのアシストゲート２９−１が構成されている。

同様に、素子分離絶縁層２２上には、高電圧用トランジスタＴＲ２及びＴＲ４をそれぞれ囲むように、アシストゲート２９−２が設けられている。アシストゲート２９−１及び２９−２は、アシストゲート制御回路１９に電気的に接続されている。

このようにしてアシストゲートを構成した場合でも、パンチスルーリークを防ぐことができ、かつオン時の高電圧用トランジスタＴＲの閾値電圧Ｖthを低くすることができる。

また、Ｙ方向に隣接する高電圧用トランジスタＴＲにそれぞれ対応するアシストゲートは電気的に接続されているため、アシストゲートとアシストゲート制御回路１９とを電気的に接続する配線数を削減することができる。

また、Ｘ方向に隣接する高電圧用トランジスタＴＲにそれぞれ対応するアシストゲートを電気的に接続するようにしてもよい。図１０は、本発明の第５の実施形態に係る複数の高電圧用トランジスタＴＲの他の構成例を示す平面図である。

素子分離絶縁層２２上には、高電圧用トランジスタＴＲ１及びＴＲ２をそれぞれ囲むように、アシストゲート２９−１が設けられている。すなわち、高電圧用トランジスタＴＲ１を囲むアシストゲートと、高電圧用トランジスタＴＲ２を囲むアシストゲートとが、高電圧用トランジスタＴＲ１とＴＲ２との間のアシストゲート部分を共有する。このようにして、高電圧用トランジスタＴＲ１を囲むアシストゲートと、高電圧用トランジスタＴＲ２を囲むアシストゲートとが電気的に接続されて、１つのアシストゲートを２９−１が構成されている。

このようにしてアシストゲートを構成した場合でも、上記同様の効果を得ることができる。なお、本実施形態では、１つのアシストゲートに囲まれる２つの高電圧用トランジスタＴＲは同じ動作をするものが選択されることが望ましいが、同じ動作をしない場合でも、各高電圧用トランジスタＴＲに対して閾値電圧Ｖthの低減という効果を得ることができる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ１１の構成を示す回路ブロック図。 第１の実施形態に係る高電圧用トランジスタＴＲの構成を示す平面図。 図２に示したＩＩＩ−ＩＩＩ線に沿った高電圧用トランジスタＴＲの断面図。 図２に示したＩＶ−ＩＶ線に沿った高電圧用トランジスタＴＲの断面図。 本発明の第２の実施形態に係る複数の高電圧用トランジスタＴＲの構成を示す平面図。 図５に示したＶＩ−ＶＩ線に沿った高電圧用トランジスタＴＲ１及びＴＲ３の断面図。 本発明の第３の実施形態に係る高電圧用トランジスタＴＲの構成を示す平面図。 本発明の第４の実施形態に係る複数の高電圧用トランジスタＴＲの構成を示す平面図。 本発明の第５の実施形態に係る複数の高電圧用トランジスタＴＲの構成を示す平面図。 第５の実施形態に係る複数の高電圧用トランジスタＴＲの他の構成例を示す平面図。

符号の説明

ＭＴ…メモリセルトランジスタ、ＳＴ１，ＳＴ２…選択トランジスタ、ＷＬ…ワード線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＴＧ…転送ゲート線、ＴＧＴＤ，ＴＧＴＳ…トランスファゲートトランジスタ、ＴＲ…高電圧用トランジスタ、ＡＡ…素子領域、１１…ＮＡＮＤ型フラッシュメモリ、１２…ロウデコーダ、１３…メモリセルアレイ、１４…センスアンプ、１５…ソース線ドライバ、１６…デコード回路、１７…スイッチ回路、１８…ＮＡＮＤセルユニット、１９…アシストゲート制御回路、２１…半導体基板、２２…素子分離絶縁層（ＳＴＩ）、２３…ソース領域、２４…ドレイン領域、２５…ゲート絶縁膜、２６…ゲート電極、２７，２８…コンタクト、２９，３０…補助配線層（アシストゲート）、３１…シールド配線層。

Claims (5)

1. 素子分離絶縁層により囲まれた素子領域を有する半導体基板と、
   前記素子領域上にゲート絶縁膜を介して設けられたゲート電極と、前記素子領域内に前記ゲート電極を挟むように離間して設けられたソース領域及びドレイン領域とを有する第１のトランジスタと、
   前記素子分離絶縁層上に前記第１のトランジスタを挟むように設けられ、かつチャネル長方向に延在する第１及び第２の補助配線層と、
   前記トランジスタがオン状態である間、前記第１及び第２の補助配線層を前記トランジスタがオン状態のゲート電圧と同じ極性の電圧に設定する制御回路と
   を具備することを特徴とする半導体装置。
2. 前記素子分離絶縁層を介して前記第１のトランジスタのチャネル長方向に隣接して設けられた第２のトランジスタと、
   前記素子分離絶縁層上で前記第１のトランジスタと前記第２のトランジスタとの間に設けられ、かつチャネル幅方向に延在し、かつ前記極性と逆の電圧に固定されたシールド配線層と
   をさらに具備することを特徴とする請求項１に記載の半導体装置。
3. 素子分離絶縁層により囲まれた素子領域を有する半導体基板と、
   前記素子領域上にゲート絶縁膜を介して設けられたゲート電極と、前記素子領域内に前記ゲート電極を挟むように離間して設けられたソース及びドレイン領域とを有するトランジスタと、
   前記素子分離絶縁層上に前記トランジスタを囲むように設けられた補助配線層と、
   前記トランジスタがオン状態である間、前記補助配線層を前記トランジスタがオン状態のゲート電圧と同じ極性の電圧に設定する制御回路と
   を具備することを特徴とする半導体装置。
4. 前記電圧は、前記トランジスタがオン状態の時のゲート電圧と同じであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
5. 前記制御回路は、前記トランジスタがオフ状態である間、前記補助配線層を前記極性と逆の電圧に設定することを特徴とする請求項１乃至４のいずれかに記載の半導体装置。

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