JP2008300630A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】基板上に形成された複数の半導体素子を備えた半導体装置において、半導体素子の基板側に配置された遮光層の電位を安定化させて半導体素子の特性のばらつきを抑制する。
【解決手段】半導体装置は、光透過性を有する基板１０１と、基板１０１に支持された複数の半導体素子１２５と、基板１０１と複数の半導体素子１２５との間に配置された導電性を有する複数の島状の遮光層１０３と、基板１０１と複数の半導体素子１２５との間に配置された透光性を有する導電膜１０２とを備え、複数の島状の遮光層１０３は、複数の半導体素子１２５の少なくとも２つの半導体素子と関連付けられており、かつ、導電膜１０２に電気的に接続されている。
【選択図】図１

Description

本発明は、半導体素子を備える半導体装置及びその製造方法、さらには、半導体装置を備える表示装置に関する。

近年、薄膜ダイオード（Ｔｈｉｎ Ｆｉｌｍ Ｄｉｏｄｅ：ＴＦＤ）や薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）などの半導体素子を備えた半導体装置や、そのような半導体装置を有する電子機器の開発が進められている。

特許文献１には、ＴＦＤを利用した光センサー部と、ＴＦＴを利用した駆動回路とを同一基板上に備えたイメージセンサーが開示されている。また、特許文献２には、スイッチング素子として複数のＴＦＴを有するアクティブマトリクス基板を備えた液晶表示装置が開示されている。さらに、特許文献３には、液晶表示装置のアクティブマトリクス基板に使用されるスイッチング素子として、ＴＦＴの代わりにＴＦＤを用いることが記載されている。これらのＴＦＤやＴＦＴは、通常、ガラス基板などの光透過性の絶縁基板上に形成された半導体層を用いて作製される。

ＴＦＤやＴＦＴなどの半導体素子を用いた半導体装置では、用途や使用環境によっては、これらの半導体素子の活性領域となる半導体層に、光透過性の基板の裏面側（半導体層が形成された面と反対側）から光が入射しないように、半導体層の背面側を遮光する必要が生じる。例えば、ＴＦＤやＴＦＴを透過型の表示装置に使用する場合には、バックライトからの光が光透過性の基板を透過してＴＦＤやＴＦＴの半導体層に入射し、素子特性の低下を引き起こす可能性がある。特に、これらの半導体素子を液晶プロジェクターなどに適用しようとすると、基板の裏面側から入射する光の強度が高く、素子特性が大幅に低下するおそれもある。よって、このような素子特性の低下を抑制するために、必要に応じて、ＴＦＤやＴＦＴの半導体層の背面側が遮光される。また、ＴＦＤを光センサーとして利用する場合にも、ＴＦＤに光を入射させようとする面と反対側を遮光する必要がある。

ＴＦＤやＴＦＴの半導体層を遮光するために、上述した特許文献２および特許文献３には、半導体層の背面側に遮光層が設けられた構成が開示されている。特許文献２に開示された液晶表示装置では、ガラス基板上に複数の島状の導電性遮光層が設けられ、各導電性遮光層の上に、絶縁膜を介して、ＴＦＴの半導体層が形成されている。導電性遮光層としては、多結晶Ｓｉ膜とＷＳｉ膜との積層膜が用いられている。この構成により、ガラス基板の裏面側から液晶表示装置に入射する光が、ＴＦＴの半導体層に入射することを防止できる。また、特許文献３には、光透過性の基板と、基板上に形成されたＴＦＤの半導体層との間に、島状の遮光層を形成することが提案されており、遮光層としてクロム膜を用いる例が示されている。

特許文献２や特許文献３における遮光層は、バックライトからの光が半導体素子の半導体層に入射しないように配置されるため、対応する半導体層を遮光できる程度の大きさのパターンを有している。また、これらの遮光層は、何れも、遮光性の高い金属系の材料からなる導電膜をパターニングすることによって形成されている。
特開平６−２７５８０８号公報 特開２００３−３０７７４９号公報 特開２００２−３０３８７９号公報

しかしながら、本願発明者らが検討したところ、上述の特許文献２や特許文献３に開示された構成のように、複数のＴＦＤやＴＦＴなどの半導体素子の下方に複数の導電性の遮光層を設けると、次のような問題があることを見い出した。

特許文献２および特許文献３に開示された構成によると、導電性を有する複数の遮光層は基板上に間隔を空けて配置されるので、電位的にフローティングしている状態となる。そのため、各遮光層の電位が不安定となり、対応する半導体素子の特性に影響を与える結果、素子特性のばらつきを引き起こすおそれがある。

特に、ＴＦＤを光センサーとして用いる場合、ＴＦＤに逆バイアスを印加し、光によるリーク電流を信号として捕らえるが、ＴＦＤの遮光層の電位が不安定となっていると、光に対する逆バイアス時のリーク電流（以下、「光電流」と称する）の値が大きくばらつき、正確なセンシングが難しくなる。

また、本願発明者らは、未公開の特許出願（特願２００７−１１６０９８）において、画素スイッチング用ＴＦＴや周辺駆動回路用ＴＦＴと、光センサー用のＴＦＤとを同一基板上に形成することにより、従来の表示装置にセンサー機能を付加することを提案している。このような表示装置では、少なくとも光センサーとして利用するＴＦＤが外光に対してのみ反応するように、ＴＦＤの活性領域となる半導体層の下方に遮光層を設けることが望ましい。特に、透過型の液晶表示装置では、基板の裏面側にバックライトが配置されているために、ＴＦＤがバックライトからの光を検知せず、外光のみを検知するように、バックライト側に遮光層を設ける必要がある。これらの遮光層も、上述したように電位的にフローティング状態となるため、ＴＦＤの光電流特性のばらつきを生じさせるおそれがある。

本発明は上記の問題を鑑みてなされたものであり、その目的は、基板上に形成された複数の半導体素子を備えた半導体装置において、半導体素子の基板側に配置する遮光層の電位を安定化させて半導体素子の特性のばらつきを抑制することにある。

本発明の半導体装置は、光透過性を有する基板と、前記基板に支持された複数の半導体素子と、前記基板と前記複数の半導体素子との間に配置された導電性を有する複数の島状の遮光層と、前記基板と前記複数の半導体素子との間に配置された透光性を有する導電膜とを備え、前記複数の島状の遮光層は、前記複数の半導体素子の少なくとも２つの半導体素子と関連付けられており、かつ、前記導電膜に電気的に接続されている。

ある好ましい実施形態において、前記少なくとも２つの半導体素子は、複数の薄膜ダイオードを含み、各薄膜ダイオードは、ｎ型領域とｐ型領域とを含む半導体層を有している。

前記各薄膜ダイオードの前記半導体層は、前記ｎ型領域および前記ｐ型領域の間に形成された真性領域をさらに含むことが好ましい。

前記基板側から見たとき、各島状の遮光層は、関連づけられた薄膜ダイオードの半導体層の少なくとも真性領域を遮光するように配置されていることが好ましい。

ある好ましい実施形態において、前記複数の半導体素子は複数の薄膜トランジスタを含み、各薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層を有しており、前記各薄膜トランジスタの半導体層と前記基板との間には遮光層が設けられていない。

ある好ましい実施形態において、前記少なくとも２つの半導体素子は複数の薄膜トランジスタをさらに含み、前記複数の薄膜トランジスタのそれぞれは、チャネル領域、ソース領域およびドレイン領域を含む半導体層を有しており、前記複数の島状の遮光層の一部は、前記複数の薄膜トランジスタの半導体層と前記基板との間に配置されていてもよい。

前記複数の薄膜トランジスタの半導体層および前記複数の薄膜ダイオードの半導体層は、結晶質を有する半導体層であってもよい。

前記複数の薄膜トランジスタはｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを含んでもよい。

ある好ましい実施形態において、前記少なくとも２つの半導体素子は複数の薄膜トランジスタを含み、各薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記チャネル領域の導電性を制御するゲート電極とを有しており、前記基板側から見たとき、各島状の遮光層は、関連づけられた薄膜トランジスタの半導体層の少なくともチャネル領域を遮光するように配置されている。

ある好ましい実施形態において、前記複数の半導体素子のそれぞれは島状の半導体層を有しており、前記基板側から見たとき、各島状の遮光層は、関連づけられた半導体素子の半導体層の少なくとも一部を遮光するように配置されている。

前記基板側から見たとき、各島状の遮光層は、関連づけられた半導体素子の半導体層を遮光するように配置されていてもよい。

前記複数の島状の遮光層の電位は同じであることが好ましい。

前記導電膜は、前記基板の全面にわたって形成されていてもよい。

前記複数の島状の遮光層は、前記導電膜の上に、前記導電膜と接するように配置されていてもよい。あるいは、前記導電膜は、前記複数の島状の遮光層の上に、前記複数の島状の遮光層と接するように配置されていてもよい。

本発明の半導体装置の製造方法は、（ａ）光透過性を有する基板上に、光透過性を有する導電膜を形成する工程と、（ｂ）前記導電膜上に、導電性を有する複数の島状の遮光層を設ける工程と、（ｃ）前記導電膜および前記複数の島状の遮光層上に、光透過性を有する絶縁膜を形成する工程と、（ｄ）前記絶縁膜上に半導体膜を形成する工程と、（ｅ）前記半導体膜のパターニングを行い、半導体素子の活性領域となる複数の島状半導体層を形成する工程であって、前記複数の島状半導体層のうち少なくとも２つを前記複数の島状の遮光層の上に形成する工程とを包含する。

本発明の他の半導体装置の製造方法は、（ａ）光透過性を有する基板上に、導電性を有する複数の島状の遮光層を設ける工程と、（ｂ）前記基板および前記複数の遮光層を覆うように、光透過性を有する導電膜を形成する工程と、（ｃ）前記導電膜上に、光透過性を有する絶縁膜を形成する工程と、（ｄ）前記絶縁膜上に半導体膜を形成する工程と、（ｅ）前記半導体膜のパターニングを行い、半導体素子の活性領域となる複数の島状半導体層を形成する工程であって、前記複数の島状半導体層の少なくとも２つを前記複数の島状の遮光層の上に形成する工程とを包含する。

ある好ましい実施形態において、前記複数の島状半導体層は、薄膜ダイオードの活性領域となる複数の島状半導体層を含む。

ある好ましい実施形態において、前記複数の島状半導体層は、薄膜トランジスタの活性領域となる複数の島状半導体層を含む。

ある好ましい実施形態において、前記複数の島状半導体層は、薄膜ダイオードの活性領域となる複数の島状半導体層と、薄膜トランジスタの活性領域となる複数の島状半導体層とを含み、前記工程（ｅ）は、前記薄膜ダイオードの活性領域となる複数の島状半導体層を前記複数の島状の遮光層の上に形成する工程と、前記薄膜トランジスタの活性領域となる複数の島状半導体層を、前記基板の表面のうち前記複数の島状の遮光層が形成されていない領域上に形成する工程とを含む。

前記工程（ｅ）の後に、前記薄膜ダイオードの活性領域となる各島状半導体層のうち、後のｎ型領域となる領域にｎ型不純物元素をドーピングする工程（ｆ１）と、前記薄膜ダイオードの活性領域となる各島状半導体層のうち、後のｐ型領域となる領域にｐ型不純物元素をドーピングする工程（ｆ２）とを包含してもよい。

前記工程（ｆ１）および（ｆ２）は、前記薄膜ダイオードの活性領域となる各島状半導体層のうち、ｎ型不純物元素をドーピングする領域とｐ型不純物元素をドーピングする領域との間に、ｎ型不純物元素およびｐ型不純物元素の双方がドーピングされない領域が残るように行なわれてもよい。

前記薄膜ダイオードの活性領域となる各島状半導体層における、前記ｎ型不純物元素をドーピングする領域とｐ型不純物元素をドーピングする領域との間に形成されるｎ型不純物元素及びｐ型不純物元素の双方がドーピングされない領域は、前記基板側から見て、対応する島状の遮光層によって遮光されるように配置されていることが好ましい。

ある好ましい実施形態において、前記複数の島状半導体層は、薄膜トランジスタの活性領域となる複数の島状半導体層をさらに含み、前記工程（ｅ）の後に、（ｇ１）前記薄膜トランジスタの活性領域となる半導体層の上にゲート絶縁膜を形成する工程と、（ｇ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｇ３）前記薄膜トランジスタの半導体層のうち、後のソース領域及びドレイン領域となる領域にｎ型不純物元素をドーピングする工程とをさらに含み、前記工程（ｇ３）は、前記工程（ｆ１）と同時に行なわれる。

ある好ましい実施形態において、前記工程（ｅ）の後、（ｇ１）前記薄膜トランジスタの活性領域となる半導体層の上にゲート絶縁膜を形成する工程と、（ｇ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｇ４）前記薄膜トランジスタの活性領域となる半導体層のうち、後のソース領域及びドレイン領域となる領域にｐ型不純物元素をドーピングする工程とをさらに含み、前記工程（ｇ４）は、前記工程（ｆ２）と同時に行なわれる。

ある好ましい実施形態において、前記複数の島状半導体層は、ｎ型薄膜トランジスタの活性領域となる半導体層およびｐ型薄膜トランジスタの活性領域となる半導体層をさらに含み、前記工程（ｅ）の後、（ｇ１）前記ｎ型薄膜トランジスタおよびｐ型薄膜トランジスタの活性領域となる半導体層の上にゲート絶縁膜を形成する工程と、（ｇ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｇ５）前記ｎ型薄膜トランジスタの活性領域となる半導体層のうち、後のソース領域及びドレイン領域となる領域にｎ型不純物元素をドーピングする工程と、（ｇ６）前記ｐ型薄膜トランジスタの活性領域となる半導体層のうち、後のソース領域及びドレイン領域となる領域にｐ型不純物元素をドーピングする工程とを有し、前記工程（ｇ５）は前記工程（ｆ１）と同時に行なわれ、前記工程（ｇ６）は前記工程（ｆ２）と同時に行われる。

本発明の半導体装置は、上記のいずれかに記載の製造方法によって製造された半導体装置である。

本発明の電子機器は、上記のいずれかに記載の製造方法によって形成された電子機器であり、上記の何れかの半導体装置を有し、表示部を備える。

本発明の他の電子機器は、上記の何れかの半導体装置を有し、光センサー部を備える。

上記の何れかに記載の半導体装置を有し、表示部および光センサー部を備えてもよい。

前記複数の半導体素子は薄膜トランジスタおよび薄膜ダイオードを含み、前記表示部は前記薄膜トランジスタを含み、前記光センサー部は前記薄膜ダイオードを含んでいてもよい。

前記光センサー部は、前記表示部の輝度を調整するためのアンビニエントセンサーであってもよい。あるいは、前記光センサー部は、前記表示部のタッチパネルセンサーであってもよい。

本発明の表示装置は、複数の表示部を有する表示領域と、前記表示領域の周辺に位置する額縁領域とを備えた表示装置であって、複数の薄膜ダイオードを含む光センサー部をさらに備え、各表示部は電極および前記電極に接続された薄膜トランジスタを有し、前記薄膜トランジスタと、前記複数の薄膜ダイオードとは、透光性を有する同一の基板上に形成され、前記複数の薄膜ダイオードのそれぞれは、ｎ型領域、ｐ型領域、およびｎ型領域とｐ型領域との間に設けられた真性領域を含む半導体層を有しており、前記複数の薄膜ダイオードと前記基板との間に配置された導電性を有する複数の遮光層と、前記複数の薄膜ダイオードと前記基板との間に配置された光透過性を有する導電膜とをさらに備え、前記複数の遮光層は、前記基板側から見たとき、前記複数の薄膜ダイオードの半導体層のうち少なくとも前記真性領域を遮光するように配置され、かつ、前記導電膜に電気的に接続されている。

上記表示装置はバックライトをさらに備えていてもよい。

ある好ましい実施形態において、前記光センサー部を複数有しており、前記複数の光センサー部は、それぞれ、各表示部または２以上の表示部からなるセットに対応して前記表示領域に配置されている。

ある好ましい実施形態において、前記バックライトは、前記バックライトから出射する光の輝度を調整するバックライト制御回路を有しており、前記光センサー部は、前記額縁領域に配置され、外光の照度に基づく照度信号を生成して前記バックライト制御回路に出力する。

本発明によると、光透過性の基板上に形成された複数の半導体素子を有する半導体装置において、半導体素子と基板との間にそれぞれ遮光層が設けられているので、基板側から半導体素子に光が入射することによる素子特性の低下を抑制できる。また、各遮光層は、光透過性を有する導電膜に電気的に接続されているので、半導体素子間における遮光層の電位を安定化でき、その結果、半導体素子の特性のばらつきを低減できる。

特に、半導体素子を光センサーとして利用する場合には、遮光層の電位を安定化させることにより、より正確なセンシングが可能となるので、光センサーとして良好な特性を備える半導体装置が得られる。

本発明は、例えばセンサー機能付きの透過型表示装置に好適に用いられる。本発明を、例えば駆動回路に用いられるＴＦＴおよび画素電極をスイッチングするためのＴＦＴと、光センサーとして利用されるＴＦＤとを備えた透過型液晶表示装置に適用すると、開口率を低下させることなく、光センサーの光電流特性を高めることができるので有利である。このとき、同一基板上に、画素スイッチング用ＴＦＴや周辺駆動回路用ＴＦＴと、光センサー用のＴＦＤとを同時に形成すると、部品点数が減る等の大きなコストメリットがあり、また、製造工程を複雑化させずに、製造コストを低減でき、かつ、歩留りを向上できる。

以下、本発明による半導体装置のある好ましい実施形態を説明する。

本発明による実施形態の半導体装置は、光透過性を有する基板上に形成された複数の半導体素子を備える。基板と複数の半導体素子との間には、導電性を有する複数の島状の遮光層と、透光性を有する導電膜とが設けられており、複数の島状の遮光層は導電膜によって互いに電気的に接続されている。また、複数の島状の遮光層は、上記半導体素子のうち少なくとも２つの半導体素子と関連付けられている。より具体的には、半導体素子のそれぞれは、活性領域となる半導体層を有しており、島状の遮光層は、関連付けられた半導体層の少なくとも一部を遮光するように配置されている。

上記複数の半導体素子は、少なくともｎ型領域とｐ型領域とを含む半導体層を有するＴＦＤを含んでいてもよい。または、光透過性を有する基板上に形成され、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、半導体層上に設けられたゲート絶縁膜と、チャネル領域の導電性を制御するゲート電極とを有するＴＦＴを含んでいてもよい。あるいは、ＴＦＤおよびＴＦＴの両方を含んでいてもよい。また、遮光層は全ての半導体素子の下方に設けられていてもよいし、半導体素子の種類や用途に応じて、一部の半導体素子の下方にのみ設けられていてもよい。

本実施形態によると、従来は電位的にフローティングされていた島状の遮光層を、導電性を有する材料により構成し、かつ、光透過性を有する導電膜によって電気的に接続している。これにより、それぞれの遮光層の電位が一定化されるので、半導体素子の特性ばらつきを低減でき、素子特性の安定化を実現できる。

以下、図面を参照しながら、本実施形態の半導体素子と従来の半導体素子との特性を比較した結果を、ＴＦＤを例に説明する。

図１１（Ａ）および（Ｂ）は、従来のＴＦＤの光電流特性を示す図である。図１１（Ａ）は、１００００ｌｘの照度の下で、ＴＦＤに逆バイアスを印加した際に流れるリーク電流値（光電流値）の、ＴＦＤ印加電圧依存性のデータであり、基板内のＴＦＤを５０点測定して得られたものである。電圧のマイナス域が逆バイアスに相当する。図１１（Ｂ）は、そのバラツキから標準偏差を求め、３σ／平均の値をバラツキ指標として、電圧依存性を示したものである。また、印加電圧が−５Ｖのときのリーク電流値（平均値、最大値および最小値）、標準偏差、バラツキ指標の値を表１に示す。

印加電圧が−５Ｖのときの値を選択した理由は以下の通りである。実際に光センサーとしてＴＦＤを利用する場合、ＴＦＤに印加される電圧としては、−２Ｖ〜−８Ｖ程度が適切である。従って、本願発明者らは、印加電圧が−５Ｖの時のばらつきをターゲットとして、その低減を目的に検討を行なったためである。

これに対して、本実施形態により得られたＴＦＤの光電流特性を図１２（Ａ）および（Ｂ）に示す。図１１（Ａ）および（Ｂ）と同様に、図１２（Ａ）は、１００００ｌｘの照度の下で、ＴＦＤに逆バイアスを印加した際に流れるリーク電流値（光電流値）の、ＴＦＤ印加電圧依存性の測定結果を示す図であり、図１２（Ｂ）は、バラツキ指標３σ／平均に対する印加電圧依存性を示す図である。また、印加電圧が−５Ｖのときのリーク電流値（平均値、最大値および最小値）、標準偏差、バラツキ指標の値を表２に示す。

データの測定点数は５０点であり、図１１の場合と同様である。ここで、図１１および表１に示す結果と図１２および表２に示す結果とを比較してみると、図１２および表２に示す結果では、逆バイアス時における光電流のバラツキが著しく改善していることがわかる。特に、印加電圧が−５Ｖの時の３σ／平均のバラツキ指標は、６１．１％から１６．７％と、１／３以下に低減している。

従って、本実施形態の構成により、ＴＦＤの特性ばらつきを従来よりも大幅に低減できることを確認できる。

また、本実施形態の半導体装置は、光透過性を有する基板上に形成された複数のＴＦＤおよび複数のＴＦＴを備えていてもよい。すなわち、ＴＦＤだけでなく、ＴＦＴも同一の基板上に構成することができる。このような構成の半導体装置の一例として、画面内に光センシング機能をもつ透過型の液晶表示装置が考えられる。例えば、画素スイッチング用ＴＦＴおよび駆動回路用ＴＦＴを備えたアクティブマトリクス型の表示装置に、ＴＦＤを利用した光センサー部を設けることができる。この場合には、少なくともＴＦＤと基板との間に遮光層を形成することが好ましい。

本実施形態を透過型の表示装置に適用すると、次のようなメリットがある。従来のように電気的に独立した遮光層を有するＴＦＤを透過型の表示装置に適用すると、上述したようにＴＦＤの電位が不安定であるため、ＴＦＤによって正確なセンシングを行うことが困難である。そこで、各ＴＦＤの遮光層を電気的に接続して安定化させるために、各遮光層を配線によって接続することも考えられるが、透過型の液晶表示装置の表示エリア内に配線によって接続された遮光層を設けると、配線によって開口率が低下し、表示の輝度が低下してしまう。また、従来の表示装置では必要の無い配線を新たに形成することになり、製造工程が複雑化し、製造コストが増大するだけでなく、良品歩留りも低下してしまう。

これに対し、本実施形態では、ＴＦＤの背面側に形成された複数の遮光層を、遮光性の金属配線を新たに設けることなく電気的に接続できるので、高い開口率を確保しつつ、ＴＦＤの光電流特性のばらつきを低減できる。また、基板表面全体に光透過性の導電膜を形成すればよく、パターニング工程を追加する必要がないので、製造工程を複雑化することなく、遮光層の電位を安定化できる。さらに、透過構造の液晶表示装置に利用されるアクティブマトリクス基板上に、画素スイッチング用ＴＦＴや周辺駆動回路用ＴＦＴの他に、光センサー用のＴＦＤを同時に形成できるため、部品点数が減る等の大きなコストメリットがある。また、これら２種類の半導体素子を製造するにあたり、その製造工程を複雑化させずに、低コスト且つ高歩留りな製造工程で、それぞれの半導体素子に最適な特性を有するＴＦＴとＴＦＤとを備える半導体装置が得られる。

本実施形態では、基板の上方から見て、島状の遮光層の輪郭の内側に、半導体素子の半導体層が配置されていることが好ましい。言い換えると、基板側から見て、半導体素子の半導体層が、遮光層によって遮光される領域内に配置されていることが好ましい。このような配置により、基板の裏面から照射される光が、薄膜ダイオードの半導体層に入射することを十分に防止できる。

半導体素子としてＴＦＤを備える場合には、各ＴＦＤの半導体層は、少なくともｎ型領域とｐ型領域と、それらに挟まれている真性（ｉ型）領域とを含む構造であることが好ましい。このような構造により、接合部だけでなく真性領域においても光誘起電流を発生させ、光センサーとして機能を大きく高めることが可能になる。この場合、基板の上方から見て、島状の遮光層の輪郭の内側に、少なくともＴＦＤの半導体層の真性（ｉ型）領域が配置されていることが望ましい。言い換えると、基板側から見て、ＴＦＤの半導体層のうち少なくとも真性領域が、遮光層によって遮光される領域内に配置されていることが好ましい。これにより、光電流を発生させる源である真性領域とｎ⁺領域及びｐ⁺領域との接合部が遮光されるので、遮光層として必要なレベルで機能する。

本実施形態では、基板上に形成された全ての遮光層は、同電位となっている。また、光透過性を有する導電膜は、基板全面にわたって形成されているので、基板上の全ての半導体素子（例えばＴＦＤ）で電位が安定化し、素子特性のばらつきが低減される。さらに、光透過性を有する導電膜をパターニングせずに基板全面に残しているので、パターニング工程等を追加することなく、簡便な製造工程により、高性能な半導体素子を備えた半導体装置が得られる。

基板全面に形成された光透過性を有する導電膜は、ＴＦＤやＴＦＴなどの半導体素子の製造工程において、基板の裏面側からの剥離帯電等の静電破壊（ＥＳＤ）に対し、その侵入を防ぐ電界シールド層としての役目も果たし、ＥＳＤの抑制に大きな効果がある。その結果、製造工程における良品歩留りを大幅に改善できる。

なお、特開平７−１４６４９０号公報では、ゲート絶縁膜の薄膜化に起因するＴＦＴ製造工程内でのＥＳＤを防止する目的で、帯電防止層として、ガラス基板を包むように光透過性の導電膜を形成することが提案されている。しかしながら、この文献には、ＴＦＴとガラス基板との間に島状の遮光層を形成することについて何ら記載されていない。さらに、帯電防止層の表面は完全に絶縁膜で覆われており、他の導電層と電気的に接続されていない。従って、帯電防止層に接するように導電性の遮光層を形成して、帯電防止層によって島状の遮光層を電気的に接続することを教示も示唆もしていない。

ここで、光透過性を有する導電膜は、各半導体素子の遮光層と電気的に接続されていればよく、遮光層の直下（遮光層と基板との間）に形成されていても良いし、あるいは、遮光層の直上（遮光層と半導体層との間）に形成されていても良い。このように、遮光層と光透過性の導電膜とを直接重ねて形成すると、上記導電膜と各半導体素子の遮光層とをより簡便かつ確実に接続できるので有利である。

同一基板上にＴＦＤとＴＦＴとを形成する場合、少なくともＴＦＤの半導体層の下方に遮光層を設けることが好ましく、ＴＦＴの半導体層の下方には遮光層を設けてもよいし、設けなくてもよい。ただし、プロジェクターに適用する場合には、ＴＦＴの半導体層の下方にも遮光層を設けることが好ましい。その場合には、遮光層は、ＴＦＴの半導体層のうち少なくともチャネル領域、好ましくはチャネル領域とＬＤＤ領域とを遮光するように配置される。

ＴＦＤの半導体層とＴＦＴの半導体層とは、同一の結晶質を有する半導体膜を用いて形成されることが望ましい。特に、ＴＦＴでは、高い駆動能力、すなわち高い電界効果移動度が要求されるため、ＴＦＴの半導体層は良質な結晶質半導体層であることが好ましい。

しかしながら、一般的に用いられるＥＬＡ結晶化法、すなわち半導体層にレーザー光を照射し溶融固化にて結晶化する方法においては、基板方向への熱の逃げにより、結晶の下面側より固化が始まり、結晶化が行なわれる。このときの熱の逃げ方が半導体層の下層の構造により大きく異なり、それにより得られる結晶状態も大きく異なってくる。潜熱の逃げが小さいほど、ゆっくりと固化し、高い結晶性を有する結晶質半導体膜が得られる。逆に、潜熱の逃げが大きければ、早い速度で固化し、個々の結晶粒が小さく、結晶欠陥を多く含んだ低い結晶性の結晶質半導体膜となる。

ここで、遮光層として、遮光性を有する金属系の材料からなる膜が好適に用いられるが、このような遮光層の熱容量及び熱伝導率は高いために、遮光層の上の半導体層では、レーザー照射による溶融固化の際、基板方向への潜熱の逃げが大きく、遮光層が無い領域上の半導体層に比べて、高い結晶性を有する半導体層が得られない。したがって、高い結晶性を有する結晶質半導体層が必要であるＴＦＴは、半導体層の下方に遮光層が無い構成を有し、光感度の高い結晶質半導体層が必要であるＴＦＤは、半導体層の下方に遮光層が設けられた構成を有することが好ましい。これにより、同一基板上に形成されるＴＦＴとＴＦＤとにおいて、共にそれぞれの半導体素子に最適な結晶状態を有する結晶質半導体膜を有し、良好な特性を有するＴＦＴとＴＦＤとを備える半導体装置を実現できる。

また、本実施形態の半導体装置は、ＴＦＤの他に、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを備えていてもよい。この場合、ＴＦＤを製造するプロセスおよびＴＦＴを製造するプロセスのうちドーピング工程等を共有化できるので、効率よく簡便なプロセスで、同一基板上に複数種類の半導体素子を作製できる。

本発明の実施形態の半導体装置の製造方法としては、光透過性を有する基板上に、光透過性を有する導電膜を形成する工程と、光透過性を有する導電膜上に、複数の導電性を有する島状の遮光層を設ける工程と、光透過性を有する導電膜及び複数の遮光層上に、光透過性を有する絶縁膜を形成する工程と、絶縁膜上に半導体膜を形成する工程と、半導体膜をパターニングし、少なくとも一部は複数の遮光層と重なる領域上に、半導体素子の活性領域となる複数の島状半導体層を形成する工程とを包含する。または、光透過性を有する基板上に、複数の導電性を有する島状の遮光層を設ける工程と、基板と複数の遮光層を覆うように、光透過性を有する導電膜を形成する工程と、光透過性を有する導電膜上に、光透過性を有する絶縁膜を形成する工程と、絶縁膜上に半導体膜を形成する工程と、半導体膜をパターニングし、少なくとも一部は複数の遮光層と重なる領域上に、複数の島状半導体層を形成する工程とを包含している。複数の島状半導体層は、薄膜ダイオードの活性領域となる島状半導体層を含んでいてもよいし、薄膜トランジスタの活性領域となる島状半導体層を含んでいてもよい。また、薄膜ダイオードの活性領域となる島状半導体層および薄膜トランジスタの活性領域となる島状半導体層の両方を含んでいてもよい。

これにより、遮光層と光透過性の導電膜とを直接重ねて形成できるので、それぞれの島状遮光層と光透過性を有する導電膜とを、最も簡易に電気的に接続できる。よって、基板上の全ての半導体素子におけるそれぞれの遮光層の電位は同電位となる。また、光透過性を有する導電膜は、基板全面にわたって形成されているため、基板上の全ての半導体素子における遮光層の電位が安定化し、その結果、半導体素子の特性バラツキが低減される。さらに、光透過性を有する導電膜をパターニングせずに基板全面に残すことから、パターニング工程等の増加が無く、簡便な製造工程により、本発明の半導体装置を製造することができる。

また、本発明の実施形態の半導体装置の製造方法としては、光透過性を有する基板上に、光透過性を有する導電膜を形成する工程と、光透過性を有する導電膜上に、複数の導電性を有する島状の遮光層を設ける工程と、光透過性を有する導電膜及び複数の遮光層上に、光透過性を有する絶縁膜を形成する工程と、絶縁膜上に半導体膜を形成する工程と、半導体膜をパターニングし、少なくとも一部は複数の遮光層と重なる領域上に、薄膜ダイオードの活性領域となる複数の島状半導体層を形成し、遮光層の存在しない領域上に、薄膜トランジスタの活性領域となる複数の島状半導体層を形成する工程とを包含する。または、光透過性を有する基板上に、複数の導電性を有する島状の遮光層を設ける工程と、基板と複数の遮光層を覆うように、光透過性を有する導電膜を形成する工程と、光透過性を有する導電膜上に、光透過性を有する絶縁膜を形成する工程と、絶縁膜上に半導体膜を形成する工程と、半導体膜をパターニングし、少なくとも一部は複数の遮光層と重なる領域上に、薄膜ダイオードの活性領域となる複数の島状半導体層を形成し、遮光層の存在しない領域上に、薄膜トランジスタの活性領域となる複数の島状半導体層を形成する工程とを包含する。

これにより、遮光層と光透過性の導電膜とを直接重ねて形成できるので、それぞれの島状遮光層と光透過性を有する導電膜とが、最も簡易に電気的に接続される。基板上に形成された全ての薄膜ダイオードにおけるそれぞれの遮光層の電位は同電位となり、また、光透過性を有する導電膜は、基板全面にわたって形成されている。よって、基板全体のＴＦＤで電位が安定化し、光電流特性のバラツキが低減される。さらには、光透過性を有する導電膜をパターニングせずに基板全面に残すことから、パターニング工程等の増加が無く、簡便な製造工程により、本実施形態の半導体装置を製造することができる。

さらに、本実施形態を用いることで、液晶表示装置に利用されるアクティブマトリクス基板等において、画素スイッチング用ＴＦＴや周辺駆動回路用ＴＦＴと共に、光センサー用のＴＦＤを同時に形成でき、ＴＦＴとＴＦＤとを同一基板に同時形成できるため、部品点数が減る等の大きなコストメリットがある。また、基板全面における光透過性を有する導電膜は、ＴＦＤおよびＴＦＴの製造工程において、基板裏面側からの剥離帯電等のＥＳＤに対し、その侵入を防ぐ電界シールド層としての役目も果たし、ＥＳＤの抑制に大きな効果がある。その結果、製造工程における良品歩留りの大幅な改善が図れる。

さらに、上記の製造方法において、絶縁膜上に半導体膜を形成する工程は、非晶質半導体膜を形成する工程と、該非晶質半導体膜にレーザー光を照射し、結晶化させる工程とを包含することが好ましい。また、絶縁膜上に半導体膜を形成する工程は、非晶質半導体膜を形成する工程と、該非晶質半導体膜に、その結晶化を促進する触媒元素を添加し、加熱処理を行うことにより少なくとも一部を結晶化させる工程とを包含することが好ましい。薄膜トランジスタでは、高い駆動能力、すなわち高い電界効果移動度が要求されるため、その半導体層としては、良質な結晶質半導体層が求められる。上述のような方法を利用することにより、良質な結晶質半導体層を得ることが可能になる。

ガラス基板上に良好な結晶質半導体層を得る方法のうち最も簡便な方法の１つは、非晶質半導体層にレーザー光を照射して結晶化させる方法である。他の方法として、非晶質半導体層に結晶化を促進する作用を有する金属元素を添加した後、加熱処理を施し、結晶化させる方法も利用できる。この場合、一般のレーザー照射のみにより結晶化された結晶質半導体膜に比べ、結晶の配向性が揃った良好な結晶質半導体膜が得られる。この方法の場合、その結晶性をさらに高めるために、レーザー光を照射しても良い。このときの触媒元素としては、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕから選ばれた一種または複数種の元素を用いることができる。これらから選ばれた一種または複数種類の元素であれば、微量で非晶質半導体膜の結晶化を促進する効果がある。それらの中でも、特にＮｉを用いた場合に最も顕著な効果を得ることができる。このようにして、ＴＦＴとＴＦＤとのそれぞれに要求される最適な素子特性を、同一層の半導体層を用いて、同時に実現できる。

さらに、本実施形態では、前述の方法により、薄膜ダイオードの活性領域となる複数の島状半導体層を形成する工程の後、薄膜ダイオードの活性領域となる複数の島状半導体層の、後のｎ型領域となる領域に、ｎ型不純物元素をドーピングする工程と、薄膜ダイオードの活性領域となる複数の島状半導体層の、後のｐ型領域となる領域に、ｐ型不純物元素をドーピングする工程とを包含する。このようにして、薄膜ダイオードの活性領域となる半導体層において、ｎ型不純物領域とｐ型不純物領域とを形成してＴＦＤを完成させる。

このとき、薄膜ダイオードの活性領域となる複数の島状半導体層の、後のｎ型領域となる領域に、ｎ型不純物元素をドーピングする工程と、薄膜ダイオードの活性領域となる複数の島状半導体層の、後のｐ型領域となる領域に、ｐ型不純物元素をドーピングする工程とは、薄膜トランジスタの活性領域となる複数の島状半導体層において、ｎ型不純物元素をドーピングする領域とｐ型不純物元素をドーピングする領域との間に、ｎ型不純物元素及びｐ型不純物元素の双方がドーピングされない領域が残るように行なわれることが望ましい。これにより、これらの薄膜ダイオードの活性領域となる半導体層は、少なくともｎ型領域とｐ型領域と、それらに挟まれている真性（ｉ型）領域とを含む構造となる。このようなＴＦＤ構造によって、ｎ型領域とｐ型領域との接合部だけでなく真性領域においても光誘起電流を発生させることができるので、光センサーとして機能を高めることができる。

ここで、ｎ型不純物元素をドーピングする領域とｐ型不純物元素をドーピングする領域との間に形成される、ｎ型不純物元素及びｐ型不純物元素の双方がドーピングされない領域は、基板の上方から見て、少なくとも島状の遮光層の存在する領域の内側に形成されることが好ましい。これにより、基板裏面側から半導体装置に入射する光に対して、島状の遮光層によって遮光される領域内に、薄膜ダイオードの半導体層の真性（ｉ型）領域が配置されるため、光電流を発生させる源である真性領域とそのｎ⁺領域及びｐ⁺領域との接合部とを確実に遮光できる。

以上の実施形態に加えて、薄膜ダイオードの活性領域となる複数の島状半導体層を形成し、薄膜トランジスタの活性領域となる複数の島状半導体層を形成する工程の後、少なくとも、薄膜トランジスタの活性領域となる複数の島状半導体層の上にゲート絶縁膜を形成する工程と、薄膜トランジスタの活性領域となる複数の島状半導体層上のゲート絶縁膜上にゲート電極を形成する工程と、薄膜トランジスタの活性領域となる複数の島状半導体層の、後のソース領域及びドレイン領域となる領域にｎ型不純物元素をドーピングする工程とを少なくとも有し、薄膜トランジスタの活性領域となる複数の島状半導体層の、後のソース領域及びドレイン領域となる領域にｎ型不純物元素をドーピングする工程は、薄膜ダイオードの活性領域となる複数の島状半導体層の、後のｎ型領域となる領域にｎ型不純物元素をドーピングする工程と同時に行なってもよい。

これにより、薄膜トランジスタの活性領域となる半導体層においては、ソース領域及びドレイン領域となるｎ型あるいはｐ型の不純物領域を形成し、薄膜ダイオードの活性領域となる半導体層においては、ｎ型不純物領域とｐ型不純物領域とを形成でき、ＴＦＤおよびＴＦＴを同一基板上に作製できる。この際に、ｎチャネル型ＴＦＴのソース領域及びドレイン領域を形成するためのドーピング工程と、ＴＦＤのｎ型不純物領域を形成するためのドーピング工程を同一工程として行なうと、製造工程を簡略化できる。

または、薄膜ダイオードの活性領域となる複数の島状半導体層を形成し、薄膜トランジスタの活性領域となる複数の島状半導体層を形成する工程の後、少なくとも、薄膜トランジスタの活性領域となる複数の島状半導体層の上にゲート絶縁膜を形成する工程と、薄膜トランジスタの活性領域となる複数の島状半導体層上のゲート絶縁膜上にゲート電極を形成する工程と、薄膜トランジスタの活性領域となる複数の島状半導体層の、後のソース領域及びドレイン領域となる領域にｐ型不純物元素をドーピングする工程と、を少なくとも有し、薄膜トランジスタの活性領域となる複数の島状半導体層の、後のソース領域及びドレイン領域となる領域にｐ型不純物元素をドーピングする工程は、薄膜ダイオードの活性領域となる複数の島状半導体層の、後のｐ型領域となる領域にｐ型不純物元素をドーピングする工程と同時に行なってもよい。

これにより、ｐチャネル型ＴＦＴのソース領域及びドレイン領域を形成するためのドーピング工程と、ＴＦＤのｐ型不純物領域を形成するためのドーピング工程とを同一工程として行なうことができ、製造工程を簡略化できる。

さらには、薄膜ダイオードの活性領域となる複数の島状半導体層を形成し、薄膜トランジスタの活性領域となる複数の島状半導体層を形成する工程の後、少なくとも、薄膜トランジスタの活性領域となる複数の島状半導体層の上にゲート絶縁膜を形成する工程と、薄膜トランジスタの活性領域となる複数の島状半導体層上のゲート絶縁膜上にゲート電極を形成する工程と、薄膜トランジスタのうち、後にｎチャネル型薄膜トランジスタの活性領域となる複数の島状半導体層の、後のソース領域及びドレイン領域となる領域にｎ型不純物元素をドーピングする工程と、薄膜トランジスタのうち、後にｐチャネル型薄膜トランジスタの活性領域となる複数の島状半導体層の、後のソース領域及びドレイン領域となる領域にｐ型不純物元素をドーピングする工程とを少なくとも有し、ｎチャネル型薄膜トランジスタの活性領域となる複数の島状半導体層の、後のソース領域及びドレイン領域となる領域にｎ型不純物元素をドーピングする工程は、薄膜ダイオードの活性領域となる複数の島状半導体層の、後のｎ型領域となる領域にｎ型不純物元素をドーピングする工程と、同時に行なわれ、ｐチャネル型薄膜トランジスタの活性領域となる複数の島状半導体層の、後のソース領域及びドレイン領域となる領域にｐ型不純物元素をドーピングする工程は、薄膜ダイオードの活性領域となる複数の島状半導体層の、後のｐ型領域となる領域にｐ型不純物元素をドーピングする工程と同時に行なわれてもよい。

上記方法により、ＣＭＯＳ構成等のＴＦＴ回路を形成する場合、そのｎチャネル型ＴＦＴのソース領域及びドレイン領域を形成するためのドーピング工程と、ＴＦＤのｎ型不純物領域を形成するためのドーピング工程とを同一工程として行なうことができるだけでなく、ｐチャネル型ＴＦＴのソース領域及びドレイン領域を形成するためのドーピング工程と、ＴＦＤのｐ型不純物領域を形成するためのドーピング工程とを同一工程として行なうことができ、製造工程を大きく簡略化できる。

以上の実施形態を用いることにより、同一基板上に形成されるＴＦＴとＴＦＤとにおいて、共にそれぞれの半導体素子に最適な特性を有するＴＦＴとＴＦＤとを備える半導体装置を、その製造工程を増やさずに低コストで高歩留りな製造工程にて提供できる。

（第１実施形態）
以下、図１を参照しながら、本発明による第１の実施の形態を説明する。ここでは、ガラス基板などの絶縁基板上に複数のＴＦＤを作製する方法について説明する。図１は、薄膜ダイオード１２５の作製工程を示す断面図であり、（Ａ）→（Ｈ）の順にしたがって作製工程が順次進行する。

まず、図１（Ａ）に示すように、絶縁性の基板１０１の表面に光透過性を有する導電膜１０２および複数の島状の遮光層１０３を形成する。

基板１０１として、低アルカリガラス基板や石英基板を用いることができる。本実施形態では低アルカリガラス基板を用いた。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。

光透過性を有する導電膜１０２としては、ＩＴＯ（酸化インジウム錫）膜やＩＺＯ（酸化インジウム亜鉛）膜等を用いることができる。本実施形態では、厚さ７０ｎｍのＩＴＯ膜を用いた。なお、導電膜１０２の厚さは、１０ｎｍ以上であれば、導電膜１０２に接するように形成される複数の遮光層をより確実に電気的に接続できる。一方、導電膜１０２が厚すぎると透過率が低下するため、導電膜１０２の厚さは２００ｎｍ以下であることが好ましい。より好ましくは２０ｎｍ以上１５０ｎｍ以下である。

遮光層１０３は、後の最終製品において、ＴＦＤに対する基板裏面方向からの光を遮光するための遮光層として機能するように配置される。遮光層１０３としては、金属膜あるいは、ケイ素膜等を用いることができるが、遮光性を考えると金属膜を用いることが望ましい。金属膜の材料は、後の製造工程における熱処理を考慮し、高融点金属であるタンタル（Ｔａ）やタングステン（Ｗ）、モリブデン（Ｍｏ）等が好ましい。本実施形態では、Ｍｏ膜をスパッタリングにより成膜し、パターニングして、厚さが例えば１００ｎｍの遮光層１０３を形成した。なお、遮光層１０３の厚さは、より確実に半導体層を遮光するためには３０ｎｍ以上であることが好ましく、一方、遮光層１０３によって生じる段差に起因する配線切れなどを抑制するためには３００ｎｍ以下であることが好ましい。より好ましくは５０ｎｍ以上２００ｎｍ以下である。

次に、図１（Ｂ）に示すように、基板１０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜１０４、１０５を形成し、その上に非晶質構造を有するケイ素膜（非晶質ケイ素膜）１０６を形成する。

本実施形態では、例えば、下層の第１下地膜１０４として、プラズマＣＶＤ法でＳｉＨ_４、ＮＨ_３、Ｎ_２Ｏの材料ガスから作製される酸化窒化ケイ素膜を形成し、その上に、第２の下地膜１０５として、ＳｉＨ_４、Ｎ_２Ｏを材料ガスとするプラズマＣＶＤ法により、酸化ケイ素膜を形成した。第１下地膜１０４である酸化窒化ケイ素膜の厚さは３０〜２００ｎｍ、例えば１００ｎｍとし、第２下地膜１０５である酸化ケイ素膜の厚さは３０〜２００ｎｍ、例えば１００ｎｍとした。本実施形態では、２層の下地膜を使用したが、例えば酸化ケイ素膜の単層でも問題ない。

非晶質ケイ素膜１０６は、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。非晶質ケイ素膜１０６の厚さは、好ましくは２０〜１５０ｎｍ、より好ましくは３０〜８０ｎｍである。本実施形態では、プラズマＣＶＤ法で厚さが５０ｎｍの非晶質ケイ素膜１０６を形成した。また、下地膜１０４、１０５と非晶質ケイ素膜１０６とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。この場合、下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。

続いて、図１（Ｃ）に示すように、非晶質ケイ素膜１０６にレーザー光１０７を照射することで、非晶質ケイ素膜１０６を結晶化させ、結晶質ケイ素膜１０６ａを得る。レーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）を適用できる。レーザー光のビームサイズは、基板１０１の表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、非晶質ケイ素膜１０６の任意の一点において、複数回のレーザー照射が行われ、均一性を向上できる。本実施形態では、非晶質ケイ素膜１０６の任意の一点において、約１０〜３０回の照射が行なわれるように条件設定を行った。また、エネルギー密度は、２００〜４５０ｍＪ／ｃｍ²、例えば３５０ｍＪ／ｃｍ²となるように設定した。

これにより、非晶質ケイ素膜１０６は瞬間的に溶融し、固化する過程で結晶化する。このとき非晶質ケイ素１０６における遮光層１０３の上に位置する領域は、遮光層１０３の上に位置していない領域に比べて、熱の逃げが速く、より固化速度が大きくなる。よって、遮光層１０３の上に位置する領域では、遮光層１０３の上に位置していない領域よりも結晶性が低くなる。

その後、図１（Ｄ）に示すように、結晶質ケイ素膜１０６ａの不要な領域を除去して素子間分離を行い、薄膜ダイオードの活性領域（ｎ⁺／ｐ⁺領域、真性領域）となる島状の半導体層１０８ｄを形成する。

続いて、図１（Ｅ）に示すように、これらの島状半導体層１０８ｄを覆う絶縁膜１０９を形成する。絶縁膜１０９として、厚さが２０〜１５０ｎｍの酸化ケイ素膜を形成することが好ましく、ここでは、厚さが１００ｎｍの酸化ケイ素膜を形成した。

次に、図１（Ｆ）に示すように、後にＴＦＤの活性領域となる島状半導体層１０８ｄの一部を覆うように、絶縁膜１０９の上にレジストからなるマスク１１１を形成する。そして、この状態で、基板１０１の上方よりｎ型不純物（リン）１１２を全面にイオンドーピングする。このときのリン１１２のイオンドーピングは、絶縁膜１０９をスルーし、半導体層１０８ｄに注入されるように行なわれる。この工程により、ＴＦＤの半導体層１０８ｄにおいて、レジストマスク１１１より露出している領域にリン１１２が注入される。マスク１１１によって覆われている領域には、リン１１２はドーピングされない。これにより、ＴＦＤの半導体層１０８ｄのうちリン１１２が注入された領域は、後のＴＦＤのｎ⁺領域１１４となる。

次に、前工程でマスクとして用いたレジスト１１１を除去した後、図１（Ｇ）に示すように、後に薄膜ダイオードの活性領域となる島状半導体層１０８ｄの一部を覆うように、絶縁膜１０９の上にレジストからなるマスク１１６を形成する。この状態で、基板１０１の上方よりｐ型不純物（ボロン）１１７を全面にイオンドーピングする。このときのボロン１１７のイオンドーピングは、絶縁膜１０９をスルーし、半導体層１０８ｄに注入されるように行なわれる。この工程により、薄膜ダイオードの活性領域となる半導体層１０８ｄのうちレジストマスク１１６より露出している領域にボロン１１７が注入される。マスク１１６によって覆われている領域には、ボロン１１７はドーピングされない。これにより、薄膜ダイオードの活性領域となる半導体層１０８ｄのうちボロン１１７が注入された領域は、後のＴＦＤのｐ⁺領域１１８となる。また、半導体層１０８ｄのうち本工程でボロン１１７が注入されず、かつ、前工程でリン１１２も注入されなかった領域は後の真性領域１１９となる。

この後、前工程でマスクとして用いたレジスト１１６を除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて熱処理を行う。この熱処理により、ＴＦＤのｎ⁺領域１１４及びｐ⁺領域１１８において、ドーピング時に生じた結晶欠陥等のドーピングダメージを回復させ、それぞれにドーピングされたリンとボロンを活性化させる。これにより、ＴＦＤのｎ⁺領域１１４及びｐ⁺領域１１８の低抵抗化を図ることができる。このときの加熱処理としては、一般的な加熱炉を用いてもよいが、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）を用いることが望ましい。特に、基板表面に高温の不活性ガスを吹き付け、瞬時に昇降温を行う方式のものが適している。

続いて、図１（Ｈ）に示すように、酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜として形成する。本実施形態では、窒化ケイ素膜１２０と酸化ケイ素膜１２１との２層構造を有する層間絶縁膜を形成した。その後、これらの膜１２０、１２１にコンタクトホールを形成して、金属材料によってＴＦＤ電極・配線１２３を形成する。

最後に、１気圧の窒素雰囲気あるいは水素混合雰囲気で３５０〜４５０℃のアニールを行い、薄膜ダイオード１２５を完成させる。さらに必要に応じて、これらの薄膜ダイオード１２５を保護する目的で薄膜ダイオード１２５の上に窒化ケイ素膜などからなる保護膜を設けてもよい。

以上の実施形態により、ガラス等の光透過性を有する基板上に、光電流特性のバラツキが小さい高性能な光センサーＴＦＤを得ることができる。なお、図１では、簡単のため２個のＴＦＤを作製する方法を図示しているが、同様の方法で３個以上のＴＦＤを作製できる。また、基板１０１の上に、ＴＦＤに加えて、ＴＦＴなどの他の半導体素子を形成してもよい。

（第２実施形態）
以下、図２〜図４を参照しながら、本発明による第２の実施の形態を説明する。本実施形態は、同一のガラス基板上にＴＦＴおよびＴＦＤを備えた半導体装置、例えば光センサー内蔵型のアクティブマトリクス型の液晶表示装置等に適用できる。ここでは、ガラス基板上に、表示用の画素ＴＦＴ（画素電極駆動用ＴＦＴ）と、駆動用のＣＭＯＳ回路を構成するＴＦＴ（ドライバ回路用ＴＦＴ）と、光センサーＴＦＤとを同時に作製する方法について、具体的に説明する。図２〜図４は、ここで説明するドライバ回路用ｎチャネル型ＴＦＴ２２８とｐチャネル型ＴＦＴ２２９、画素電極駆動用ｎチャネル型ＴＦＴ２３０、および光センサーＴＦＤ２３１の作製工程を示す断面図であり、図２（Ａ）→図４（Ｊ）の順に従って作製工程が順次進行する。

まず、図２（Ａ）に示すように、ガラス基板２０１のＴＦＴ及びＴＦＤを形成する表面に、光透過性を有する導電膜２０２を形成し、その上に、ＴＦＤの半導体層を遮光するための遮光層２０３を形成する。

光透過性導電膜２０２としては、ＩＴＯ（酸化インジウム錫）膜やＩＺＯ（酸化インジウム亜鉛）膜等を用いることができる。導電膜２０２の厚さは、１０ｎｍ以上であれば本発明の効果が得られるが、厚すぎると透過率が低下するため、１０ｎｍ〜２００ｎｍであることが好ましい。より好ましくは２０ｎｍ〜１５０ｎｍである。本実施形態では、厚さ１００ｎｍのＩＴＯ膜を用いた。

後のＴＦＤにおいて、基板２０１の裏面方向からの光を遮光するための遮光層２０３は、金属膜あるいはケイ素膜等を用いて形成できる。本実施形態では、モリブデン（Ｍｏ）膜をスパッタリングにより成膜し、パターニングして、図２（Ａ）に示す遮光層２０３を形成した。このときの遮光層２０３の厚さは３０ｎｍ〜３００ｎｍが好ましく、より好ましくは５０ｎｍ〜２００ｎｍである。本実施形態では、遮光層２０３の厚さを例えば１００ｎｍとした。

次に、図２（Ｂ）に示すように、導電膜２０２および遮光層２０３の上に、例えばプラズマＣＶＤ法によって酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜２０４、２０５を形成した。下地膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。本実施形態では、下層の第１下地膜２０４として、厚さが５０ｎｍ程度の窒化ケイ素膜を形成し、その上に第２の下地膜２０５として、厚さが１００ｎｍ程度の酸化ケイ素膜を形成した。

この後、第２の下地膜２０５の上に、厚さが２０〜８０ｎｍ程度、例えば５０ｎｍの真性（ｉ型）の非晶質ケイ素膜２０６をプラズマＣＶＤ法などによって形成する。

続いて、非晶質ケイ素膜２０６の表面に触媒元素の添加を行う。具体的には、非晶質ケイ素膜２０６に対して、重量換算で例えば５ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層２０７を形成する。使用可能な触媒元素は、ニッケル（Ｎｉ）以外に、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）から選ばれた一種または複数種の元素である。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等も触媒元素として機能する。このとき、ドープする触媒元素の量は極微量であり、非晶質ケイ素膜２０６表面上の触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、管理される。本実施形態では、５×１０¹²ａｔｏｍｓ／ｃｍ²程度である。なお、本工程に先立って、スピン塗布時の非晶質ケイ素膜２０６の表面の濡れ性向上のため、オゾン水等で非晶質ケイ素膜２０６の表面をわずかに酸化させてもよい。

なお、本実施形態ではスピンコート法でニッケルをドープする方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施形態の場合はニッケル膜）を非晶質ケイ素膜２０６上に形成する手段をとってもよい。

この後、図２（Ｃ）に示すように、非晶質ケイ素膜２０６を不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行うことにより結晶化して結晶質ケイ素膜２０６ａを得る。この加熱処理は、５５０〜６２０℃で３０分〜４時間のアニール処理を行うことが好ましい。本実施形態では、一例として５９０℃にて１時間の加熱処理を行った。この加熱処理において、非晶質ケイ素膜１０６の表面に添加されたニッケルが非晶質ケイ素膜２０６に拡散すると共にシリサイド化が起こり、それを核として非晶質ケイ素膜２０６の結晶化が進行する。その結果、非晶質ケイ素膜２０６は結晶化され、結晶質ケイ素膜２０６ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。

続いて、図２（Ｄ）に示すように、加熱処理により得られた結晶質ケイ素膜２０６ａにレーザー光２０８を照射することで、この結晶質ケイ素膜２０６ａをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜２０６ｂを形成する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。このときのレーザー光のビームサイズは、基板２０１の表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜２０６ａの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。本実施形態では、ビームサイズは基板２０１の表面で３００ｍｍ×０．４ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０２ｍｍのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜２０６ａの任意の一点において、計２０回のレーザー照射が行われることになる。

本工程で使用できるレーザーとしては、前述のパルス発振型または連続発光型のＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザーの他、ＹＡＧレーザーまたはＹＶＯ４レーザー等を用いることができる。また、このときの照射エネルギー密度は、２００〜４５０ｍＪ／ｃｍ²、例えば３３０ｍＪ／ｃｍ²に設定される。なお、エネルギー密度の上限値（４５０ｍＪ／ｃｍ²）が第１の実施形態におけるエネルギー密度の上限値よりも低くなっている理由は、本実施形態では、第１の実施形態の場合とは異なり、レーザー光のエネルギー密度が高すぎると、前工程で得られた結晶質ケイ素膜２０６ａの結晶状態がリセットされてしまうためである。

このようにして、固相結晶化により得られた結晶質ケイ素膜２０６ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶質ケイ素膜２０６ｂとなる。このようにして得られた結晶質ケイ素膜２０６ｂの結晶面配向は、触媒元素による固相結晶化工程でほぼ決定しており、主に〈１１１〉晶帯面で構成され、その中でも特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。また、その結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は、２〜５μｍであった。

その後、結晶質ケイ素膜２０６ｂの不要な領域を除去して素子間分離を行う。これにより、図２（Ｅ）に示すように、後にドライバ回路部を構成するｎチャネルＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層２０９ｎと、ｐチャネルＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層２０９ｐと、画素電極駆動用のｎチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層２０９ｇと、後に光センサーＴＦＤの活性領域（ｎ＋／ｐ⁺領域、真性領域）となる島状の半導体層２０９ｄとを形成する。

ここで、これらの全ての半導体層、あるいは一部の半導体層に対して、しきい値電圧を制御する目的で１×１０¹⁶〜５×１０¹⁷／ｃｍ³程度の濃度でｐ型を付与する不純物元素としてボロン（Ｂ）をドープしてもよい。ボロン（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時にドープしておくこともできる。

次に、図３（Ｆ）に示すように、上記の活性領域となる半導体層２０９ｎ、２０９ｐ、２０９ｇ、２０９ｄを覆うように、厚さが２０〜１５０ｎｍのゲート絶縁膜２１０を形成した後、半導体層２０９ｎ、２０９ｐおよび２０９ｇの上にゲート絶縁膜２１０を介してゲート電極２１１ｎ、２１１ｐおよび２１１ｇを設ける。

本実施形態では、ゲート絶縁膜２１０として、厚さが１００ｎｍの酸化ケイ素膜を形成する。酸化ケイ素膜は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｏｘｙ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料とし、酸素とともに基板温度１５０〜６００℃、好ましくは３００〜４５０℃で、ＲＦプラズマＣＶＤ法で分解・堆積することにより形成した。代わりに、ＴＥＯＳを原料としてオゾンガスとともに減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって、基板温度を３５０〜６００℃、好ましくは４００〜５５０℃として形成してもよい。また、ゲート絶縁膜２１０の形成後、ゲート絶縁膜２１０のバルク特性および結晶質ケイ素膜＼ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下で５００〜６００℃で１〜４時間のアニールを行ってもよい。また、ゲート絶縁膜２１０には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。

ゲート電極２１１ｎ、２１１ｐ、２１１ｇは、スパッタリング法によって高融点メタルを堆積し、これをパターニングすることによって形成される。ここでは、後の画素ＴＦＴのゲート電極２１１ｇは、画素ＴＦＴのオフ動作時のリーク電流を低減する目的で、２つに分割して構成した。所謂、直列のデュアルゲート構造である。また、このときの高融点メタルとしては、タンタル（Ｔａ）あるいはタングステン（Ｗ）、モリブデン（Ｍｏ）チタン（Ｔｉ）から選ばれた元素、または元素を主成分とする合金か、元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）を用いることができる。その他の代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用してもよい。本実施形態では、タングステン（Ｗ）を用い、厚さが３００〜６００ｎｍ、例えば４００ｎｍのゲート電極２１１ｎ、２１１ｐ、２１１ｇを形成した。このとき、低抵抗化を図るために含有する不純物濃度を低減させると良く、酸素濃度を３０ｐｐｍ以下とすることで２０μΩｃｍ以下の比抵抗値を実現することができた。

次に、後の光センサーＴＦＤの半導体層２０９ｄを一回り大きく覆うようにフォトレジストによるドーピングマスク２１２を設け、イオンドーピング法によって、ゲート電極２１１ｎ、２１１ｐ、２１１ｇをマスクとして、ＴＦＴの活性領域となる半導体層２０９ｎ、２０９ｐ、２０９ｇに低濃度の不純物（リン）２１３を注入する。ドーピングガスとして、フォスフィン（ＰＨ₃）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０¹²〜１×１０¹⁴ｃｍ^-2、例えば２×１０¹³ｃｍ^-2とする。この工程により、島状半導体層２０９ｎ、２０９ｐ、２０９ｇにおいて、ゲート電極２１１ｎ、２１１ｐ、２１１ｇに覆われていない領域には低濃度のリン２１３が注入され、それぞれ低濃度のｎ型不純物領域２１４ｎ、２１４ｐ、２１４ｇとなる。ゲート電極２１１ｎ、２１１ｐ、２１１ｇ及びレジストマスク２１２にマスクされた領域には不純物２１３は注入されない。

レジストマスク２１２を除去した後、図３（Ｇ）に示すように、後のｎチャネル型ＴＦＴのゲート電極２１１ｎを一回り大きく覆うようにフォトレジストによるドーピングマスク２１５ｎを設け、後のｐチャネル型ＴＦＴにおいては、ゲート電極２１１ｐをさらに一回り大きく覆い、半導体層２０９ｐの外縁部を露出させるようにフォトレジストによるドーピングマスク２１５ｐを設ける。また、後の画素ＴＦＴに対しても、そのゲート電極２１１ｇをそれぞれ一回り大きく覆うようにフォトレジストによるドーピングマスク２１５ｇを設け、後の光センサーＴＦＤにおいては、半導体層２０９ｄの一部を露出させるようにフォトレジストによるドーピングマスク２１５ｄを設ける。その後、イオンドーピング法によって、レジストマスク２１５ｎ、２１５ｐ、２１５ｇ、２１５ｄをマスクとしてそれぞれの半導体層に不純物（リン）２１６を高濃度に注入する。ドーピングガスとして、フォスフィン（ＰＨ₃）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０¹⁵〜１×１０¹⁶ｃｍ^-2、例えば５×１０¹⁵ｃｍ^-2とする。

この工程により、ｎチャネル型ＴＦＴの半導体層２０９ｎにおいては、レジストマスク２１５ｎより露出している領域に高濃度に不純物（リン）２１６が注入され、後のｎチャネル型ＴＦＴのソース／ドレイン領域２１７ｎが形成される。そして、半導体層２０９ｎにおいて、レジストマスク２１５ｎに覆われ、高濃度にリン２１６がドーピングされなかった領域のうち、前工程で低濃度にリンが注入された領域は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域２１８ｎとなり、前工程でもリンが注入されなかったゲート電極２１１ｎの下の領域はチャネル領域２２３ｎとなる。画素ＴＦＴについても同様で、半導体層２０９ｇにおいて、レジストマスク２１５ｇより露出している領域に高濃度に不純物（リン）２１６が注入され、後の画素ＴＦＴ（ｎチャネル型）のソース／ドレイン領域２１７ｇが形成される。そして、レジストマスク２１５ｇに覆われ、高濃度のリン２１６がドーピングされなかった領域のうち、前工程で低濃度にリンが注入された領域は、ＬＤＤ領域２１８ｇとなり、低濃度のリンも注入されていないゲート電極２１１ｇ下の領域はチャネル領域２２３ｇとなる。ｐチャネル型ＴＦＴの半導体層２０９ｐにおいては、レジストマスク２１５ｐより露出している領域に高濃度に不純物（リン）２１６が注入されて高濃度ｎ型領域２１７ｐが形成され、リン２１６が注入されなかった領域のうちゲート電極２１１ｐの下の領域はチャネル領域２２３ｐとなる。また、光センサーＴＦＤの半導体層２０９ｄにおいても、レジストマスク２１５ｄより露出している領域に高濃度に不純物（リン）２１６が注入され、高濃度ｎ型領域２１７ｄと２１７ｄ’が形成されるが、このうち、領域２１７ｄは、ＴＦＤのｎ型領域となる。

このときの領域２１７ｎ、２１７ｐ、２１７ｇ、２１７ｄにおけるｎ型不純物元素（リン）２１６の膜中濃度は１×１０¹⁹〜１×１０²¹／ｃｍ³となっている。また、ｎチャネル型ＴＦＴ、画素ＴＦＴのＬＤＤ領域２１８ｎ、２１８ｇにおけるｎ型不純物元素（リン）２１３の膜中濃度は、１×１０¹⁷〜１×１０¹⁹／ｃｍ³となっており、このような範囲であるときにＬＤＤ領域として機能する。ＬＤＤ領域は、チャネル領域とソース／ドレイン領域との接合部における電界集中を緩和し、ＴＦＴオフ動作時のリーク電流を低減できると共に、ホットキャリアによる劣化を抑えるために設けられる。

レジストマスク２１５ｎ、２１５ｐ、２１５ｇ、２１５ｄを除去した後、図３（Ｈ）に示すように、また新たに、ｎチャネル型ＴＦＴの半導体層２０９ｎと画素ＴＦＴの半導体層２０９ｇとを全面的にを覆うように、且つＴＦＤの半導体層２０９ｄの一部を覆うように、フォトレジストによるドーピングマスク２１９ｎ、２１９ｇ、２１９ｄを設ける。この状態で、イオンドーピング法によって、レジストマスク２１９ｎ、２１９ｇ、２１９ｄとｐチャネル型ＴＦＴのゲート電極２１１ｐをマスクとして、ｐチャネル型ＴＦＴの半導体層２０９ｐとＴＦＤの半導体層２０９ｄにｐ型を付与する不純物（ホウ素）２２０を注入する。ドーピングガスとして、ジボラン（Ｂ₂Ｈ₆）を用い、加速電圧を４０ｋＶ〜９０ｋＶ、例えば７５ｋＶとし、ドーズ量は１×１０¹⁵〜１×１０¹⁶ｃｍ^-2、例えば３×１０¹⁵ｃｍ^-2とする。

この工程により、ｐチャネル型ＴＦＴの半導体層２０９ｐにおいては、ゲート電極２１１ｐの下部のチャネル領域２２３ｐ以外に高濃度にホウ素２２０が注入される。この工程により、領域２１８ｐは、先の工程で低濃度に注入されているｎ型不純物のリン２１３を反転させてｐ型となり、後のＴＦＴのソース・ドレイン領域２２１ｐとなる。また、領域２１７ｐは、先の工程で注入された高濃度のリン２１６に加えて、高濃度のホウ素２２０が注入され、ゲッタリング領域２２２ｐとして機能する。また、光センサーＴＦＤの半導体層２０９ｄにおいては、レジストマスク２１９ｄより露呈した領域に高濃度にホウ素２２０が注入され、後のＴＦＤのｐ型領域２２１ｄが形成される。また、領域２１７ｄ’は、先の工程で注入された高濃度のリン２１６に加えて、高濃度のホウ素２２０が注入され、ゲッタリング領域２２２ｄとして機能する。レジストマスク２１９ｄと前工程でのレジストマスク２１５ｄとで共にマスクされ、高濃度のリンもホウ素も注入されなかった領域は、後のＴＦＤの真性領域２２３ｄとなる。

このときの領域２２１ｐ、２２１ｄ、２２２ｐ、２２２ｄにおけるｐ型不純物元素（ホウ素）２２０の膜中濃度は１．５×１０¹⁹〜３×１０²¹／ｃｍ³となっている。上記工程において、ｎチャネル型ＴＦＴ及び画素ＴＦＴの活性領域２０９ｎ、２０９ｇは、マスク２１９ｎ、２１９ｇで全面覆われているため、ホウ素２２０はドーピングされない。

次いで、レジストマスク２１９ｎ、２１９ｇ、２１９ｄを除去した後、これを不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行うことにより、チャネル領域２２３ｎ、２２３ｇ、ＬＤＤ領域２１８ｎ、２１８ｇおよび真性領域２２３ｄのゲッタリングを行う。

本実施形態では、基板を一枚毎に高温雰囲気に移動し高温の窒素ガスを吹き付けることで高速昇降温を行う方式のＲＴＡ処理を用いた。処理条件としては、２００℃／分を超える昇降温速度で昇降温を行い、例えば６５０℃で１０分の加熱処理を行なった。このときの加熱処理としては、その他の方式も使用可能で、条件についても実施者が便宜設定すればよい。勿論、一般的な拡散炉（ファーネス炉）やランプ加熱方式のＲＴＡを用いてもよい。この熱処理工程で、図４（Ｉ）に示すように、後のｎチャネル型ＴＦＴの半導体層２０９ｎ、画素ＴＦＴ２０９ｇにおいては、ソース・ドレイン領域２１７ｎ、２１７ｇにドーピングされているリンが、その領域でのニッケルの固溶度を高め、チャネル領域２２３ｎ、２２３ｇ、ＬＤＤ領域２１８ｎ、２１８ｇに存在しているニッケルを、チャネル領域からＬＤＤ領域、そしてソース・ドレイン領域へと、矢印２２４で示される方向に移動させる。また、後のｐチャネル型ＴＦＴの半導体層２０９ｐにおいても、ソース・ドレイン領域の外側に形成されたゲッタリング領域２２２ｐに高濃度にドーピングされているリンおよびホウ素と、ホウ素のドーピング時に生じた格子欠陥等が、チャネル領域２２３ｐ、ソース・ドレイン領域２２１ｐに存在しているニッケルを、チャネル領域からソース・ドレイン領域、そしてゲッタリング領域へと、同様に矢印２２４で示される方向に移動させる。また、後の光センサーＴＦＤの半導体層２０９ｄにおいても、ｎ型領域２１７ｄにドーピングされているリンと、ｐ型領域２２１ｄの外側に形成されたゲッタリング領域２２２ｄにドーピングされているリンおよびホウ素が、真性領域２２３ｄ、ｐ型領域２２１ｄに存在しているニッケルを、同様に矢印２２４で示される方向に移動させる。この加熱処理工程により、ｎチャネル型ＴＦＴ及び画素ＴＦＴのソース・ドレイン領域２１７ｎ、２１７ｇと、ＴＦＤのｎ型領域２１７ｄ、ｐチャネル型ＴＦＴとＴＦＤのゲッタリング領域２２２ｐ、２２２ｄにはニッケルが移動してくるため、これらの領域におけるニッケル濃度は、１×１０¹⁸／ｃｍ³以上となっている。

また、この加熱処理工程で、ｎチャネル型ＴＦＴ及び画素ＴＦＴのソース・ドレイン領域２１７ｎ、２１７ｇとＬＤＤ領域２１８ｎ、２１８ｇ、及びＴＦＤのｎ型領域２１７ｄにドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソース・ドレイン領域２２１ｐとＴＦＤのｐ型領域２２１ｄにドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ｎチャネル型ＴＦＴ、画素ＴＦＴのソース・ドレイン領域２１７ｎ、２１７ｇ、及びＴＦＤのｎ型領域２１７ｄのシート抵抗値は、０．５〜１ｋΩ／□程度となり、ＬＤＤ領域２１８ｎ、２１８ｇのシート抵抗値は、３０〜６０ｋΩ／□であった。また、ｐチャネル型ＴＦＴのソース・ドレイン領域２１１ｐ、及びＴＦＤのｐ型領域２２１ｐのシート抵抗値は、１〜１．５ｋΩ／□程度であった。ゲッタリング領域においては、ドーピングされたｎ型不純物元素のリンとｐ型不純物元素のホウ素がキャリア（電子とホール）を打ち消しあい、そのシート抵抗値は数十ｋΩ／□と、ソース・ドレイン領域としては機能しないような値となっているが、ｐチャネル型ＴＦＴ、ＴＦＤの半導体層２０９ｐ、２０９ｄにおいて、ゲッタリング領域は、キャリアの移動を妨げないように配置され、動作上問題とはならない。

次いで、図４（Ｊ）に示すように、層間絶縁膜２２６を形成した後、ＴＦＴおよびＴＦＤの電極・配線２２７ｎ、２２７ｐ、２２７ｇ、２２７ｄを形成する。

層間絶縁膜２２６としては、例えば窒化ケイ素膜、酸化ケイ素膜、または窒化酸化ケイ素膜を４００〜１５００ｎｍ（代表的には６００〜１０００ｎｍ）の厚さで形成する。本実施形態では、厚さが２００ｎｍの窒化ケイ素膜２２５と厚さが７００ｎｍの酸化ケイ素膜２２６とをこの順で連続形成し、２層構造とした。具体的には、プラズマＣＶＤ法を用い、ＳｉＨ₄およびＮＨ₃を原料ガスとして窒化ケイ素膜２２５を形成した後、ＴＥＯＳおよびＯ₂を原料として、酸化ケイ素膜２２６を形成した。層間絶縁膜は、これに限定されるものではなく、他のシリコンを含む絶縁膜を単層または積層構造としてよいし、上層にはアクリル等の有機絶縁膜を設けてもよい。

この後、３００〜５００℃で３０分〜４時間程度の熱処理を行い、半導体層を水素化する工程を行う。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。本実施形態では、水素を約３％含む窒素雰囲気下で４００℃、１時間の熱処理を行った。層間絶縁膜２２５、２２６（特に窒化ケイ素膜２２５）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。

ＴＦＴおよびＴＦＤの電極・配線２２７ｎ、２２７ｐ、２２７ｇ、２２７ｄは、層間絶縁膜２２５、２２６にコンタクトホールを形成した後、金属材料、例えば、窒化チタンとアルミニウムとの二層膜を用いて形成される。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。最後に、３５０℃、１時間のアニールを行う。

このようにして、ドライバ回路用ＴＦＴとしてｎチャネル型薄膜トランジスタ２２８およびｐチャネル型薄膜トランジスタ２２９、画素電極駆動用の薄膜トランジスタ２３０、光センサーとして利用する薄膜ダイオード２３１とを完成させる。画素電極駆動用の薄膜トランジスタ２３０では、電極・配線２２７ｇの片方にＩＴＯ等の透明導電膜を接続し画素電極を形成する。さらに必要に応じて、ドライバ回路用ＴＦＴのゲート電極２１１ｎおよび２１１ｐの上にもコンタクトホールを設けて、配線２２７により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれのＴＦＴ上に窒化ケイ素膜などからなる保護膜を設けてもよい。

以上の実施形態にしたがって作製したドライバ回路用ＴＦＴの電界効果移動度は、ｎチャネル型薄膜トランジスタ２２８で２５０〜３００ｃｍ²／Ｖｓ、ｐチャネル型薄膜トランジスタ２２９で１２０〜１５０ｃｍ²／Ｖｓと高く、閾値電圧はｎ型薄膜トランジスタ２２８で１Ｖ程度、ｐ型薄膜トランジスタ２２９で−１．５Ｖ程度と非常に良好な特性を示す。また、本実施形態で作製したｎチャネル型薄膜トランジスタ２２８とｐチャネル型薄膜トランジスタ２２９とを相補的に構成したＣＭＯＳ構造回路を用いて、インバーターチェーンやリングオシレーター等の回路を形成すると、従来の回路と比べて信頼性が高く、安定した回路特性を示した。また、画素電極駆動用の薄膜トランジスタ２３０でも、ＴＦＴオフ動作時のリーク電流が単位Ｗ当たり０．３ｐＡ以下と非常に低い値を安定して示し、優れたスイッチング特性を示した。さらに、薄膜ダイオード２３１の光電流特性のバラツキも従来法の１／３以下にまで低減でき、安定した光センシング特性が得られた。

本実施形態によると、光センサー機能付きドライバ内蔵型のアクティブマトリクス基板を実現することができる。このアクティブマトリクス基板は、透過領域を有する構造の液晶表示装置に好適に用いられる。そのような表示装置に用いると、開口率を低下させることなく、遮光層が電位的にフローティング状態となることを防止できるので、ＴＦＤの光電流特性のばらつきを低減できる。

また、本実施形態によると、画素電極駆動用ＴＦＴやドライバ回路用ＴＦＴ、光センサーＴＦＤを同一基板上に同時形成できるので、部品点数を低減できる等の大きなコストメリットが得られる。さらに、本実施形態では、製造工程で発生したＥＳＤ不良がゼロであり、基板表面全体に形成された導電膜によってＥＳＤを大幅に抑制する効果があることを確認した。従って、良品歩留りを向上できただけでなく、製品の品質及び信頼性を向上できた。

上述してきたように、本実施形態により、ＴＦＴおよびＴＦＤの２種類の半導体素子を製造するにあたり、その製造工程を複雑化させずに、低コストかつ高歩留りの製造工程で、それぞれの用途に応じて最適な特性を有する半導体素子を備える半導体装置を実現できた。

（第３実施形態）
本発明を用いた第３の実施の形態について説明する。ここでは、第２の実施形態とは層構造が異なる方法で、ガラス基板上に表示用の画素電極駆動用ＴＦＴと、ドライバ回路用のＣＭＯＳを構成するＴＦＴ（ドライバ回路用ＴＦＴ）と、光センサーＴＦＤとを同時作製する方法について、説明を行う。図５は、本実施形態で説明するＴＦＴ及びＴＦＤの作製工程を示す断面図であり、図５（Ａ）から（Ｅ）の順にしたがって工程が順次進行する。

まず、図５（Ａ）において、ガラス基板３０１のＴＦＴ及びＴＦＤを形成する表面に、後のＴＦＤにおいて基板裏面方向からの光を遮光するための遮光層３０２を形成する。本実施形態では、例えば１００ｎｍのＭｏ膜を用いた。続いて、ガラス基板３０１及び遮光層３０２上に、光透過性を有する導電膜３０３を形成する。光透過性導電膜３０３としては、ＩＴＯ（酸化インジウム錫）膜やＩＺＯ（酸化インジウム亜鉛）膜等を用いることができる。導電膜３０３の厚さは１０ｎｍ以上であれば本発明の効果が得られるが、厚さが大きすぎると透過率が低下するため、１０ｎｍ以上２００ｎｍ以下が好ましく、さらに好ましくは２０ｎｍ以上１５０ｎｍ以下である。本実施形態では、厚さが１００ｎｍのＩＺＯ膜を用いた。

次に、図５（Ｂ）に示すように、ＩＺＯ膜３０３の上に、第２実施形態と類似の方法で、下層の第１下地膜３０４として窒化ケイ素膜を形成し、その上に第２の下地膜３０５として酸化ケイ素膜を形成した。次に、厚さが５０ｎｍの真性（ｉ型）の非晶質ケイ素膜３０６をプラズマＣＶＤ法などによって形成した。続いて、第２の実施形態と類似の方法で、非晶質ケイ素膜３０６の表面に触媒元素の添加を行い、触媒元素含有層３０７を形成する。触媒元素として、ニッケルを用いることができる。

この後、図５（Ｃ）に示すように、不活性雰囲気下、例えば窒素雰囲気にて加熱処理を行い、非晶質ケイ素膜３０６の表面に添加されたニッケルを核として非晶質ケイ素膜３０６を結晶化させて結晶質ケイ素膜３０６ａを得る。

次に、図５（Ｄ）に示すように、第２の実施形態と同様の方法で、上記結晶質ケイ素膜３０６ａに、レーザー光３０８を照射することにより、結晶質ケイ素膜３０６ａをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜３０６ｂを形成する。

その後、結晶質ケイ素膜３０６ｂの不要な領域を除去して素子間分離を行う。このようにして、図５（Ｅ）に示すように、後にドライバ回路部を構成するｎチャネルＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層３０９ｎと、ｐチャネルＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層３０９ｐと、画素電極駆動用のｎチャネル型ＴＦＴの活性領域（ソース／ドレイン領域、チャネル領域）となる島状の半導体層３０９ｇと、後に光センサーＴＦＤの活性領域（ｎ⁺／ｐ⁺領域、真性領域）となる島状の半導体層３０９ｄとを形成する。

以下、図示しないが、第２の実施形態と類似の方法で、これらの島状半導体層３０９ｎ、３０９ｐ、３０９ｇ、３０９ｄをＴＦＴ及びＴＦＤの活性領域として、それぞれのＴＦＴとＴＦＤとを完成させる。本実施形態においても、第２実施形態と同様に、高い電流駆動能力を有するドライバ回路用のｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとが得られ、また、ＴＦＴオフ動作時のリーク電流が小さく、良好なスイッチング特性を有する画素電極駆動用ＴＦＴが得られた。さらに、ＴＦＤの光電流特性のバラツキを従来の１／３以下にまで低減でき、安定した光センシング特性が得られた。また、本実施形態の製造工程においても、製造工程で発生したＥＳＤ不良はゼロであり、ＥＳＤ抑制に大きな効果があった。

本実施形態は、第２の実施形態と同様に、透過領域を有する構造の液晶表示装置に利用可能な、光センサー機能付きドライバ内蔵型のアクティブマトリクス基板に適用できる。

（第４の実施形態）
以下、図面を参照しながら、本発明による半導体装置の第４の実施形態を説明する。本実施形態では、ＴＦＴの背面側に遮光層が設けられている点で前述の実施形態と異なっている。ここでは、複数の画素電極駆動用ＴＦＴが設けられたアクティブマトリクス基板を例に説明するが、画素電極駆動用ＴＦＴの他にドライバ回路用ＴＦＴや光センサーＴＦＤを備えていてもよい。本実施形態は、プロジェクターなどのＴＦＴの背面側から入射する光の強度が極めて大きい表示装置に好適に用いられ得る。

図６は、本実施形態の半導体装置を示す模式的な断面図である。簡単のため、図２〜図４と同様の構成要素には同じ参照符号を付けて、説明を省略する。

本実施形態の半導体装置は、絶縁性の基板２０１と、基板２０１の表面に形成された光透過性の導電膜２０２と、基板２０１の上に設けられた複数の薄膜トランジスタ３５０とを備えている。各薄膜トランジスタ３５０は、活性領域となる半導体層２０９ｎと、半導体層２０９ｎと基板２０１との間に配置された島状の遮光層２０３とを有している。各遮光層２０３は、導電膜２０２によって電気的に接続されている。遮光層２０３は、基板２０１の裏面側から半導体層２０９ｎに入射する光を遮る目的で、基板２０１の裏面側から見て、半導体層２０９ｎの少なくとも一部を遮光するように配置されている。図６では、遮光層２０３は、対応する半導体層２０９ｎの全体を遮光するように配置されているが、半導体層２０９ｎのうち少なくともチャネル領域２２３ｎを遮光するように配置されていればよく、好ましくはチャネル領域２２３ｎおよびＬＤＤ領域２１８ｎを遮光するように配置される。

図示する例では、各薄膜トランジスタ３５０の構成は、島状の遮光層２０３を有する点以外は、図４（Ｊ）を参照しながら前述したｎチャネル型薄膜トランジスタ２２８と同様であるが、本実施形態における薄膜トランジスタの構成は図示する構成に限定されない。例えば図４（Ｊ）の薄膜トランジスタ２３０のようにダブルゲート構造を有していてもよい。

本実施形態における導電膜２０２および遮光層２０３は、図２（Ａ）を参照しながら前述した方法と同様の方法で、同様の材料を用いて形成される。本実施形態では、基板２０１のうちＴＦＴを形成しようとする領域に遮光層２０３を配置する。この後、図２（Ｂ）〜図４（Ｊ）を参照しながら前述した方法と同様の方法で、遮光層２０３の上にＴＦＴの活性領域となる半導体層２０９ｎを設け、続いて、ゲート絶縁膜２１０ｎおよびゲート電極２１１ｎの形成、半導体層２０９ｎへのイオン注入および電極２２７ｎの形成を行い、薄膜トランジスタ３５０を得る。

本実施形態をプロジェクターなどの表示装置に適用すると、光透過性の導電膜２０２によって島状の遮光層２０３を電気的に接続する構成により、開口率を低下させることなく、各遮光層２０３が電位的にフローティングすることを防止できるので、薄膜トランジスタ３５０の特性ばらつきを低減できる。また、導電膜２０２はＥＳＤに対する電界シールドの役割も果たすため、製造工程におけるＥＳＤを抑制できる。

（第５実施形態）
本実施形態では、センサー機能を備えた表示装置を説明する。これらの表示装置は、上述してきた何れかの実施形態を用いて、ＴＦＴおよびＴＦＤが形成された基板を用いて構成されている。

本実施形態のセンサー機能を備えた表示装置は、例えば、タッチセンサー付きの液晶表示装置であり、表示領域と、表示領域の周辺に位置する額縁領域とを有している。表示領域は、複数の表示部（画素）と、複数の光センサー部とを有している。各表示部は、画素電極と、画素スイッチング用ＴＦＴとを含んでおり、各光センサー部はＴＦＤを含んでいる。額縁領域には、各表示部を駆動するための表示用の駆動回路が設けられており、駆動回路には駆動回路用ＴＦＴが利用されている。画素スイッチング用ＴＦＴおよび駆動回路用ＴＦＴと、光センサー部のＴＦＤとは、同一基板上に形成されている。なお、本発明の表示装置では、光センサー部のＴＦＤのうち少なくとも２つが遮光層を有していればよく、ＴＦＴは遮光層を有していてもよいし、有していなくてもよい。

本実施形態では、光センサー部は、対応する表示部（例えば原色の画素）に隣接して配置されている。１つの表示部に対して１つの光センサー部を配置してもよいし、複数の光センサー部を配置してもよい。または、複数の表示部のセットに対して光センサー部を１個ずつ配置してもよい。例えば、３つの原色（ＲＧＢ）の画素からなるカラー表示画素に対して、１個の光センサー部を設けることができる。このように、表示部の数に対する光センサー部の数は（密度）は、分解能に応じて適宜選択できる。

光センサー部の観察者側にカラーフィルターが設けられていると、光センサー部を構成するＴＦＤの感度が低下するおそれがあるため、光センサー部の観察者側にはカラーフィルターが設けられていないことが好ましい。

なお、本実施形態の表示装置の構成は、上記に限定されない。例えば、光センサー用のＴＦＤを額縁領域に配置して、外光の照度に応じて表示の明るさを制御するアンビニエントセンサーが付加された表示装置を構成することもできる。また、光センサー部の観察者側にカラーフィルターを配置して、カラーフィルターを介した光を光センサー部で受光することにより、光センサー部をカラーイメージセンサーとして機能させることもできる。

以下、図面を参照しながら、本実施形態の表示装置の構成を、タッチパネルセンサーを備えたタッチパネル液晶表示装置を例に説明する。

図７は、表示領域に配置される光センサー部の構成の一例を示す回路図である。光センサー部は、光センサー用薄膜ダイオード４０１と、信号蓄積用のコンデンサー４０２と、コンデンサー４０２に蓄積された信号を取り出すための薄膜トランジスタ４０３とを有する。ＲＳＴ信号が入り、ノード４０４にＲＳＴ電位が書き込まれた後、光によるリークでノード４０４の電位が低下すると、薄膜トランジスタ４０３のゲート電位が変動してＴＦＴゲートが開閉する。これにより、信号ＶＤＤを取り出すことができる。

図８は、アクティブマトリクス方式のタッチパネル液晶表示装置の一例を示す模式的な断面図である。この例では、各画素に対して光センサー部が１個ずつ配置されている。

図示する液晶表示装置は、液晶モジュール５０２と、液晶モジュール５０２の背面側に配置されたバックライト５０１とを備えている。ここでは図示していないが、液晶モジュール５０２は、例えば、光透性を有する背面基板と、背面基板に対向するように配置された前面基板と、これらの基板の間に設けられる液晶層とによって構成される。液晶モジュール５０２は、複数の表示部（原色の画素）を有しており、各表示部は、画素電極（図示せず）と、画素電極に接続された画素スイッチング用薄膜トランジスタ５０５とを有している。また、各表示部に隣接して、薄膜ダイオード５０６を含む光センサー部が配置されている。図示していないが、各表示部の観察者側にはカラーフィルターが配置されているが、光センサー部の観察者側にはカラーフィルターが設けられていない。薄膜ダイオード５０６およびバックライト５０１の間には遮光層５０７が配置されており、バックライト５０１からの光は遮光層５０７により遮光されて薄膜ダイオード５０６には入らず、外光５０４のみが薄膜ダイオード５０６に入射する。この外光５０４の入射を薄膜ダイオード５０６でセンシングし、光センシング方式のタッチパネルが実現される。

なお、遮光層５０７は、少なくとも、バックライト５０１の光が、薄膜ダイオード５０６のうち真性領域に入らないように配置されていればよい。

図９は、アクティブマトリクス方式のタッチパネル液晶表示装置における背面基板の一例を示す模式的な平面図である。本実施形態の液晶表示装置は、多数の画素（Ｒ、Ｇ、Ｂ画素）から構成されるが、ここでは、簡略化のため２画素分のみを示す。

背面基板１０００は、それぞれが、画素電極２２および画素スイッチング用薄膜トランジスタ２４を有する複数の表示部（画素）と、各表示部に隣接して配置され、光センサーフォトダイオード２６、信号蓄積用のコンデンサー２８および光センサー用フォロワー（ｆｏｌｌｏｗｅｒ）薄膜トランジスタ２９を含む光センサー部とを備えている。

薄膜トランジスタ２４は、例えば第２実施形態で説明した画素電極駆動用薄膜ＴＦＴと同様の構成、すなわち２つのゲート電極およびＬＤＤ領域を有するデュアルゲートＬＤＤ構造を有している。薄膜トランジスタ２４のソース領域は画素用ソースバスライン３４に接続され、ドレイン領域は画素電極２２に接続されている。薄膜トランジスタ２４は、画素用ゲートバスライン３２からの信号によってオンオフされる。これにより、画素電極２２と、背面基板１０００に対向して配置された前面基板に形成された対向電極とによって液晶層に電圧を印加し、液晶層の配向状態を変化させることによって表示を行う。

一方、光センサーフォトダイオード２６は、例えば第２実施形態で説明したＴＦＤと同様の構成を有し、ｐ⁺領域２６ｐ、ｎ⁺領域２６ｎ、およびそれらの領域２６ｐ、２６ｎの間に位置する真性領域２６ｉとを備えている。信号蓄積用のコンデンサー２８は、ゲート電極層とＳｉ層とを電極とし、ゲート絶縁膜で容量を形成している。光センサーフォトダイオード２６におけるｐ⁺領域２６ｐは、光センサー用ＲＳＴ信号ライン３６に接続され、ｎ⁺領域２６ｎは、信号蓄積用のコンデンサー２８における下部電極（Ｓｉ層）に接続され、このコンデンサー２８を経て光センサー用ＲＷＳ信号ライン３８に接続されている。さらに、ｎ⁺領域２６ｎは、光センサー用フォロアー薄膜トランジスタ２９におけるゲート電極層に接続されている。光センサー用フォロアー薄膜トランジスタ２９のソースおよびドレイン領域は、それぞれ、光センサー用ＶＤＤ信号ライン４０、光センサー用ＣＯＬ信号ライン４２に接続されている。

このように、光センサーフォトダイオード２６、信号蓄積用のコンデンサー２８、および光センサー用フォロアー薄膜トランジスタ２９は、それぞれ、図７に示す駆動回路の薄膜ダイオード４０１、コンデンサー４０２、薄膜トランジスタ４０３に対応しており、光センサーの駆動回路を構成している。この駆動回路による光センシング時の動作を以下に説明する。

（１）まず、ＲＷＳ信号ライン３８により、信号蓄積用のコンデンサー２８にＲＷＳ信号が書き込まれる。これにより、光センサーフォトダイオード２６におけるｎ⁺領域２６ｎの側にプラス電界が生じ、光センサーフォトダイオード２６に関して逆バイアス状態となる。（２）基板表面のうち光が照射されている領域に存在する光センサーフォトダイオード２６では、光リークが生じてＲＳＴ信号ライン３６の側に電荷が抜ける。（３）これにより、ｎ⁺領域２６ｎの側の電位が低下し、その電位変化により光センサー用フォロアー薄膜トランジスタ２９に印加されているゲート電圧が変化する。（４）光センサー用フォロアー薄膜トランジスタ２９のソース側にはＶＤＤ信号ライン４０よりＶＤＤ信号が印加されている。上記のようにゲート電圧が変動すると、ドレイン側に接続されたＣＯＬ信号ライン４２へ流れる電流値が変化するため、その電気信号をＣＯＬ信号ライン４２から取り出すことができる。（５）ＣＯＬ信号ライン４２からＲＳＴ信号を光センサーフォトダイオード２６に書き込み、信号蓄積用のコンデンサー２８の電位をリセットする。上記（１）〜（５）の動作をスキャンしながら繰り返すことにより、光センシングが可能になる。

本実施形態のタッチパネル液晶表示装置における背面基板の構成は図９に示す構成に限定されない。例えば、各画素スイッチング用ＴＦＴに補助容量（Ｃｓ）が設けられていてもよい。また、図示する例では、ＲＧＢ画素のそれぞれに隣接して光センサー部が設けられているが、上述したように、ＲＧＢ画素からなる３つの画素セット（カラー表示画素）に対して１つの光センサー部が配置されていてもよい。

ここで、再び図８を参照する。上述してきた例では、図８に示す断面図からわかるように、薄膜ダイオード５０６を表示領域に配置して、タッチセンサーとして利用しているが、薄膜ダイオード５０６を表示領域の外に形成し、バックライト５０１の輝度を、外光５０４の照度に合わせてコントロールするためのアンビニエントセンサーとして利用することもできる。

図１０は、アンビニエントライトセンサー付き液晶表示装置を例示する斜視図である。液晶表示装置２０００は、表示領域５２、ゲートドライバ５６、ソースドライバ５８および光センサー部５４を有するＬＣＤ基板５０と、ＬＣＤ基板５０の背面側に配置されたバックライト６０とを備えている。ＬＣＤ基板５０のうち表示領域５２の周辺に位置し、ドライバ５６、５８や光センサー部５４が設けられている領域を「額縁領域」と呼ぶこともある。

バックライト６０の輝度は、バックライト制御回路（図示せず）によって制御されている。また、図示しないが、表示領域５２およびドライバ５６、５８には、ＴＦＴが利用されており、光センサー部５４にはＴＦＤが利用されている。光センサー部５４は、外光の照度に基づく照度信号を生成し、フレキシブル基板を用いた接続を利用してバックライト制御回路に入力する。バックライト制御回路では、この照度信号に基づいてバックライト制御信号を生成し、バックライト６０に出力する。

なお、本発明を適用すると、アンビニエントライトセンサー付き有機ＥＬ表示装置を構成することもできる。そのような有機ＥＬ表示装置は、図１０に示す液晶表示装置と同様に、同一の基板上に表示部と光センサー部とが配置された構成を有することができるが、基板の背面側にバックライト６０を設ける必要がない。この場合には、光センサー部５４を、基板５０に設けられた配線によってソースドライバ５８に接続し、光センサー部５４からの照度信号をソースドライバ５８に入力する。ソースドライバ５８は、照度信号に基づいて表示部５２の輝度を変化させる。

以上、本発明の具体的な実施形態について説明を行なったが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。本発明のＴＦＴを用いて、ガラス基板上にアナログ駆動を行うための回路やデジタル駆動を行うための回路も同時構成することもできる。例えば、アナログ駆動を行なう回路の場合、ソース側駆動回路、画素部およびゲート側駆動回路を有し、ソース側駆動回路は、シフトレジスタ、バッファ、サンプリング回路（トランスファゲート）、また、ゲート側駆動回路は、シフトレジスタ、レベルシフタ、バッファが設けられる。また、必要であればサンプリング回路とシフトレジスタとの間にレベルシフタ回路を設けてもよい。また、本発明の製造工程に従えば、メモリやマイクロプロセッサをも形成しうる。

さらに、本発明は、光センサー機能を有する透過型の液晶表示装置だけでなく、反射部を備えた半透過型の液晶表示装置にも適用できる。即ち、それら液晶表示装置を表示部に組み込んだ電子機器全てに本発明を実施できる。以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。

本発明によると、安定した素子特性を有する複数の半導体素子を備えた半導体装置を実現できる。特に、光センサーとして利用する複数のＴＦＤを備えた半導体装置に適用すると、ＴＦＤの光に対する逆バイアス時のリーク電流（光電流）のバラツキを大きく低減することができ、安定した光センシング特性を有する光センサーＴＦＤを実現できる。また、このような光センサーＴＦＤを、透過型あるいは半透過型の液晶表示装置の画面部に組み合わせることにより、開口率の低下を抑えて、表示の輝度の低下を抑制しつつ、安定した特性を有する光センサーを備えた液晶表示装置を実現できる。このような透過あるいは半透過構造の液晶表示装置に利用されるアクティブマトリクス基板上に、画素スイッチング用ＴＦＴや周辺駆動回路用ＴＦＴの他に、光センサー用のＴＦＤを同時に形成する場合、ＴＦＴとＴＦＤとを同一基板に同時形成できるため、部品点数が減る等の大きなコストメリットがある。さらに、これらの２種類の半導体素子を製造するにあたり、その製造工程におけるＥＳＤを抑制するとともに、その製造工程を複雑化させずに、低コスト且つ高歩留りな製造工程で、それぞれの用途に応じた最適な特性を有するＴＦＴとＴＦＤとを備える半導体装置を製造できる。その結果、対象製品のコンパクト化、高性能化、低コスト化、高品質化、高信頼性化を図ることができる。

本発明は、複数の半導体素子を備えた半導体装置に広く適用できる。特に、半導体素子として複数の薄膜ダイオードを備えたイメージセンサー、光センサー等の半導体装置に適用すると、薄膜ダイオードのセンシング特性を安定化できるので有利である。また、複数の薄膜トランジスタを備えたプロジェクターなどの表示装置にも適用できる。さらに、薄膜ダイオードおよび薄膜トランジスタを備えたアクティブマトリクス基板、それを用いた透過型または半透過型の液晶表示装置、そのような表示装置を備えた電子機器などにも好適に利用できる。

（Ａ）から（Ｈ）は、本発明による第１の実施形態による半導体装置の製造方法を説明するための模式的な工程断面図である。 （Ａ）から（Ｅ）は、本発明による第２の実施形態による半導体装置の製造方法を説明するための模式的な工程断面図である。 （Ｆ）から（Ｈ）は、本発明による第２の実施形態による半導体装置の製造方法を説明するための模式的な工程断面図である。 （Ｉ）および（Ｊ）は、本発明による第２の実施形態による半導体装置の製造方法を説明するための模式的な工程断面図である。 （Ａ）から（Ｅ）は、本発明による第３の実施形態による半導体装置の製造方法を説明するための模式的な工程断面図である。 本発明による第４の実施形態の半導体装置を示す模式的な断面図である。 光センサーＴＦＤの回路図である。 光センサー方式のタッチパネルの構成図である。 本発明による第５の実施形態のタッチパネル方式の液晶表示装置における背面基板を例示する模式的な平面図である。 本発明による第５の実施形態のアンビニエントライトセンサー付き液晶表示装置を例示する斜視図である。 （Ａ）および（Ｂ）は、従来のＴＦＤの光電流特性を示す図であり、（Ａ）はリーク電流値のＴＦＤ印加電圧依存性を示す測定結果であり、（Ｂ）は、（Ａ）の測定結果から求めたリーク電流値のバラツキのＴＦＤ印加電圧依存性を示すグラフである。 （Ａ）および（Ｂ）は、本発明による実施形態のＴＦＤの光電流特性を示す図であり、（Ａ）はリーク電流値のＴＦＤ印加電圧依存性を示す測定結果であり、（Ｂ）は、（Ａ）の測定結果から求めたリーク電流値のバラツキのＴＦＤ印加電圧依存性を示すグラフである。

符号の説明

１０１ 基板
１０２ 光透過性の導電膜
１０３ 遮光層
１０４、１０５ 下地膜
１０６ 非晶質ケイ素膜
１０６ａ、１０６ｂ 結晶性ケイ素領域
１０７ レーザー光
１０８ｄ 島状半導体層
１０９ 絶縁膜
１１１、１１６ マスク
１１２ ｎ型不純物
１１４ ｎ⁺領域
１１７ ｐ型不純物
１１８ ｐ⁺領域
１１９ 真性領域
１２０ 窒化ケイ素膜
１２１ 酸化ケイ素膜
１２３ 電極・配線
１２５ 薄膜ダイオード

Claims (37)

1. 光透過性を有する基板と、
   前記基板に支持された複数の半導体素子と、
   前記基板と前記複数の半導体素子との間に配置された導電性を有する複数の島状の遮光層と、
   前記基板と前記複数の半導体素子との間に配置された透光性を有する導電膜と
   を備え、
   前記複数の島状の遮光層は、前記複数の半導体素子の少なくとも２つの半導体素子と関連付けられており、かつ、前記導電膜に電気的に接続されている半導体装置。
2. 前記少なくとも２つの半導体素子は、複数の薄膜ダイオードを含み、各薄膜ダイオードは、ｎ型領域とｐ型領域とを含む半導体層を有している請求項１に記載の半導体素子。
3. 前記各薄膜ダイオードの前記半導体層は、前記ｎ型領域および前記ｐ型領域の間に形成された真性領域をさらに含む請求項２に記載の半導体装置。
4. 前記基板側から見たとき、各島状の遮光層は、関連づけられた薄膜ダイオードの半導体層の少なくとも真性領域を遮光するように配置されている請求項３に記載の半導体装置。
5. 前記複数の半導体素子は複数の薄膜トランジスタを含み、
   各薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層を有しており、
   前記各薄膜トランジスタの半導体層と前記基板との間には遮光層が設けられていない請求項２から４のいずれかに記載の半導体装置。
6. 前記少なくとも２つの半導体素子は複数の薄膜トランジスタをさらに含み、
   前記複数の薄膜トランジスタのそれぞれは、チャネル領域、ソース領域およびドレイン領域を含む半導体層を有しており、
   前記複数の島状の遮光層の一部は、前記複数の薄膜トランジスタの半導体層と前記基板との間に配置されている請求項２から４のいずれかに記載の半導体装置。
7. 前記複数の薄膜トランジスタの半導体層および前記複数の薄膜ダイオードの半導体層は、結晶質を有する半導体層である請求項５または６に記載の半導体装置。
8. 前記複数の薄膜トランジスタはｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを含む請求項５から７のいずれかに記載の半導体装置。
9. 前記少なくとも２つの半導体素子は複数の薄膜トランジスタを含み、
   各薄膜トランジスタは、チャネル領域、ソース領域およびドレイン領域を含む半導体層と、前記半導体層上に設けられたゲート絶縁膜と、前記チャネル領域の導電性を制御するゲート電極とを有しており、
   前記基板側から見たとき、各島状の遮光層は、関連づけられた薄膜トランジスタの半導体層の少なくともチャネル領域を遮光するように配置されている請求項１に記載の半導体素子。
10. 前記複数の半導体素子のそれぞれは島状の半導体層を有しており、
    前記基板側から見たとき、各島状の遮光層は、関連づけられた半導体素子の半導体層の少なくとも一部を遮光するように配置されている請求項１から９のいずれかに記載の半導体装置。
11. 前記基板側から見たとき、各島状の遮光層は、関連づけられた半導体素子の半導体層を遮光するように配置されている請求項１０に記載の半導体装置。
12. 前記複数の島状の遮光層の電位は同じである請求項１から１１のいずれかに記載の半導体装置。
13. 前記導電膜は、前記基板の全面にわたって形成されている請求項１から１２のいずれかに記載の半導体装置。
14. 前記複数の島状の遮光層は、前記導電膜の上に、前記導電膜と接するように配置されている請求項１から１３のいずれかに記載の半導体装置。
15. 前記導電膜は、前記複数の島状の遮光層の上に、前記複数の島状の遮光層と接するように配置されている請求項１から１３のいずれかに記載の半導体装置。
16. （ａ）光透過性を有する基板上に、光透過性を有する導電膜を形成する工程と、
    （ｂ）前記導電膜上に、導電性を有する複数の島状の遮光層を設ける工程と、
    （ｃ）前記導電膜および前記複数の島状の遮光層上に、光透過性を有する絶縁膜を形成する工程と、
    （ｄ）前記絶縁膜上に半導体膜を形成する工程と、
    （ｅ）前記半導体膜のパターニングを行い、半導体素子の活性領域となる複数の島状半導体層を形成する工程であって、前記複数の島状半導体層のうち少なくとも２つを前記複数の島状の遮光層の上に形成する工程と
    を包含する半導体装置の製造方法。
17. （ａ）光透過性を有する基板上に、導電性を有する複数の島状の遮光層を設ける工程と、
    （ｂ）前記基板および前記複数の遮光層を覆うように、光透過性を有する導電膜を形成する工程と、
    （ｃ）前記導電膜上に、光透過性を有する絶縁膜を形成する工程と、
    （ｄ）前記絶縁膜上に半導体膜を形成する工程と、
    （ｅ）前記半導体膜のパターニングを行い、半導体素子の活性領域となる複数の島状半導体層を形成する工程であって、前記複数の島状半導体層の少なくとも２つを前記複数の島状の遮光層の上に形成する工程と
    を包含する半導体装置の製造方法。
18. 前記複数の島状半導体層は、薄膜ダイオードの活性領域となる複数の島状半導体層を含む請求項１６または１７に記載の半導体装置の製造方法。
19. 前記複数の島状半導体層は、薄膜トランジスタの活性領域となる複数の島状半導体層を含む請求項１６から１８に記載の半導体装置の製造方法。
20. 前記複数の島状半導体層は、薄膜ダイオードの活性領域となる複数の島状半導体層と、薄膜トランジスタの活性領域となる複数の島状半導体層とを含み、
    前記工程（ｅ）は、
    前記薄膜ダイオードの活性領域となる複数の島状半導体層を、前記複数の島状の遮光層の上に形成する工程と、
    前記薄膜トランジスタの活性領域となる複数の島状半導体層を、前記基板の表面のうち前記複数の島状の遮光層が形成されていない領域上に形成する工程と
    を含む請求項１６または１７に記載の半導体装置の製造方法。
21. 前記工程（ｅ）の後に、
    前記薄膜ダイオードの活性領域となる各島状半導体層のうち、後のｎ型領域となる領域にｎ型不純物元素をドーピングする工程（ｆ１）と、
    前記薄膜ダイオードの活性領域となる各島状半導体層のうち、後のｐ型領域となる領域にｐ型不純物元素をドーピングする工程（ｆ２）と
    を包含する請求項１８に記載の半導体装置の製造方法。
22. 前記工程（ｆ１）および（ｆ２）は、前記薄膜ダイオードの活性領域となる各島状半導体層のうち、ｎ型不純物元素をドーピングする領域とｐ型不純物元素をドーピングする領域との間に、ｎ型不純物元素およびｐ型不純物元素の双方がドーピングされない領域が残るように行なわれる、請求項２１に記載の半導体装置の製造方法。
23. 前記薄膜ダイオードの活性領域となる各島状半導体層における、前記ｎ型不純物元素をドーピングする領域とｐ型不純物元素をドーピングする領域との間に形成されるｎ型不純物元素及びｐ型不純物元素の双方がドーピングされない領域は、前記基板側から見て、対応する島状の遮光層によって遮光されるように配置されている請求項２２に記載の半導体装置の製造方法。
24. 前記複数の島状半導体層は、薄膜トランジスタの活性領域となる複数の島状半導体層をさらに含み、
    前記工程（ｅ）の後に、
    （ｇ１）前記薄膜トランジスタの活性領域となる半導体層の上にゲート絶縁膜を形成する工程と、
    （ｇ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、
    （ｇ３）前記薄膜トランジスタの半導体層のうち、後のソース領域及びドレイン領域となる領域にｎ型不純物元素をドーピングする工程と
    をさらに含み、
    前記工程（ｇ３）は、前記工程（ｆ１）と同時に行なわれる請求項２１から２３のいずれかに記載の半導体装置の製造方法。
25. 前記工程（ｅ）の後、
    （ｇ１）前記薄膜トランジスタの活性領域となる半導体層の上にゲート絶縁膜を形成する工程と、
    （ｇ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、
    （ｇ４）前記薄膜トランジスタの活性領域となる半導体層のうち、後のソース領域及びドレイン領域となる領域にｐ型不純物元素をドーピングする工程と
    をさらに含み、
    前記工程（ｇ４）は、前記工程（ｆ２）と同時に行なわれる請求項２１から２３のいずれかに記載の半導体装置の製造方法
26. 前記複数の島状半導体層は、ｎ型薄膜トランジスタの活性領域となる半導体層およびｐ型薄膜トランジスタの活性領域となる半導体層をさらに含み、
    前記工程（ｅ）の後、
    （ｇ１）前記ｎ型薄膜トランジスタおよびｐ型薄膜トランジスタの活性領域となる半導体層の上にゲート絶縁膜を形成する工程と、
    （ｇ２）前記ゲート絶縁膜上にゲート電極を形成する工程と、
    （ｇ５）前記ｎ型薄膜トランジスタの活性領域となる半導体層のうち、後のソース領域及びドレイン領域となる領域にｎ型不純物元素をドーピングする工程と、
    （ｇ６）前記ｐ型薄膜トランジスタの活性領域となる半導体層のうち、後のソース領域及びドレイン領域となる領域にｐ型不純物元素をドーピングする工程と
    を有し、
    前記工程（ｇ５）は前記工程（ｆ１）と同時に行なわれ、前記工程（ｇ６）は前記工程（ｆ２）と同時に行われる請求項２１から２３のいずれかに記載の半導体装置の製造方法。
27. 請求項１６から２６のいずれかに記載の製造方法によって製造された半導体装置。
28. 請求項１から１５および２７のいずれかに記載の半導体装置を備えた電子機器。
29. 請求項１から１５および２７のいずれかに記載の半導体装置を有する光センサー部を備える電子機器。
30. 請求項１から１５および２７のいずれかに記載の半導体装置を有する、表示部と光センサー部との双方を備える電子機器。
31. 前記複数の半導体素子は薄膜トランジスタおよび薄膜ダイオードを含み、前記表示部は前記薄膜トランジスタを含み、前記光センサー部は前記薄膜ダイオードを含む請求項３０に記載の電子機器。
32. 前記光センサー部は、前記表示部の輝度を調整するためのアンビニエントセンサーである請求項３０または３１に記載の電子機器。
33. 前記光センサー部は、前記表示部のタッチパネルセンサーである請求項３０または３１に記載の電子機器。
34. 複数の表示部を有する表示領域と、
    前記表示領域の周辺に位置する額縁領域と
    を備えた表示装置であって、
    複数の薄膜ダイオードを含む光センサー部をさらに備え、
    各表示部は電極および前記電極に接続された薄膜トランジスタを有し、
    前記薄膜トランジスタと、前記複数の薄膜ダイオードとは、透光性を有する同一の基板上に形成され、
    前記複数の薄膜ダイオードのそれぞれは、ｎ型領域、ｐ型領域、およびｎ型領域とｐ型領域との間に設けられた真性領域を含む半導体層を有しており、
    前記複数の薄膜ダイオードと前記基板との間に配置された導電性を有する複数の遮光層と、
    前記複数の薄膜ダイオードと前記基板との間に配置された光透過性を有する導電膜と
    をさらに備え、
    前記複数の遮光層は、前記基板側から見たとき、前記複数の薄膜ダイオードの半導体層のうち少なくとも前記真性領域を遮光するように配置され、かつ、前記導電膜に電気的に接続されている表示装置。
35. バックライトをさらに備える請求項３４に記載の表示装置。
36. 前記光センサー部を複数有しており、前記複数の光センサー部は、それぞれ、各表示部または２以上の表示部からなるセットに対応して前記表示領域に配置されている請求項３５に記載の表示装置。
37. 前記バックライトは、前記バックライトから出射する光の輝度を調整するバックライト制御回路を有しており、
    前記光センサー部は、前記額縁領域に配置され、外光の照度に基づく照度信号を生成して前記バックライト制御回路に出力する請求項３５に記載の表示装置。

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