JP2008236568A

JP2008236568A - パワー検出回路および振幅制限回路

Info

Publication number: JP2008236568A
Application number: JP2007075750A
Authority: JP
Inventors: Keiji Kishine; 桂路岸根; Kazuyoshi Nishimura; 和好西村; Jun Terada; 純寺田; Yusuke Otomo; 祐輔大友
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: NTT Inc
Priority date: 2007-03-23
Filing date: 2007-03-23
Publication date: 2008-10-02

Abstract

【課題】入力信号のオフセットレベルによらず、振幅に比例したパワーを検出する。
【解決手段】入力信号の振幅を予め決まった所定の範囲内の振幅に変換し、前記入力信号の振幅に比例した振幅の信号を出力するレベル安定化回路２０と、該レベル安定化回路２０の出力信号を基準値とを比較するパワー検知回路３０とを備える。レベル安定化回路２０は、容量結合により前記入力信号を取り込み振幅を予め決まった所定の範囲内の振幅に変換する入力レベル変換回路と、該入力レベル変換回路の出力信号を取り込みその平均値を検出する平均値検出回路と、前記入力レベル変換回路の出力信号と前記平均値検出回路の出力信号の差分を増幅する差動増幅回路とからなる。
【選択図】図１

Description

本発明は、入力信号のパワーを検出するパワー検出回路および該パワー検出回路で検出されたパワーに応じて利得が変化される振幅制限回路に関するものである。

図６に従来の振幅制限回路の構成を示す（例えば、特許文献１参照）。この振幅制限回路は、差動増幅回路５０とオフセット補償回路６０で構成されている。差動増幅回路５０は、正相入力信号ＶＩＰと逆相入力信号ＶＩＮを入力して増幅するＮＰＮトランジスタＱ１１，Ｑ１２と負荷抵抗Ｒ２１，Ｒ２２と電流源Ｉ１よりなる入力差動増幅段と、ＮＰＮトランジスタＱ１３，Ｑ１４と電流源Ｉ２，Ｉ３よりなるエミッタホロワ回路からなる。また、オフセット補償回路６０は、最大値検出用のレベル検出部６１，６２、その両レベル検出部６１，６２で検出された最大値の差分の電流を検出するＮＰＮトランジスタＱ１５，Ｑ１６および電流源Ｉ４からなる。レベル検出部６１は、図７に示すように、入力バッファ６１１と、ダイオードＤ１１と容量Ｃ１１からなりホールド電圧を入力バッファ６１１に帰還させる第１のホールド回路６１２と、ダイオードＤ１２と容量Ｃ１２からなる第２のホールド回路６１３とからなる。レベル検出部６２も同様な構成である。

この振幅制限回路では、正相入力信号ＶＩＰの最大値と逆相入力信号ＶＩＮの最大値の電圧差に応じた電流が、オフセット補償回路６０によって、差動増幅器５０の入力差動増幅段の１対の負荷抵抗Ｒ２１，Ｒ２２から引き抜かれる。これにより、入力信号の電位のオフセット値に応じて差動増幅器５０の出力信号ＶＯＰ，ＶＯＮの振幅に補正がかかり、所定の振幅の信号が出力される。
特開２００６−３１１２１０号公報

ところが、図７のレベル検出部６１では、オフセットを含んだ最大値がパワーとして出力されるために、入力信号振幅に依存した信号を検出できないという問題があった。

本発明の目的は、入力信号のオフセットレベルによらず、振幅に比例したパワーが検出できるようにしたパワー検出回路およびこれを利用した振幅制限回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のパワー検出回路は、入力信号の振幅を予め決まった所定の範囲内の振幅に変換し、前記入力信号の振幅に比例した振幅の信号を出力するレベル安定化回路と、該レベル安定化回路の出力信号を基準値とを比較するパワー検知回路とを備え、該パワー検知回路から前記入力信号の振幅を表すパワー信号を出力することを特徴とする。
請求項２にかかる発明は、請求項１に記載のパワー検出回路において、前記レベル安定化回路は、容量結合により前記入力信号を取り込み振幅を予め決まった所定の範囲内の振幅に変換する入力レベル変換回路と、該入力レベル変換回路の出力信号を取り込みその平均値を検出する平均値検出回路と、前記入力レベル変換回路の出力信号と前記平均値検出回路の出力信号の差分を増幅する第１の差動増幅回路とからなる、ことを特徴とする。
請求項３にかかる発明は、請求項１に記載のパワー検出回路において、前記パワー検知回路は、前記レベル安定化回路の出力信号を増幅するトランジスタと、該トランジスタの出力信号の最大値を保持するトップホールド回路と、該トップホールド回路の出力信号を前記基準値と比較する電圧比較器とからなる、ことを特徴とする。
請求項４にかかる発明の振幅制限回路は、前記入力信号の振幅を一定にする増幅回路を多段縦続接続した振幅制限回路において、前記多段の増幅回路の内の少なくとも１つの増幅回路が、請求項１、２又は３に記載のパワー検出回路から出力する前記パワー信号に基づき利得が制御される利得可変増幅回路である、ことを特徴とする。
請求項５にかかる発明は、請求項４に記載の振幅制限回路において、前記利得可変増幅回路は、入力信号を差動増幅する第２の差動増幅回路と、該第２の差動増幅回路の差動出力信号のレベルを変換するエミッタフォロワ回路とを備え、前記第２の差動増幅回路は、差動増幅用の１対のトランジスタのエミッタ抵抗又はソース抵抗として、別のトランジスタが接続され、該別のトランジスタが前記パワー信号によって制御されることにより利得が制御される、ことを特徴とする。

本発明のパワー検出回路によれば、入力信号のオフセットレベルによらず、入力信号振幅に依存したパワーが検出可能となり、オフセットキャンセル回路が不要となり、より構成が簡易となる。また、本発明の利得制限回路によれば、利得可変回路が容易な形で実現可能となる。

＜第１の実施例＞
図１(a)は本発明の第１の実施例のパワー検出回路１０の構成を示すブロック図である。本パワー検出回路１０は、入力信号Ｖ１の振幅を予め決まった範囲内の振幅に変換し、入力信号Ｖ１の振幅に比例した振幅の信号Ｖ４を出力するレベル安定化回路２０と、該レベル安定化回路２０の出力信号Ｖ４の振幅を基準電位とを比較し、その比較結果に基づき、入力信号の振幅の検知信号をパワー信号Ｖ６として出力するパワー検知回路３０とからなる。本パワー検出回路１０は、図１(b)に示すように入力信号Ｖ１の振幅が小さいときは、図１(c)に示すように得られるパワー信号Ｖ６のレベルが小さくなり、振幅が大きなときは大きくなる。

図２(a)にレベル安定化回路２０の構成を示す。このレベル安定化回路２０は、入力レベル変換回路２１と、平均値検出回路２２と、差動増幅回路２３とからなる。入力レベル変換回路２１は、交流結合用の容量Ｃ１と電源電圧ＶＣＣ−ＶＥＥを分圧する抵抗Ｒ１，Ｒ２とで構成され、入力信号Ｖ１の直流成分をカットした信号振幅に抵抗Ｒ１，Ｒ２による分圧電圧を加算することで、入力信号Ｖ１のレベルをある範囲内のレベルの信号Ｖ２に変換する。平均値検出回路２２は、抵抗Ｒ３と容量Ｃ２による積分回路で構成され、レベル変換された信号Ｖ２の平均値Ｖ３を出力する。差動増幅回路２３は、入力レベル変換回路２１から出力する信号Ｖ２と平均値検出回路２２から出力する信号Ｖ３の差分を増幅する。この結果、差動増幅回路２３から出力する信号Ｖ４は、入力レベル変換回路２１の出力信号Ｖ２の振幅が変動した場合でも、信号Ｖ３は信号Ｖ２の中心となり、安定した信号Ｖ４を得ることができる。また、この信号Ｖ４は、入力信号Ｖ１に含まれるオフセットレベルの影響が除去された安定化された信号となる。図２(b)に信号Ｖ１，Ｖ２，Ｖ３のレベル関係を示した。

図３(a)にパワー検知回路３０の構成を示す。このパワー検知回路３０は、ベースにレベル安定化回路２０の出力信号Ｖ４が印加するＮＰＮトランジスタ３１と、そのトランジスタ３１のエミッタと電源ＶＥＥとの間に接続された抵抗Ｒ４と容量Ｃ３の並列回路からなるトップホールド回路３２と、そのトップホールド回路３２でホールドされている信号Ｖ５と基準信号Ｖｒとを比較する電圧比較器３３とからなる。このパワー検知回路３０では、トップホールド回路３２で入力信号Ｖ４の最大値がホールドされるので、この電圧比較器３３からは、より変動が小さくなり正確な入力信号Ｖ１のパワーを示すパワー信号Ｖ６が出力する。このパワー信号Ｖ６は、入力オフセットの影響が除去されている。図３(b)に信号Ｖ４，Ｖ５，Ｖ６，Ｖｒのレベル関係を示した。

＜第２の実施例＞
図４(a)は上記したパワー検出回路１０のパワー信号Ｖ６を制御信号として利用した振幅制限回路４０の構成を示すブロック図である。この振幅制限回路４０は、縦続接続された複数段の増幅回路からなり、その内の１又は２段以上は固定利得増幅回路４１からなり、別の１段又は２段以上は利得可変増幅回路４２からなる。そして、利得可変増幅回路４２の利得が、パワー信号Ｖ６によって制御され、図４(b)に示すように、入力信号Ｖ１が利得制御され振幅制限された出力信号ＶＯとして出力する。

図５は利得可変増幅回路４２の構成を示す回路図である。なお、いままでは入力信号を単相信号として説明したが、ここでは差動信号として説明する。この利得可変増幅回路４２は、差動増幅回路４２１とエミッタホロワ回路４２２とから構成されている。差動増幅回路４２１は、ベースに差動の入力信号ＶＩＰ，ＶＩＮが印加するＮＰＮトランジスタＱ１，Ｑ２、そのトランジスタＱ１，Ｑ２にエミッタ抵抗Ｒ１１，Ｒ１２を介して接続された電流源用のＮＰＮトランジスタＱ３，Ｑ４、トランジスタＱ１，Ｑ２の負荷抵抗Ｒ１３，Ｒ１４、トランジスタＱ３，Ｑ４のエミッタ抵抗Ｒ１５，Ｒ１６、抵抗Ｒ１１，Ｒ１２に並列接続されゲートに前記パワー信号Ｖ６が印加するＮＭＯＳトランジスタＮＭ１，ＭＮ２から構成されている。また、エミッタホロワ回路４２２は、ＮＰＮトランジスタＱ５，Ｑ６、電流源用のＮＰＮトランジスタＱ７，Ｑ８、およびそのトランジスタＱ７，Ｑ８のエミッタ抵抗Ｒ１７，Ｒ１８からなる。

この利得可変増幅器４２では、パワー信号Ｖ６がトランジスタＭＮ１，ＭＮ２のゲートに印加することによって、このトランジスタＭＮ１，ＭＮ２の内部抵抗が制御されるので、各トランジスタＱ１，Ｑ２の合成エミッタ抵抗の値が制御され、コレクタ電流が制御される。よって、この差動増幅回路４２１における利得が制御され、結局、入力差動信号ＶＩＰ，ＶＩＮの利得が制御される。すなわち、入力信号Ｖ１のパワー信号Ｖ６が大きい場合は、前記合成エミッタ抵抗の値が小さくなり、逆に、パワーが小さい場合は大きくなり、この結果、振幅がほぼ一定に制御された差動信号ＶＯＰ，ＶＯＮが出力する。

なお、この利得可変増幅器４２では、トランジスタＱ１〜Ｑ８はＮＭＯＳトランジスタに置き換えることができ、またトランジスタＭＮ１，ＭＮ２はＮＰＮトランジスタに置き換えることができる。さらに電源極性を反転させたときは、ＮＰＮトランジスタはＰＮＰトランジスタにＮＭＯＳトランジスタはＰＭＯＳトランジスタに置き換えればよい。

(a)は本発明の１つの実施例のパワー検出回路のブロック図、(b)は入力信号の波形図、(c)はパワー信号の特性図である。 (a)は図１のレベル安定化回路の回路図、(b)は各信号の波形図である。 (a)は図１のパワー検知回路の回路図、(b)は各信号の波形図である。 (a)は本発明の別の実施例の振幅制限回路のブロック図、(b)は各信号の波形図である。図４の利得可変増幅器の回路図である。従来の振幅制限回路の回路図である。図６のレベル検出部の回路図である。

符号の説明

１０：パワー検出回路
２０：レベル安定化回路、２１：入力レベル変換回路、２２：平均値検出回路、２３：差動増幅回路
３０：パワー検知回路、３１：ＮＰＮトランジスタ、３２：トップホールド回路、３３：電圧比較器
４０：振幅制限回路、４１：利得固定増幅回路、４２：利得可変増幅回路

Claims

入力信号の振幅を予め決まった所定の範囲内の振幅に変換し、前記入力信号の振幅に比例した振幅の信号を出力するレベル安定化回路と、該レベル安定化回路の出力信号を基準値とを比較するパワー検知回路とを備え、該パワー検知回路から前記入力信号の振幅を表すパワー信号を出力することを特徴とするパワー検出回路。
請求項１に記載のパワー検出回路において、
前記レベル安定化回路は、容量結合により前記入力信号を取り込み振幅を予め決まった所定の範囲内の振幅に変換する入力レベル変換回路と、該入力レベル変換回路の出力信号を取り込みその平均値を検出する平均値検出回路と、前記入力レベル変換回路の出力信号と前記平均値検出回路の出力信号の差分を増幅する第１の差動増幅回路とからなる、ことを特徴とするパワー検出回路。
請求項１に記載のパワー検出回路において、
前記パワー検知回路は、前記レベル安定化回路の出力信号を増幅するトランジスタと、該トランジスタの出力信号の最大値を保持するトップホールド回路と、該トップホールド回路の出力信号を前記基準値と比較する電圧比較器とからなる、ことを特徴とするパワー検出回路。
前記入力信号の振幅を一定にする増幅回路を多段縦続接続した振幅制限回路において、
前記多段の増幅回路の内の少なくとも１つの増幅回路が、請求項１、２又は３に記載のパワー検出回路から出力する前記パワー信号に基づき利得が制御される利得可変増幅回路である、ことを特徴とする振幅制限回路。
請求項４に記載の振幅制限回路において、
前記利得可変増幅回路は、入力信号を差動増幅する第２の差動増幅回路と、該第２の差動増幅回路の差動出力信号のレベルを変換するエミッタフォロワ回路とを備え、
前記第２の差動増幅回路は、差動増幅用の１対のトランジスタのエミッタ抵抗又はソース抵抗として別のトランジスタが接続され、該別のトランジスタの内部抵抗が前記パワー信号によって制御される、ことを特徴とする振幅制限回路。