JP2008233304A

JP2008233304A - 画像データ処理装置

Info

Publication number: JP2008233304A
Application number: JP2007070095A
Authority: JP
Inventors: Yoshinori Asamura; 吉範浅村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2007-03-19
Filing date: 2007-03-19
Publication date: 2008-10-02
Also published as: CN101271679A; US8878993B2; US20080231749A1; CN101271679B

Abstract

【課題】各画像処理用プロセッサから出力される出力クロック間の同期をクロック単位でとることにより、画像表示部において正常に画像を表示することができる。
【解決手段】本発明に係る画像データ処理装置は、基準クロックを出力する基準クロック出力回路２１と、複数の画像処理用プロセッサ１〜４と、各画像処理用プロセッサ１〜４ごとに設けられ、対応する画像処理用プロセッサ１〜４から出力される出力クロックを基準クロックに同期させる複数の外部ＰＬＬ回路１１〜１４とを備える。
【選択図】図１

Description

本発明は、複数の画像形成装置から出力される画像データを画像処理する画像データ処理装置に関するものである。

従来の画像データ処理装置では、特許文献１に記載されているように、複数の画像形成装置から出力される画像データをフレームメモリそれぞれに取り込む。そして、各フレームメモリに取り込まれた各画像データを画像処理することにより、画像表示部の１画面上に同時に表示可能な画像データを生成していた。

特開２００５−９１５０９号公報

しかしながら、画像データをそれぞれ画像処理する複数の画像処理用プロセッサは、それぞれの内部に設けられた内部ＰＬＬ回路で出力クロックを作っており、その出力クロックに基づいて画像処理を行う。そのため、各画像処理用プロセッサから出力される出力クロック間の同期がとれておらず、画像表示部において正常に画像を表示することができないという問題点があった。

本発明は、上記のような問題点を解決するためになされたものであり、各画像処理用プロセッサから出力される出力クロック間の同期をクロック単位でとることにより、画像表示部において正常に画像を表示することを目的とする。

本発明に係る請求項１に係る画像データ処理装置は、基準クロックを出力する基準クロック出力回路と、複数の画像処理用プロセッサと、各前記画像処理用プロセッサごとに設けられ、対応する前記画像処理用プロセッサから出力される出力クロックを前記基準クロックに同期させる複数の同期手段とを備える。

本発明の画像データ処理装置によれば、各画像処理用プロセッサから出力される出力クロック間の同期をクロック単位でとることができるため、画像表示部において正常に画像を表示することができる。

＜実施の形態１＞
図１は、本実施の形態に係る画像データ処理装置の構成を示すブロック図である。図に示すように、本実施の形態に係る画像データ処理装置６０は、画像処理用プロセッサ１〜４と、外部ＰＬＬ回路１１〜１４と、制御回路２０と、基準クロック出力回路２１と、画像入力回路３１〜３４とを備える。

まず、図２を用いて、画像データ処理装置６０の動作の一例について説明する。この図２は、図１の一部を抽出したものである。画像データ処理装置６０には、図２に示すように、画像形成装置５１から出力される画像データ、例えば、文字「Ａ」が入力される。画像データ処理装置６０は、画像入力回路３１において画像データを受ける。そして、画像データ処理装置６０は、画像処理用プロセッサ１において、制御回路２０からの制御に応じて、上記画像データを画像処理することにより、画像表示部４０の一部に表示可能な画像データを生成する。

そして、画像表示部４０は、画像データ処理装置６０で生成した画像データに基づいて画像を表示する。ここでは一例として、画像表示部４０において、４分割した表示エリアの左上部分に、画像処理用プロセッサ１から出力される画像データの画像を表示する例を示している。

画像データ処理装置６０は、図１に示される画像形成装置５２〜５４からの画像データについても、同様に画像処理用プロセッサ２〜４において画像処理を行うことにより、画像表示部４０の残りの表示エリアに表示可能な画像データを生成する。こうして、画像データ処理装置６０は、画像形成装置５１〜５４から出力される複数の画像データを画像処理して、画像表示部４０の一画面上に同時に表示可能な画像データを生成する。

次に、本実施の形態に係る画像データ処理装置の構成について説明する。図１に示す基準クロック出力回路２１は、外部ＰＬＬ回路１１〜１４それぞれに基準クロックを出力する。

画像入力回路３１〜３４には、画像形成装置５１〜５４それぞれから出力される画像データが入力される。この画像入力回路３１〜３４は、例えば、ＡＤ変換回路またはデジタルインターフェイス回路であり、デジタル化した画像データを画像処理用プロセッサ１〜４に出力する。

図３は、画像処理用プロセッサ１〜４のうち画像処理用プロセッサ１の構成を示すブロック図である。画像処理用プロセッサ１は、入力制御回路１００と、画像処理回路１０１と、フレームメモリ１０２と、出力制御回路１０３と、制御インターフェイス回路（以下制御Ｉ／Ｆ回路）１０４と、内部ＰＬＬ回路１０５とを備える。なお、以下、画像処理用プロセッサ１の構成について示すが、他の画像処理用プロセッサ２〜４の構成も同様である。

入力制御回路１００には、画像入力回路３１〜３４から出力される画像データが入力される。そして、入力制御回路１００は、入力された画像データの有効領域を切り出して、画像処理回路１０１に出力する。

画像処理回路１０１は、制御Ｉ／Ｆ回路１０４を介して、画像処理用プロセッサ１外部に設けられた制御回路２０から出力される制御信号により制御される。画像処理回路１０１は、フレームメモリ１０２を使用して、入力制御回路１００から出力される画像データを画像処理、例えば、解像度変換、および、拡大縮小変換、および、フレームレート変換する。

内部ＰＬＬ回路１０５には、後述する外部ＰＬＬ回路１１から出力されるリファレンスクロックが入力される。内部ＰＬＬ回路１０５は、そのリファレンスクロックに基づいて、出力クロックとフィードバッククロックを生成する。そして、内部ＰＬＬ回路１０５は、出力クロックを画像処理回路１０１および出力制御回路１０３に出力し、フィードバック用クロックを外部ＰＬＬ回路１０５に出力する。

図４は、内部ＰＬＬ回路１０５の構成のうち、クロックの周波数を変換する構成のみ抽出したブロック図である。図に示されるように、内部ＰＬＬ回路１０５は、Ｌ分周回路２００と、Ｍ逓倍回路２０１と、２分周回路２０２と、Ｍ／２Ｌ分周回路２０３とを備える。

Ｌ分周回路２００は、外部ＰＬＬ回路１１から出力されるリファレンスクロックの周波数を１／Ｌ倍する。Ｍ逓倍回路２０１は、Ｌ分周回路２００で分周したクロックの周波数をＭ倍する。２分周回路２０２は、Ｍ逓倍回路２０１で逓倍したクロックの周波数を１／２倍し、変換後のクロックを出力クロックとして画像処理回路１０１および出力制御回路１０３に出力する。

Ｍ／２Ｌ分周回路２０３は、２分周回路２０２で分周したクロックの周波数を２Ｌ／Ｍ倍し、変換後のクロックをフィードバック用クロックとして外部ＰＬＬ回路１１に出力する。なお、Ｍ／Ｌは２以上の偶数であり、Ｍ／２Ｌは整数であるものとする。

この内部ＰＬＬ回路１０５の動作について、例えば、Ｍ／Ｌ＝４（Ｍ＝１６、Ｌ＝４）の場合について説明する。内部ＰＬＬ回路１０５は、図４に示したＬ分周回路２００、Ｍ逓倍回路２０１、２分周回路２０２を用いて、リファレンスクロックの２倍（＝１／４×１６×１／２）の周波数を有する出力クロックを、画像処理回路１０１および出力制御回路１０３に出力する。

こうして、画像処理用プロセッサ１は、内部ＰＬＬ回路１０５により、出力クロックの周波数を、外部ＰＬＬ回路１１から出力されるリファレンスクロックの周波数のｎ倍（ｎ＝Ｍ／２Ｌ、ｎは整数）に変換する。なお、リファレンスクロックの周波数は、図１の基準クロック出力回路２１から出力される基準クロックと同じ周波数を有する。そのため、画像処理用プロセッサ１は、出力クロックを、基準クロックの周波数のｎ倍で発振させる。上に示したように、Ｍ＝１６、Ｌ＝４の場合は、ｎ＝２となる。

仮に、図２の４分割した表示エリアに対する入力信号フォーマットが、有効画像エリアを１９２０画素×１０８０ライン、画像のドットクロックを１４５ＭＨｚ、水平周波数を６５ＫＨｚ、垂直周波数を６０Ｈｚとする場合、画像処理用プロセッサ１は、１４５ＭＨｚの出力クロックを生成する必要がある。

この場合には、リファレンスクロックの周波数が７２．５ＭＨｚであれば、画像処理用プロセッサ１は、内部ＰＬＬ回路１０５によって、リファレンスクロックの周波数を２倍した１４５ＭＨｚの出力クロックを生成することができる。

図３に示した画像処理回路１０１は、内部ＰＬＬ回路１０５が発振する出力クロックに同期して画像データを画像処理し、画像処理後の画像データを出力制御回路１０３に出力する。出力制御回路１０３は、出力クロックと共に、画像処理回路１０１からの画像データを、所定のタイミングで画像表示部４０に出力する制御を行う。

一方、内部ＰＬＬ回路１０５は、図４に示したＬ分周回路２００、Ｍ逓倍回路２０１、２分周回路２０２、Ｍ／２Ｌ分周回路２０３を用いて、リファレンスクロックと同じ周波数（＝１／Ｌ×Ｍ×１／２×（２Ｌ／Ｍ））を有するフィードバック用クロックを、外部ＰＬＬ回路１１に出力する。

このため、リファレンスクロックの周波数が７２．５ＭＨｚとした上述の例の場合には、画像処理用プロセッサ１は、内部ＰＬＬ回路１０５によって、リファレンスクロックの周波数と同じ７２．５ＭＨｚのフィードバック用クロックを生成する。

図５は、出力制御回路１０３から出力される出力クロックと、内部ＰＬＬ回路１０５から出力されるフィードバック用クロックとのタイミングチャートを示したものである。図に示すように、フィードバック用クロックは、出力クロックを１／２分周したクロックであり、出力クロックの立ち上がりに同期して、フィードバック用クロックは、立ち上がるか、または、立ち下がる。このように、画像処理用プロセッサ１は、出力クロックと、フィードバック用クロックとを同期させて、これらのクロックを出力する。

以上のように、図１および図３に示した画像処理用プロセッサ１は、画像入力回路３１から出力される画像データを画像処理、例えば、解像度変換、および、拡大縮小変換して出力画像データを生成する。そして、画像処理用プロセッサ１は、出力クロックと共に画像データを画像表示部４０に出力するとともに、フィードバック用クロックを外部ＰＬＬ回路１１に出力する。

図１に示す外部ＰＬＬ回路１１〜１４には、対応する画像処理用プロセッサ１〜４から出力されるフィードバック用クロックと、基準クロック出力回路２１から出力される基準クロックとが入力される。

複数の同期手段である外部ＰＬＬ回路１１〜１４は、各画像処理用プロセッサ１〜４ごとに設けられ、対応する画像処理用プロセッサ１〜４から出力される出力クロックを基準クロックに同期させる。その動作を以下に示す。

外部ＰＬＬ回路１１〜１４は、本実施の形態では、対応する画像処理用プロセッサ１〜４から出力されるフィードバック用クロックの位相と、基準クロックの位相との比較に応じて制御されるリファレンスクロックを画像処理用プロセッサ１〜４に出力する。これにより、外部ＰＬＬ回路１１〜１４は、対応する画像処理用プロセッサ１〜４から出力されるフィードバック用クロックの位相を、基準クロックの位相に同期させる。

一方、図５に示したように、画像処理用プロセッサ１〜４は、出力クロックとフィードバック用クロックとを同期させて、これらのクロックを出力する。このような動作により、外部ＰＬＬ回路１１〜１４は、対応する画像処理用プロセッサ１〜４から出力される出力クロックを基準クロックに同期させることになる。

なお、このリファレンスクロックは、基準クロックと同一周波数である。上述したように、リファレンスクロックとフィードバック用クロックは同一周波数である。そのため、基準クロック、リファレンスクロック、フィードバック用クロックは全て同一周波数である。

従来のデータ処理装置によれば、各画像処理用プロセッサ１〜４に同一位相のリファレンスクロックを入力しても、内部ＰＬＬ回路１０５が備えるＭ逓倍回路２０１を外部から制御することができなかった。そのため、Ｍ逓倍回路２０１において、クロックの位相はＭ種類存在することになり、各画像処理用プロセッサ１〜４から出力される出力クロックの同期がとれていなかった。

しかし、以上のような本実施の形態に係る画像データ処理装置によれば、画像処理用プロセッサ１〜４から出力される出力クロックそれぞれを、１つの基準クロックに同期させる。このようにすることにより、各画像処理用プロセッサ１〜４から出力される出力クロック間の同期をクロック単位でとることができるため、画像表示部４０において正常に画像を表示することができる。

なお、本実施の形態では、４つの画像形成装置５１〜５４に対応させて４つの画像処理用プロセッサ１〜４を設けた場合について説明した。しかし、これに限ったものではなく、任意の複数の画像形成装置に対応させて任意の複数の画像処理用プロセッサを設けた場合であっても、同様の効果を得ることができる。

また、画像処理用プロセッサ１内の内部ＰＬＬ回路１０５において、Ｍ／Ｌ＝４として、出力クロックがリファレンスクロックの２倍の周波数となる場合について説明した。しかし、これに限ったものではなく、Ｍ／Ｌは２以上の偶数でさえあれば他の値であってもよい。

また、画像処理用プロセッサ１内の内部ＰＬＬ回路１０５の代わりに、クロックの周波数を変換する機能のみを有する専用回路を用いても、上述と同様の効果を得ることができる。

＜実施の形態２＞
実施の形態１では、外部ＰＬＬ回路１１〜１４は、基準クロック出力回路２１から出力される基準クロックと、基準クロックと同一周波数のフィードバック用クロックとを位相比較した。つまり、画像処理用プロセッサ１〜４は、基準クロックと同一周波数のフィードバック用クロックを出力することを前提としていた。

本実施の形態では、画像処理用プロセッサ１〜４が、基準クロックと同一周波数のフィードバック用クロックを出力できない場合であっても、各画像処理用プロセッサ１〜４から出力される出力クロック間の同期をクロック単位でとることを目的とする。なお、以下、新たに説明しない構成については、実施の形態１と同様であるものとし、同一符号を付すものとする。

図６は、本実施の形態に係る画像データ処理装置の構成を示すブロック図である。図に示すように、複数の分周回路であるｎ分周回路７１〜７４は、各画像処理用プロセッサ１〜４ごとに設けられている。

図７は、本実施の形態に係る画像データ処理装置の内部ＰＬＬ回路１０５の構成を示すブロック図である。本実施の形態に係る内部ＰＬＬ回路１０５は、実施の形態１の内部ＰＬＬ回路１０５と同様、出力クロックを、基準クロックの周波数のＭ／２Ｌ倍で発振させて出力する。

実施の形態１の内部ＰＬＬ回路１０５と異なる点は、本実施の形態の内部ＰＬＬ回路１０５は、Ｍ／２Ｌ分周回路２０３を備えておらず、フィードバック用クロックをも、基準クロックの周波数のｎ（＝Ｍ／２Ｌ）倍で発振させる点である。

図６に示されたｎ分周回路７１〜７４は、画像処理用プロセッサ１〜４から出力される出力クロックであるフィードバック用クロックを１／ｎ倍する。そして、ＰＬＬ回路である外部ＰＬＬ回路１１〜１４は、対応するｎ分周回路７１〜７４からの出力を基準クロックに同期させる。

以上のように構成される本実施の形態に係る画像データ処理装置は、Ｍ／２Ｌ分周回路２０３を画像処理用プロセッサ１〜４の内部に設ける代わりに、外部にｎ（＝Ｍ／２Ｌ）分周回路７１〜７４を設けられている。そのため、画像処理用プロセッサ１〜４が、基準クロックと同一周波数のフィードバック用クロックを出力できない場合であっても、各画像処理用プロセッサ１〜４から出力される出力クロック間の同期をクロック単位でとることができる。

なお、本実施の形態では、画像処理用プロセッサ１〜４は、出力クロックとフィードバック用クロックとを出力した。しかし、これに限ったものではなく、画像処理用プロセッサ１〜４は出力クロックのみ出力する場合であってもよく、この場合には、出力クロックを分配してｎ分周回路に入力するようにすればよい。

実施の形態１に係る画像データ処理装置のブロック図である。実施の形態１に係る画像データ処理装置の動作を示す図である。実施の形態１に係る画像データ処理装置のブロック図である。実施の形態１に係る画像データ処理装置のブロック図である。実施の形態１に係る画像データ処理装置の動作を示すタイミングチャートである。実施の形態２に係る画像データ処理装置のブロック図である。実施の形態２に係る画像データ処理装置のブロック図である。

符号の説明

１〜４画像処理用プロセッサ、１１〜１４外部ＰＬＬ回路、２０制御回路、２１基準クロック出力回路、３１〜３４画像入力回路、４０画像表示部、５１〜５４画像形成装置、６０画像データ処理装置、７１〜７４ｎ分周回路、１００入力制御回路、１０１画像処理回路、１０２フレームメモリ、１０３出力制御回路、１０４制御Ｉ／Ｆ回路、１０５内部ＰＬＬ回路、２００Ｌ分周回路、２０１Ｍ逓倍回路、２０２２分周回路、２０３Ｍ／２Ｌ分周回路。

Claims

基準クロックを出力する基準クロック出力回路と、
複数の画像処理用プロセッサと、
各前記画像処理用プロセッサごとに設けられ、対応する前記画像処理用プロセッサから出力される出力クロックを前記基準クロックに同期させる複数の同期手段とを備える、
画像データ処理装置。
各前記画像処理用プロセッサごとに設けられ、対応する前記画像処理用プロセッサから出力される出力クロックを１／ｎ倍（ｎは整数）する複数の分周回路をさらに備え、
前記画像処理用プロセッサは、
前記出力クロックを、前記基準クロックの周波数のｎ倍で発振させ、
前記同期手段は、
対応する前記分周回路からの出力を前記基準クロックに同期させるＰＬＬ回路を含む、
請求項１に記載の画像データ処理装置。