JP2008227921A

JP2008227921A - Method and apparatus for powering on and off FETs used in amplifiers

Info

Publication number: JP2008227921A
Application number: JP2007063337A
Authority: JP
Inventors: Yasuhiro Shibuya; 康弘渋谷; Shigeru Okawa; 滋大川; Takumi Takayashiki; 巧高屋敷; Koji Hirai; 浩二平井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2007-03-13
Filing date: 2007-03-13
Publication date: 2008-09-25
Anticipated expiration: 2027-03-13
Also published as: JP4685820B2

Abstract

【課題】本発明は増幅器に使用されるＦＥＴへの電源投入及び切断方法及び装置に関し、増幅器電源電圧投入及び切断を確実に行なうことができる電源投入及び切断方法及び装置を提供することを目的としている。
【解決手段】一次負電圧を二次正電圧に変換し、その出力が前記ＦＥＴ６のドレインに接続される第１のコンバータ１と、同じく一次負電圧を二次正電圧に変換する第２のコンバータ２と、前記第１のコンバータ１の出力を受けて二次負電圧に変換する第３のコンバータ１０と、前記第２のコンバータ２の出力を受けて二次負電圧に変換する第４のコンバータ３と、前記第３のコンバータ出力と第４のコンバータ出力とを結合して前記ＦＥＴのゲートに印加するダイオード回路と、該ダイオード回路のより負方向の出力を受けて、前記第１のコンバータ１にオン／オフ信号を与えるシーケンス回路と、を有して構成される。
【選択図】図１The present invention relates to a method and apparatus for powering on and off an FET used in an amplifier, and an object thereof is to provide a method and apparatus for powering on and off that can reliably perform power on and off of an amplifier power supply voltage. Yes.
A first converter 1 that converts a primary negative voltage into a secondary positive voltage and whose output is connected to the drain of the FET 6, and a second converter that also converts the primary negative voltage into a secondary positive voltage. 2, a third converter 10 that receives the output of the first converter 1 and converts it into a secondary negative voltage, and a fourth converter that receives the output of the second converter 2 and converts it into a secondary negative voltage 3, a diode circuit for combining the third converter output and the fourth converter output to be applied to the gate of the FET, and receiving a more negative output from the diode circuit, the first converter 1 And a sequence circuit for supplying an on / off signal to the circuit.
[Selection] Figure 1

Description

本発明は増幅器に使用されるＦＥＴへの電源投入及び切断方法及び装置に関し、更に詳しくは無線通信での送信部に使用される増幅器、特に最終出力部デバイスとしてＬＤＭＯＳやＧａＮのような５０Ｖ程度の高圧のドレイン電圧の供給が必要であるＦＥＴを使用した増幅器の電源供給方法に関するものである。 The present invention relates to a method and an apparatus for powering on and off an FET used in an amplifier, and more specifically, an amplifier used in a transmission unit in wireless communication, particularly a final output unit device of about 50 V such as LDMOS and GaN. The present invention relates to a method for supplying power to an amplifier using an FET that needs to be supplied with a high drain voltage.

昨今のマイクロ波を使用した無線通信では、送信高出力増幅器の高効率化を図るため、ＬＤＭＯＳやＧａＮといった、２０Ｖ〜５０Ｖといった高圧のドレイン電圧の供給が必要となるＦＥＴを使用するケースが増えており、本発明はそのような高圧ドレイン電圧ＦＥＴの正常な電源投入・電源切断を実現するものである。 In recent wireless communication using microwaves, in order to increase the efficiency of transmission high-power amplifiers, there are increasing cases of using FETs such as LDMOS and GaN that require supply of a high drain voltage of 20 V to 50 V. The present invention realizes normal power-on / power-off of such a high-voltage drain voltage FET.

図５は従来回路の構成例を示す図である。１は一次側電圧−４８Ｖから＋４８Ｖを発生する−４８／＋４８コンバータである。この種のコンバータとしては、例えばいわゆるＤＣ／ＤＣコンバータが用いられる。２は一次側負電圧−４８Ｖから＋５Ｖを生成する−４８／＋５コンバータである。３は−４８／＋５コンバータ２の出力を受けて−５Ｖを発生する＋５／−５コンバータ、５は＋５／−５コンバータ３の−５Ｖ電圧の立ち上がりを受けて−４８／＋４８コンバータ１にオン／オフ（起動）信号を与えるシーケンス回路である。 FIG. 5 is a diagram showing a configuration example of a conventional circuit. Reference numeral 1 denotes a −48 / + 48 converter that generates + 48V from a primary side voltage −48V. As this type of converter, for example, a so-called DC / DC converter is used. Reference numeral 2 denotes a −48 / + 5 converter that generates + 5V from the primary negative voltage −48V. 3 is a + 5 / -5 converter that generates -5V in response to the output of the -48 / + 5 converter 2, and 5 is turned on / off to the -48 / + 48 converter 1 in response to the rising of the -5V voltage of the + 5 / -5 converter This is a sequence circuit that provides an off (startup) signal.

４は＋５／−５コンバータ３の出力を受けて、時間を遅らせる時定数回路である。６は−４８／＋４８の出力をそのドレイン（Ｄ）に、時定数回路４の出力をそのゲート（Ｇ）に受けるＦＥＴ（電界効果型トランジスタ）である。そして、ソース（Ｓ）から電圧が供給されるようになっている。この回路では、ＧａＡＳやＬＤＭＯＳ等のデバイスでは、ドレイン電圧自体が１０〜２５Ｖと低く、ＦＥＴのゲート、ドレインに異なった時定数回路を設け、ドレイン側の電位を速く遮断するようにしていた。 A time constant circuit 4 receives the output of the + 5 / -5 converter 3 and delays the time. Reference numeral 6 denotes an FET (field effect transistor) that receives the output of −48 / + 48 at its drain (D) and the output of the time constant circuit 4 at its gate (G). A voltage is supplied from the source (S). In this circuit, in devices such as GaAS and LDMOS, the drain voltage itself is as low as 10 to 25 V, and different time constant circuits are provided for the gate and drain of the FET so that the potential on the drain side is quickly cut off.

ドレイン側の電圧を速く遮断することで、ドレインとソース間が短絡状態になった場合でも出力（ソース側）に過大な電圧が出力されないようにしている。そして、ゲート（Ｇ）には、例えば−５Ｖが印加されてバイアスがかかり、この−５Ｖの印加を確認した後、シーケンス回路５によりオン／オフ信号（起動信号）をオンにする信号を発生し、＋４８Ｖを立ち上げ、ドレインに与える。＋４８Ｖを切断する場合には、時定数回路４によりドレイン電圧低下により電位の消失を遅らせ、ゲートに制御信号を与える。ドレイン側では、一次側負電圧−４８Ｖの切断によるコンバータ１の電位消失時間のまま低下する。図６は電位消失時間の説明図である。横軸は時間（ｔ）縦軸は出力電圧（Ｖ）である。出力がＶｏのままの状態で、時刻ｔ１で電源を断にすると、図に示すように指数関数的に電圧が低下していく。この特性ｆを電位消失時間という。 By quickly shutting off the drain side voltage, an excessive voltage is not output to the output (source side) even when the drain and source are short-circuited. For example, -5V is applied to the gate (G) and a bias is applied. After confirming the application of -5V, the sequence circuit 5 generates a signal for turning on / off signal (start-up signal). , + 48V is raised and applied to the drain. When cutting + 48V, the time constant circuit 4 delays the disappearance of the potential due to the drain voltage drop, and gives a control signal to the gate. On the drain side, the potential disappears in the converter 1 due to the disconnection of the primary negative voltage −48V. FIG. 6 is an explanatory diagram of the potential disappearance time. The horizontal axis is time (t), and the vertical axis is output voltage (V). If the power is turned off at time t1 while the output remains at Vo, the voltage decreases exponentially as shown in the figure. This characteristic f is referred to as potential disappearance time.

従来のこの種の装置としては、装置の電源投入もしくは電力増幅器の駆動指令に対してゲート電圧発生用の負電圧を発生し、比較器は基準電圧とゲート電圧とを比較し、ゲート電圧が所定の負電位に達したことを確認してスイッチ回路をオンとし、ドレイン電圧を印加するようにした技術が知られている（例えば特許文献１参照）。 In this type of conventional device, a negative voltage for generating a gate voltage is generated in response to a power-on of the device or a power amplifier drive command, and a comparator compares the reference voltage with the gate voltage, and the gate voltage is predetermined. A technique is known in which a negative voltage is confirmed and a switch circuit is turned on to apply a drain voltage (see, for example, Patent Document 1).

また、１次電源を監視する電源監視部と、電源監視部による１次電源の発生を検出して起動して、予め決められた間隔を置いた各遅延時間毎に発生する複数の起動信号を発生する起動遅延制御部と、起動遅延制御部からの各起動信号の入力に応じて１次電源から決められた電圧の２次電源を生成する複数のオンボード電源回路を備えた装置が知られている（例えば特許文献２参照）。
特開平９−２３８０３０号公報（段落００１５〜００２４、図１、図２）特開２００５−２７６０３４号公報（段落００２４〜００２６、図３） In addition, a power supply monitoring unit that monitors the primary power supply, and a plurality of start signals generated at each delay time that is activated by detecting the generation of the primary power supply by the power supply monitoring unit and having predetermined intervals. An apparatus having a startup delay control unit that generates and a plurality of on-board power supply circuits that generate a secondary power source having a voltage determined from the primary power source in response to input of each startup signal from the startup delay control unit is known. (For example, refer to Patent Document 2).
JP-A-9-238030 (paragraphs 0015 to 0024, FIGS. 1 and 2) Japanese Patent Laying-Open No. 2005-276034 (paragraphs 0024 to 0026, FIG. 3)

電源切断時は、残留電位の状況によって、ドレイン電位が存在するにも係わらず、ゲートが先に電位を失い、一瞬ではあるがＦＥＴのドレイン（Ｄ）とソース（Ｓ）間がショートモードになる可能性がある。現状では、バイアスにコンデンサを設けて切断時の電位を保証しているが、瞬間的な動作では保証しきれない場合がある。特にマイクロデバイスにＧａＮのような高圧のドレイン電圧が必要となる場合、ドレイン電圧低下までの時間経過が大きくなるのは必至であり、その発生確率もより大きくなる可能性がある。また、ＴＤＤ動作（同じ周波数を使用して送信と受信を時分割で切り替える動作）を有する送信器へ適用した場合の増幅器は、送信出力の有無により、ドレイン電流の状況が変わるため、コンデンサ等による時定数での電源切断対策が機能するか、うまく適用できるかといった問題が残ってしまう。 When the power is turned off, the gate loses the potential first even though the drain potential exists depending on the residual potential, and the drain (D) and source (S) of the FET are short-circuited for a moment. there is a possibility. At present, a capacitor is provided in the bias to guarantee the potential at the time of disconnection, but there are cases where it cannot be guaranteed by instantaneous operation. In particular, when a high-voltage drain voltage such as GaN is required for the microdevice, it is inevitable that the time elapsed until the drain voltage is lowered, and the probability of the occurrence may be further increased. In addition, an amplifier when applied to a transmitter having a TDD operation (operation for switching transmission and reception in a time division manner using the same frequency) changes the drain current depending on the presence or absence of the transmission output. The problem remains whether countermeasures for power-off with time constants function or can be applied successfully.

本発明はこのような課題に鑑みてなされたものであって、増幅器電源電圧投入及び切断を確実に行なうことができる増幅器に使用されるＦＥＴへの電源投入及び切断方法及び装置を提供することを目的としている。 The present invention has been made in view of such problems, and it is intended to provide a method and apparatus for powering on and off an FET used in an amplifier that can reliably perform power on and off of the amplifier power supply voltage. It is aimed.

本発明は以下の構成をとることにより、課題を解決している。
（ａ）送信出力の該当デバイス（ＧａＮ）使用の最終出力部ＦＥＴのゲート用バイアスの生成に、一次電源を一度二次正電圧に変換した後、二次負電圧を生成する回路と、ドレイン用二次電圧から二次負電圧を生成する回路の２系統の生成回路を設ける。 The present invention solves the problem by adopting the following configuration.
(A) A circuit for generating a secondary negative voltage after converting a primary power source to a secondary positive voltage once to generate a gate bias for a final output FET using the corresponding device (GaN) of transmission output, and for drain Two generation circuits for generating a secondary negative voltage from the secondary voltage are provided.

（ｂ）ドレイン用二次電圧の立ち下げに負電圧の立ち上がりを確認しオン／オフ信号（起動信号）を供給すると共に、ドレイン用二次電圧の立ち下げに、一次電圧変動を監視し、一次電圧の切断が確認された後、直ちにドレイン用二次電圧の切断信号を供給する。 (B) The rising of the negative voltage is confirmed when the secondary voltage for the drain is lowered and an on / off signal (start-up signal) is supplied, and the primary voltage fluctuation is monitored when the secondary voltage for the drain is lowered. Immediately after the voltage disconnection is confirmed, a drain secondary voltage disconnection signal is supplied.

（ｃ）（ｂ）でのオン／オフ信号（起動信号）／切断信号をドレイン側に設けられたスイッチに接続し、ドレインへの電圧供給の起動／切断を一次電圧／二次電圧変換のオン／オフと切り離す。 (C) The on / off signal (start signal) / disconnect signal in (b) is connected to a switch provided on the drain side, and the start / disconnect of voltage supply to the drain is turned on for the primary voltage / secondary voltage conversion. / Disconnect from off.

（１）請求項１記載の発明は、増幅器に使用されるＦＥＴへの電源投入及び切断方法において、前記電源投入方法は、ＦＥＴのゲート用バイアス生成のための、一次負電圧を二次正電圧に変換した後二次負電圧を生成するステップと、一次負電圧をドレイン用二次正電圧に変換し、該変換された二次正電圧から二次負電圧を生成するステップの２系統の電圧生成ステップとを含む第１のステップと、それぞれ生成された前記２系統の二次負電圧を結合してＦＥＴのゲートに印加する第２のステップと、ドレイン用二次正電圧を立ち上げる時、前記結合された負電圧の立ち上がりを検出後起動する第３のステップとを含み、前記電源切断方法は、前記二次負電圧がＦＥＴのゲート電位を維持するステップを含む、ことを特徴とする。 (1) The invention according to claim 1 is a method for turning on and off power to an FET used in an amplifier, wherein the power on method uses a secondary negative voltage as a primary negative voltage for generating a bias for the gate of the FET. A voltage of two systems, a step of generating a secondary negative voltage after conversion into a voltage, and a step of converting the primary negative voltage into a secondary positive voltage for drain and generating a secondary negative voltage from the converted secondary positive voltage A first step including a generating step, a second step of combining the two generated secondary negative voltages generated respectively and applying the second negative voltage to the gate of the FET, and raising a secondary positive voltage for drain, A third step of activating after detecting the rising of the combined negative voltage, and the power-off method includes a step of maintaining the gate potential of the FET with the secondary negative voltage.

（２）請求項２記載の発明は、増幅器に使用されるＦＥＴへの電源投入及び切断装置において、一次負電圧を二次正電圧に変換し、その出力が前記ＦＥＴのドレインに接続される第１のコンバータと、同じく一次負電圧を二次正電圧に変換する第２のコンバータと、前記第１のコンバータの出力を受けて二次負電圧に変換する第３のコンバータと、前記第２のコンバータの出力を受けて二次負電圧に変換する第４のコンバータと、前記第３のコンバータ出力と第４のコンバータ出力とを結合して前記ＦＥＴのゲートに印加するダイオード回路と、該ダイオード回路のより負方向の出力を受けて、前記第１のコンバータにオン／オフ信号を与えるシーケンス回路と、を有することを特徴とする。 (2) The invention according to claim 2 is a device for turning on and off the FET used in the amplifier, wherein the primary negative voltage is converted into a secondary positive voltage, and the output is connected to the drain of the FET. 1, a second converter that converts a primary negative voltage into a secondary positive voltage, a third converter that receives the output of the first converter and converts it into a secondary negative voltage, and the second converter A fourth converter that receives the output of the converter and converts it to a secondary negative voltage; a diode circuit that combines the third converter output and the fourth converter output to apply to the gate of the FET; and the diode circuit And a sequence circuit that receives an output in the more negative direction and supplies an on / off signal to the first converter.

（３）請求項３記載の発明は、増幅器に使用されるＦＥＴへの電源投入及び切断装置において、一次負電圧を二次正電圧に変換し、その出力が前記ＦＥＴのドレインに接続される第１のコンバータと、同じく一次負電圧を二次正電圧に変換する第２のコンバータと、前記第１のコンバータの出力を受けて二次正電圧に変換する第３のコンバータと、前記第２のコンバータ出力と第３のコンバータ出力とを結合するダイオード回路と、該ダイオード回路のより正方向の出力を受けて二次負電圧に変換して前記ＦＥＴのゲートに印加する第４のコンバータと、該第４のコンバータの出力を受けて、前記第１のコンバータにオン／オフ信号を与えるシーケンス回路と、を有することを特徴とする。 (3) A third aspect of the present invention is a device for turning on and off a FET used in an amplifier, wherein a primary negative voltage is converted into a secondary positive voltage, and an output thereof is connected to a drain of the FET. 1, a second converter that converts a primary negative voltage into a secondary positive voltage, a third converter that receives the output of the first converter and converts it into a secondary positive voltage, and the second converter A diode circuit that couples the converter output and the third converter output; a fourth converter that receives a positive output from the diode circuit, converts the output to a secondary negative voltage, and applies the second negative voltage to the gate of the FET; And a sequence circuit for receiving an output of the fourth converter and supplying an on / off signal to the first converter.

４．また、この発明において、増幅器に使用されるＦＥＴへの電源投入及び切断装置において、ＦＥＴのドレイン用二次正電圧の立ち上げ時に負電圧の立ち上がりを検出した後に起動を行なう起動回路と、ドレイン用二次正電圧の立ち下げ時に一次電圧変動を検出する電圧変動検出回路と、該電圧変動検出回路により一次負電圧の切断が検出された後、直ちにドレイン用二次正電圧を切断する切断回路と、を有することを特徴とする。 4). Further, in the present invention, in the power on / off device for the FET used in the amplifier, an activation circuit that activates after detecting the rise of the negative voltage at the rise of the secondary positive voltage for the drain of the FET, and for the drain A voltage fluctuation detection circuit for detecting a primary voltage fluctuation when the secondary positive voltage falls, and a cutting circuit for cutting the drain secondary positive voltage immediately after the voltage fluctuation detection circuit detects the disconnection of the primary negative voltage; It is characterized by having.

５．また、この発明において、前記した２系統のゲート用バイアス回路と前記一次電圧変動検出回路を用いたドレイン用二次電圧生成回路を組み合わせ、ドレイン二次正電圧をスイッチを介してＦＥＴのドレインに供給することを特徴とする。 5. Further, in the present invention, the above-described two systems of gate bias circuits and the drain secondary voltage generation circuit using the primary voltage fluctuation detection circuit are combined, and the drain secondary positive voltage is supplied to the FET drain via the switch. It is characterized by doing.

（ａ）電源切断時、一次側電圧−４８Ｖ側が先に落ちたとしても、＋４８Ｖ出力側に設けられた−５Ｖ生成系は、自己のＤＤコンバータの入力範囲までは、最低でも−５Ｖを維持する。 (A) Even when the primary voltage -48V side drops first when the power is turned off, the -5V generation system provided on the + 48V output side maintains at least -5V until the input range of its own DD converter. .

（ｂ）一次電圧変動により、電源切断を検出後、直ちに＋４８Ｖ電源へオフ信号を与えることで、ゲート電位が残留している間に、早急にドレイン供給を遮断することが可能となる。 (B) By supplying an off signal to the + 48V power supply immediately after detecting power-off due to primary voltage fluctuation, drain supply can be cut off quickly while the gate potential remains.

（１）請求項１記載の発明によれば、増幅器電源電圧投入及び切断を確実に行なうことができる。
（２）請求項２記載の発明によれば、増幅器電源電圧投入及び切断を確実に行なうことができる。 (1) According to the first aspect of the invention, the amplifier power supply voltage can be turned on and off reliably.
(2) According to the second aspect of the invention, the amplifier power supply voltage can be reliably turned on and off.

（３）請求項３記載の発明によれば、増幅器電源電圧投入及び切断を確実に行なうことができる。
４．また、この発明において、ドレイン用二次電圧の立ち上げに負電圧の立ち上がりを確認した後に起動を行なうと共に、ドレイン用二次電圧の立ち下げに一次電圧変動を検出し、一次電圧の切断が確認された後、直ちにドレイン用二次電圧を切断することにより、増幅器電源電圧投入及び切断を確実に行なうことができる。 (3) According to the invention described in claim 3, it is possible to reliably turn on and off the amplifier power supply voltage.
4). Also, in the present invention, the start-up is performed after confirming the rise of the negative voltage at the rise of the secondary voltage for the drain, and the change of the primary voltage is detected at the fall of the secondary voltage for the drain to confirm the disconnection of the primary voltage. Then, immediately after the drain secondary voltage is cut off, the amplifier power supply voltage can be turned on and off reliably.

５．また、この発明において、２系統のゲート用バイアス回路と前記一次電圧変動監視機能を用いたドレイン用二次電圧生成回路を組み合わせ、更にドレイン供給にスイッチを用いることにより、増幅器電源投入及び切断を確実に行なうことができる。 5. In addition, in the present invention, by combining a dual gate bias circuit and a drain secondary voltage generation circuit using the primary voltage fluctuation monitoring function, and further using a switch for drain supply, the amplifier power supply can be turned on and off reliably. Can be done.

以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明の第１の実施の形態を示す回路図である。図５と同一のものは、同一の符号を付して説明する。図において、１は一次側負電圧−４８Ｖ電圧を受けて＋４８Ｖに変換する−４８／＋４８コンバータ、２は同じく一次側−４８Ｖ電圧を受けて＋５Ｖに変換する−４８／＋５コンバータ、３は−４８／＋５コンバータ２の出力を受けて、＋５Ｖを−５Ｖに変換するコンバータ、１０は−４８／＋４８コンバータ１の出力を受けて＋４８Ｖを−５Ｖに変換する＋４８／−５コンバータである。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. FIG. 1 is a circuit diagram showing a first embodiment of the present invention. Components identical to those in FIG. 5 are described using the same reference numerals. In the figure, 1 is a −48 / + 48 converter that receives a negative primary side voltage −48V and converts it to + 48V, 2 is a −48 / + 5 converter that also receives a primary side −48V voltage and converts it to + 5V, and 3 is −48. A converter that receives +/- 5 converter 2 and converts + 5V to -5V and 10 is a + 48 / -5 converter that receives + 48 / + 48 converter 1 and converts + 48V to -5V.

以上、説明したように、コンバータ３と１０の２系統の−５Ｖ電圧の生成回路が設けられている。Ｄ１とＤ２はダイオードであり、生成された負電圧をダイオードで結合している。ここで、結合とは前記２系統の二次負電圧にそれぞれダイオードを接続してその論理和をとることをいう。なお、論理和がとれればいいので、必ずしもダイオードを用いた回路に限る必要はない。図に示す例では、アノードが共通に結合されている。５はダイオードＤ１とＤ２の共通アノード接続点の電位を受けて−４８Ｖ／＋４８コンバータのオン／オフを制御する信号を出力するシーケンス回路である。６はＦＥＴでその耐圧は２０Ｖ〜５０Ｖの高圧のドレイン電圧の供給が必要とされている。そのゲートには、ダイオードＤ１，Ｄ２の共通アノード電圧が印加されるようになっている。このように構成された回路の動作を説明すれば、以下の通りである。 As described above, converters 3 and 10 are provided with two systems of −5 V voltage generation circuits. D1 and D2 are diodes, and the generated negative voltage is coupled by the diodes. Here, the coupling means that a diode is connected to the secondary negative voltages of the two systems and the logical sum thereof is taken. Note that it is not necessarily limited to a circuit using a diode as long as a logical sum can be obtained. In the example shown in the figure, the anodes are coupled in common. A sequence circuit 5 receives a potential at the common anode connection point of the diodes D1 and D2 and outputs a signal for controlling on / off of the -48V / + 48 converter. An FET 6 is required to supply a high drain voltage with a breakdown voltage of 20V to 50V. A common anode voltage of the diodes D1 and D2 is applied to the gate. The operation of the circuit thus configured will be described as follows.

（投入手順）
１）ゲート
ＦＥＴのゲートには、一次側負電圧−４８Ｖをコンバータ２で一度＋５Ｖに変換した後、コンバータ３で−５Ｖを生成する回路と、ドレイン用一次側負電圧−４８Ｖをコンバータ１で＋４８Ｖに変換した後、コンバータ１０で−５Ｖに変換する回路の２系統の−５Ｖを生成する回路が設けられている。そして、ダイオードＤ１，Ｄ２の共通アノードがシーケンス回路５とＦＥＴのゲートに接続されている。そして、これらダイオード出力のうち、電位の低い方が優先的に出力される。そして、電源投入時には、一次側負電圧−４８Ｖを一度＋５Ｖに変換した後、−５Ｖを生成する回路（コンバータ３）から先に−５Ｖが供給される。この電圧がＦＥＴのゲートに印加され、ＦＥＴはバイアス状態になる。
２）ドレイン
一方、ドレインでは、コンバータ１により一次側負電圧−４８Ｖを＋４８部に変換し、電圧出力は−５Ｖの立ち上がりを確認した後にシーケンス回路５によりオン／オフ信号（起動信号）を発生し、＋４８Ｖを立ち上げる。この結果、コンバータ１の出力は＋４８Ｖに立ち上がり、ゲートに印加された制御信号によりＦＥＴはオンになり、ソースに＋電圧が出力される。 (Input procedure)
1) Gate At the gate of the FET, a primary negative voltage of −48V is once converted to + 5V by the converter 2 and then converted to + 5V by the converter 3, and the drain primary negative voltage of −48V is converted by the converter 1 to + 48V. A circuit that generates -5V of two systems of a circuit that converts to -5V by the converter 10 is provided. The common anode of the diodes D1 and D2 is connected to the sequence circuit 5 and the gate of the FET. Of these diode outputs, the one with the lower potential is output preferentially. When the power is turned on, the primary negative voltage -48V is once converted to + 5V, and then -5V is supplied first from the circuit (converter 3) that generates -5V. This voltage is applied to the gate of the FET and the FET becomes biased.
2) Drain On the other hand, at the drain, the primary negative voltage -48V is converted to +48 parts by the converter 1, and the voltage output confirms the rising of -5V, and then the sequence circuit 5 generates an on / off signal (start signal). , Raise + 48V. As a result, the output of the converter 1 rises to + 48V, the FET is turned on by the control signal applied to the gate, and a + voltage is output to the source.

（切断手順）
１）ゲート
ゲートには、切断時にはドレイン用＋４８Ｖから−５Ｖを生成するコンバータ１０から−５Ｖが印加され、ドレイン用の＋４８Ｖが−５Ｖ生成回路の下限入力電圧の範囲まで−５Ｖを出力し続ける。一方、ドレイン側では、コンバータ１の一次−４８Ｖ切断による−４８Ｖ／＋４８Ｖ変換の電位消失時間のまま低下する。 (Cutting procedure)
1) Gate At the time of disconnection, −5V is applied to the gate from the converter 10 that generates + 5V to −5V for drain, and + 48V for drain continues to output −5V to the range of the lower limit input voltage of the −5V generation circuit. On the other hand, on the drain side, the potential disappears with the potential disappearance time of −48V / + 48V conversion due to the primary −48V disconnection of the converter 1.

以上、説明したように、この実施の形態によれば、電源切断時、一次側負電圧−４８Ｖ側が先に落ちたとしても、＋４８Ｖ出力側に設けられた−５Ｖ生成系は、自己のコンバータの入力範囲までは最低でも−５Ｖを維持するので、ＦＥＴのドレインとソースが短絡することを防止することができる。従って、増幅器電源投入及び切断を確実に行なうことができる。 As described above, according to this embodiment, even when the primary negative voltage -48V side drops first when the power is turned off, the -5V generation system provided on the + 48V output side is Since at least −5V is maintained up to the input range, it is possible to prevent the drain and source of the FET from being short-circuited. Therefore, the amplifier power can be turned on and off reliably.

図２は本発明の第２の実施の形態を示す回路図である。図１と同一のものは、同一の符号を付して示す。図において、１は一次側負電圧−４８Ｖを＋４８Ｖに変換するコンバータ、２は同じく一次側負電圧−４８Ｖを＋５Ｖに変換するコンバータ、３は該コンバータ２の出力＋５Ｖを受けて−５Ｖを出力するコンバータ、５は該コンバータ３の出力を受けてコンバータ１のオン／オフ信号（起動信号）を出力するシーケンス回路である。１１はコンバータ１の＋４８Ｖ出力を受けて＋５Ｖを出力するコンバータである。 FIG. 2 is a circuit diagram showing a second embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. In the figure, 1 is a converter that converts a primary negative voltage -48V to + 48V, 2 is a converter that also converts a primary negative voltage -48V to + 5V, and 3 receives an output + 5V of the converter 2 and outputs -5V. A converter 5 is a sequence circuit that receives the output of the converter 3 and outputs an on / off signal (start signal) of the converter 1. Reference numeral 11 denotes a converter that receives the + 48V output of the converter 1 and outputs + 5V.

以上、説明したように、コンバータ２と１１の２系統の＋５Ｖ電圧の生成回路が設けられている。Ｄ１とＤ２はダイオードであり、生成された正電圧をダイオードで結合している。ここで、結合とは前記２系統の二次正電圧にそれぞれダイオードを接続してその論理和をとることをいう。なお、論理和がとれればいいので、必ずしもダイオードを用いた回路に限る必要はない。ダイオードＤ１とＤ２のカソードは共通接続され、コンバータ３に入っている。６は出力段を構成するＦＥＴである。該ＦＥＴのドレインにはコンバータ１の出力が接続され、ゲートにはコンバータ３の出力が接続され、ソースから出力電圧が取り出される。このように構成された回路の動作を説明すれば、以下の通りである。 As described above, two systems of + 5V voltage generation circuits of converters 2 and 11 are provided. D1 and D2 are diodes, and the generated positive voltage is coupled by the diodes. Here, the coupling means that a diode is connected to each of the two systems of secondary positive voltages and the logical sum is obtained. Note that it is not necessarily limited to a circuit using a diode as long as a logical sum can be obtained. The cathodes of the diodes D1 and D2 are connected in common and enter the converter 3. Reference numeral 6 denotes an FET constituting the output stage. The output of the converter 1 is connected to the drain of the FET, the output of the converter 3 is connected to the gate, and the output voltage is taken out from the source. The operation of the circuit thus configured will be described as follows.

（投入手順）
１）ゲート側
一次側負電圧−４８Ｖを一度＋５Ｖに変換する回路２と、ドレイン用＋４８Ｖから＋５Ｖを生成する回路１１の２系統を持っている。そして、それぞれの＋５Ｖ出力をダイオードＤ１、Ｄ２で結合し、どちらかの電位の高い方が優先的に出力される。結合された＋５Ｖは、コンバータ３に入力され、−５Ｖを生成する。電源投入時には、一次側負電圧−４８Ｖを一度＋５Ｖに変換した回路（コンバータ２）から先に−５Ｖが供給される。
２）ドレイン側
一次側負電圧−４８Ｖをコンバータ１で＋４８Ｖに変換するが、電圧出力は、−５Ｖの立ち上がりを確認した後に、シーケンス回路５によりオン／オフ信号（起動信号）を発生してコンバータ１に与え、＋４８Ｖを立ち上げる。 (Input procedure)
1) Gate side There are two systems: a circuit 2 that converts the primary negative voltage -48V to + 5V once, and a circuit 11 that generates + 5V from + 48V for the drain. Then, the respective +5 V outputs are coupled by the diodes D1 and D2, and the higher one of the potentials is output preferentially. The combined + 5V is input to the converter 3 to generate -5V. When the power is turned on, -5V is supplied first from the circuit (converter 2) that once converted the primary negative voltage -48V to + 5V.
2) Drain side The primary side negative voltage -48V is converted to + 48V by the converter 1, but the voltage output is confirmed by the sequence circuit 5 to generate an on / off signal (startup signal) after confirming the rising of -5V. 1 and raise + 48V.

（切断手順）
１）ゲート側
切断時は、ドレイン用＋４８Ｖから＋５Ｖを生成する回路（コンバータ）１１の出力を受けるコンバータ３より−５Ｖが供給され、ドレイン用の＋４８Ｖが−５Ｖの生成回路３の下限入力電圧の範囲まで、−５Ｖ出力を維持する。
２）ドレイン側
一次側負電圧−４８Ｖ切断による−４８Ｖ／＋４８Ｖ変換の電位消失時間のまま低下する。 (Cutting procedure)
1) When the gate side is disconnected, −5V is supplied from the converter 3 that receives the output of the circuit (converter) 11 that generates + 5V from + 48V for the drain, and + 48V for the drain is the lower limit input voltage of the generation circuit 3 that is −5V. Maintain -5V output until range.
2) Drain side Primary side negative voltage -48V is reduced by -48V / + 48V conversion potential disappearance time.

このように、第２の実施の形態によれば、ゲート電圧−５Ｖが維持されるので、バイアスがかかっており、電源切断時、一次側電圧−４８Ｖ側が先に落ちたとしても、＋４８Ｖ出力側に設けられた−５Ｖ生成系は、自己のコンバータの入力範囲までは最低でも−５Ｖを維持するので、ＦＥＴのドレインとソースが短絡することを防止することができる。従って、増幅器電源投入及び切断を確実に行なうことができる。 As described above, according to the second embodiment, since the gate voltage of −5V is maintained, the bias is applied, and even when the primary voltage −48V is dropped first when the power is turned off, the + 48V output side Since the -5V generation system provided in the circuit maintains at least -5V up to the input range of its own converter, the FET drain and source can be prevented from being short-circuited. Therefore, the amplifier power can be turned on and off reliably.

図３は本発明の第３の実施の形態を示す回路図である。図１と同一のものは、同一の符号を付して示す。１は一次側負電圧−４８Ｖから＋４８Ｖを生成するコンバータ、２は同じく一次側負電圧−４８Ｖから＋５Ｖを生成するコンバータ、３は該コンバータ２の出力から−５Ｖを生成するコンバータ、５はコンバータ３の出力を受けてコンバータ１にオン／オフの駆動信号を与えるシーケンス回路である。６はコンバータ１の出力をそのドレインに、コンバータ３の出力をゲートに受けるＦＥＴである。 FIG. 3 is a circuit diagram showing a third embodiment of the present invention. The same components as those in FIG. 1 are denoted by the same reference numerals. 1 is a converter that generates + 48V from primary negative voltage -48V, 2 is a converter that generates + 5V from primary negative voltage -48V, 3 is a converter that generates -5V from the output of the converter 2, 5 is converter 3 Is a sequence circuit that gives an ON / OFF drive signal to the converter 1. An FET 6 receives the output of the converter 1 at its drain and the output of the converter 3 at its gate.

２１は一次側−４８Ｖを入力し、一次電圧変動を検出する一次電圧変動検出回路である。５はコンバータ３の出力及び該一次電圧変動検出回路２１の出力を受けて、コンバータ１にオン／オフ信号（起動信号）を与えるシーケンス回路である。このように構成された回路の動作を説明すれば、以下の通りである。 Reference numeral 21 denotes a primary voltage fluctuation detection circuit that receives primary side -48V and detects a primary voltage fluctuation. Reference numeral 5 denotes a sequence circuit which receives the output of the converter 3 and the output of the primary voltage fluctuation detection circuit 21 and gives an on / off signal (start signal) to the converter 1. The operation of the circuit thus configured will be described as follows.

（投入手順）
１）ゲート側
一次側負電圧−４８Ｖをコンバータ２で一度＋５Ｖに変換した後、コンバータ３により−５Ｖを生成する。この結果、ＦＥＴのゲート（Ｇ）には、バイアスがかかった状態となる。
２）ドレイン側
一次側負電圧−４８Ｖをコンバータ１で＋４８Ｖに変換する。一方、電圧出力は−５Ｖの立ち上がりを確認した後に、シーケンス回路５によりオン／オフ信号（起動信号）を発生し、コンバータ１の＋４８Ｖを立ち上げる。 (Input procedure)
1) Gate side The primary negative voltage -48V is once converted to + 5V by the converter 2, and then -5V is generated by the converter 3. As a result, the gate (G) of the FET is biased.
2) Drain side Primary negative voltage -48V is converted to + 48V by converter 1. On the other hand, after confirming that the voltage output rises at −5V, the sequence circuit 5 generates an on / off signal (start-up signal) and raises + 48V of the converter 1.

（切断手順）
１）ゲート側
一次側負電圧−４８Ｖの切断と同時に−５Ｖの電位が低下していく。具体的には、−５Ｖ→−３Ｖ→−２Ｖという具合にゲートの電位が変化することをいう。
２）ドレイン側
一次電圧変動検出回路２１により一次電圧の変動を検出する。そして、電源切断を検出したらシーケンス回路５にその旨の信号を通知する。シーケンス回路５は、コンバータ１にオン／オフ信号（起動信号）を送り、＋４８Ｖの信号をオフにするように動作する。 (Cutting procedure)
1) Gate side The primary side negative voltage -48V is cut off, and the potential of -5V decreases at the same time. Specifically, it means that the potential of the gate changes from -5V to -3V to -2V.
2) Drain side The primary voltage fluctuation detection circuit 21 detects the fluctuation of the primary voltage. When power-off is detected, the sequence circuit 5 is notified of a signal to that effect. The sequence circuit 5 operates to send an on / off signal (start signal) to the converter 1 and turn off the + 48V signal.

このように、第３の実施の形態によれば、一次電圧変動により、電源切断を検出後、直ちに＋４８Ｖ電源へオフ信号を与えることで、ゲート電位が残留している間に、早急にドレイン供給を遮断することが可能となる。 As described above, according to the third embodiment, by supplying an OFF signal to the + 48V power supply immediately after detecting the power-off due to the primary voltage fluctuation, the drain supply is quickly performed while the gate potential remains. Can be cut off.

図４は本発明の第４の実施の形態を示す回路図である。図３と同一のものは、同一の符号を付して示す。図において、１は一次側負電圧−４８Ｖから＋４８Ｖを生成するコンバータ、２は同じく一次側負電圧−４８Ｖから＋５Ｖを生成するコンバータ、３は該コンバータ２の出力から−５Ｖを生成するコンバータ、５はコンバータ３の出力を受けてコンバータ１にオン／オフ信号（駆動信号）を与えるシーケンス回路である。また、コンバータ３の出力はＦＥＴのゲート（Ｇ）にも与えられている。６はコンバータ１の出力をそのドレインに、コンバータ３の出力をゲートに受けるＦＥＴである。 FIG. 4 is a circuit diagram showing a fourth embodiment of the present invention. The same components as those in FIG. 3 are denoted by the same reference numerals. In the figure, 1 is a converter that generates + 48V from primary negative voltage -48V, 2 is a converter that generates + 5V from primary negative voltage -48V, 3 is a converter that generates -5V from the output of the converter 2, 5 Is a sequence circuit that receives the output of the converter 3 and applies an on / off signal (drive signal) to the converter 1. The output of the converter 3 is also given to the gate (G) of the FET. An FET 6 receives the output of the converter 1 at its drain and the output of the converter 3 at its gate.

２１は一次側電圧−４８Ｖを入力し、一次電圧変動を検出する一次電圧変動検出回路である。３１はコンバータ１の出力を受けてＦＥＴのドレインに接続されるスイッチである。そして、該スイッチ３１は、一次電圧変動検出回路２１の出力を受けて、その接点のオン／オフが制御されるようになっている。このように構成された回路の動作を説明すれば、以下の通りである。 Reference numeral 21 denotes a primary voltage fluctuation detection circuit that receives a primary side voltage of −48 V and detects a primary voltage fluctuation. A switch 31 receives the output of the converter 1 and is connected to the drain of the FET. The switch 31 receives the output of the primary voltage fluctuation detection circuit 21 and controls the on / off of its contact. The operation of the circuit thus configured will be described as follows.

（投入手順）
１）ゲート側
図に示す回路は、一次側負電圧−４８Ｖを一度コンバータ２により＋５Ｖに変換した後、ダイオードＤ２を介して続くコンバータ３により−５Ｖを生成する回路と、ドレイン用＋４８Ｖからコンバータ１１により＋５Ｖを生成し、ダイオードＤ１を介して続くコンバータ３に接続され、−５Ｖを生成する回路の２系統を持っている。ダイオードＤ１とＤ２はそのカソード側が共通接続されている。この結果、コンバータ２及びコンバータ１１のうち、何れかの電位の高い方が優先的に出力される。電源投入時には、一次側負電圧−４８Ｖを一度コンバータ２で＋５Ｖに変換したし後、コンバータ３で−５Ｖを生成する回路から先にゲートに−５Ｖが供給される。
２）ドレイン側
一次側負電圧−４８Ｖをコンバータ１で＋４８Ｖに変換する。電圧出力は、コンバータ３が−５Ｖを生成する回路から先に−５Ｖが供給される。この結果、ＦＥＴにはゲートにバイアスがかかることになる。同時にシーケンス回路５にも−５Ｖ信号が与えられ、該シーケンス回路５はコンバータ１にオン／オフ信号（駆動信号）オンを与え、＋４８Ｖを立ち上げる。一方、一次電圧変動検出回路２１は、一次側負電圧−４８Ｖの変動を検知し、スイッチ３１に制御信号を与え、変動が無かった場合、スイッチ３１をオンにする。この結果、ＦＥＴ６のドレイン（Ｄ）に＋４８Ｖを供給する。 (Input procedure)
1) Gate side In the circuit shown in the figure, the primary negative voltage -48V is once converted to + 5V by the converter 2 and then -5V is generated by the subsequent converter 3 via the diode D2. Generates + 5V, and is connected to the subsequent converter 3 through the diode D1, and has two systems of circuits that generate -5V. The cathodes of the diodes D1 and D2 are commonly connected. As a result, the higher one of the converter 2 and the converter 11 is output preferentially. When the power is turned on, the primary negative voltage -48V is once converted to + 5V by the converter 2, and then -5V is supplied to the gate from the circuit that generates -5V by the converter 3.
2) Drain side Primary negative voltage -48V is converted to + 48V by converter 1. The voltage output is supplied with -5V first from the circuit in which the converter 3 generates -5V. As a result, the FET is biased at the gate. At the same time, a -5V signal is also applied to the sequence circuit 5. The sequence circuit 5 supplies an ON / OFF signal (drive signal) to the converter 1 and raises + 48V. On the other hand, the primary voltage fluctuation detection circuit 21 detects the fluctuation of the primary negative voltage −48V, gives a control signal to the switch 31, and turns on the switch 31 when there is no fluctuation. As a result, + 48V is supplied to the drain (D) of the FET 6.

（切断手順）
１）ゲート側
切断時には、ドレイン用＋４８Ｖから−５Ｖを生成する回路（コンバータ１→コンバータ１１→コンバータ３）で−５ＶがＦＥＴのゲートに供給され、ドレイン用の＋４８Ｖが−５Ｖ生成回路３の下限入力電圧の範囲まで、−５Ｖ出力を維持する。この結果、ＦＥＴのゲートにはバイアスがかかった状態となる。
２）ドレイン側
一次側負電圧−４８Ｖ切断による−４８Ｖ／＋４８Ｖ変換の電位消失時間のまま（図６参照）ドレイン電圧は低下していく。スイッチ３１は、一次電圧変動により電源切断を検出後、直ちにオフとなり、ＦＥＴに＋４８Ｖが印加されることを防止する。 (Cutting procedure)
1) On the gate side, -5V is supplied to the gate of the FET in the circuit (converter 1 → converter 11 → converter 3) that generates -5V from + 48V for the drain, and + 48V for the drain is the lower limit of the -5V generating circuit 3 Maintain -5V output up to input voltage range. As a result, the gate of the FET is biased.
2) Drain side Negative voltage on the primary side -48V / −48V conversion caused by disconnection −48V / + 48V conversion (see FIG. 6) The drain voltage decreases. The switch 31 is immediately turned off after detecting the power-off due to the primary voltage fluctuation, and prevents + 48V from being applied to the FET.

このように、この実施の形態によれば、２系統のゲート用バイアス回路と前記一次電圧変動監視機能を用いたドレイン用二次電圧回路を組み合わせ、更にドレイン供給にスイッチを用いることにより、増幅器電源投入及び切断を確実に行なうことができる。 Thus, according to this embodiment, the amplifier power supply can be obtained by combining the dual gate bias circuit and the drain secondary voltage circuit using the primary voltage fluctuation monitoring function, and further using the switch for the drain supply. Loading and cutting can be performed reliably.

（付記１）
増幅器に使用されるＦＥＴへの電源投入及び切断方法において、
前記電源投入方法は、ＦＥＴのゲート用バイアス生成のための、一次負電圧を二次正電圧に変換した後二次負電圧を生成するステップと、一次負電圧をドレイン用二次正電圧に変換し、該変換された二次正電圧から二次負電圧を生成するステップの２系統の電圧生成ステップとを含む第１のステップと、
それぞれ生成された前記２系統の二次負電圧を結合してＦＥＴのゲートに印加する第２のステップと、
ドレイン用二次正電圧を立ち上げる時、前記結合された負電圧の立ち上がりを検出後起動する第３のステップとを含み、
前記電源切断方法は、前記二次負電圧がＦＥＴのゲート電位を維持するステップを含む、ことを特徴とする増幅器に使用されるＦＥＴへの電源投入及び切断方法。 (Appendix 1)
In the method of powering on and off the FET used in the amplifier,
The power-on method includes a step of generating a secondary negative voltage after converting a primary negative voltage into a secondary positive voltage for generating a gate bias for the FET, and converting the primary negative voltage into a secondary positive voltage for the drain. A first voltage generation step including two voltage generation steps of generating a secondary negative voltage from the converted secondary positive voltage;
A second step of combining and applying the generated secondary negative voltages of the two systems to the gate of the FET;
A third step of starting after detecting the rising edge of the combined negative voltage when raising the secondary positive voltage for drain,
The method for powering on and off the FET used in the amplifier, wherein the method for powering off includes the step of maintaining the secondary negative voltage at the gate potential of the FET.

（付記２）
増幅器に使用されるＦＥＴへの電源投入及び切断装置において、
一次負電圧を二次正電圧に変換し、その出力が前記ＦＥＴのドレインに接続される第１のコンバータと、
同じく一次負電圧を二次正電圧に変換する第２のコンバータと、
前記第１のコンバータの出力を受けて二次負電圧に変換する第３のコンバータと、
前記第２のコンバータの出力を受けて二次負電圧に変換する第４のコンバータと、
前記第３のコンバータ出力と第４のコンバータ出力とを結合して前記ＦＥＴのゲートに印加するダイオード回路と、
該ダイオード回路のより負方向の出力を受けて、前記第１のコンバータにオン／オフ信号を与えるシーケンス回路と、
を有することを特徴とする増幅器に使用されるＦＥＴへの電源投入及び切断装置。 (Appendix 2)
In the device for powering on and off the FET used in the amplifier,
A first converter that converts a primary negative voltage to a secondary positive voltage, the output of which is connected to the drain of the FET;
A second converter that also converts a primary negative voltage to a secondary positive voltage;
A third converter that receives the output of the first converter and converts it into a secondary negative voltage;
A fourth converter that receives the output of the second converter and converts it into a secondary negative voltage;
A diode circuit that combines the third converter output and the fourth converter output to apply to the gate of the FET;
A sequence circuit that receives an output in a more negative direction of the diode circuit and supplies an on / off signal to the first converter;
A device for turning on and off the power of an FET used in an amplifier characterized by comprising:

（付記３）
増幅器に使用されるＦＥＴへの電源投入及び切断装置において、
一次負電圧を二次正電圧に変換し、その出力が前記ＦＥＴのドレインに接続される第１のコンバータと、
同じく一次負電圧を二次正電圧に変換する第２のコンバータと、
前記第１のコンバータの出力を受けて二次正電圧に変換する第３のコンバータと、
前記第２のコンバータ出力と第３のコンバータ出力とを結合するダイオード回路と、
該ダイオード回路のより正方向の出力を受けて二次負電圧に変換して前記ＦＥＴのゲートに印加する第４のコンバータと、
該第４のコンバータの出力を受けて、前記第１のコンバータにオン／オフ信号を与えるシーケンス回路と、
を有することを特徴とする増幅器に使用されるＦＥＴへの電源投入及び切断装置。 (Appendix 3)
In the device for powering on and off the FET used in the amplifier,
A first converter that converts a primary negative voltage to a secondary positive voltage, the output of which is connected to the drain of the FET;
A second converter that also converts a primary negative voltage to a secondary positive voltage;
A third converter that receives the output of the first converter and converts it into a secondary positive voltage;
A diode circuit for coupling the second converter output and the third converter output;
A fourth converter for receiving a more positive output of the diode circuit, converting it to a secondary negative voltage and applying it to the gate of the FET;
A sequence circuit for receiving an output of the fourth converter and providing an on / off signal to the first converter;
A device for turning on and off the power of an FET used in an amplifier characterized by comprising:

（付記４）
増幅器に使用されるＦＥＴへの電源投入及び切断装置において、
ＦＥＴのドレイン用二次正電圧の立ち上げ時に負電圧の立ち上がりを検出した後に起動を行なう起動回路と、
ドレイン用二次正電圧の立ち下げ時に一次電圧変動を検出する電圧変動検出回路と、
該電圧変動検出回路により一次負電圧の切断が検出された後、直ちにドレイン用二次正電圧を切断する切断回路と、
を有することを特徴とする増幅器に使用されるＦＥＴへの電源投入及び切断装置。 (Appendix 4)
In the device for powering on and off the FET used in the amplifier,
An activation circuit that activates after detecting the rise of the negative voltage when the secondary positive voltage for the drain of the FET is raised,
A voltage fluctuation detection circuit for detecting a primary voltage fluctuation at the time of falling of the secondary positive voltage for the drain;
A disconnection circuit for disconnecting the secondary positive voltage for drain immediately after the disconnection of the primary negative voltage is detected by the voltage fluctuation detection circuit;
A device for turning on and off the power of the FET used in the amplifier characterized by comprising:

（付記５）
前記した２系統のゲート用バイアス回路と前記一次電圧変動検出回路を用いたドレイン用二次電圧生成回路を組み合わせ、ドレイン側二次正電圧をスイッチを介してＦＥＴのドレインに供給することを特徴とする付記２乃至４の何れかに記載の増幅器に使用されるＦＥＴへの電源投入及び切断装置。 (Appendix 5)
The above-mentioned two systems of gate bias circuits and the drain secondary voltage generation circuit using the primary voltage fluctuation detection circuit are combined, and the drain side secondary positive voltage is supplied to the drain of the FET through the switch. An apparatus for powering on and off the FET used in the amplifier according to any one of appendices 2 to 4.

本発明の第１の実施の形態を示す回路図である。1 is a circuit diagram showing a first embodiment of the present invention. 本発明の第２の実施の形態を示す回路図である。It is a circuit diagram which shows the 2nd Embodiment of this invention. 本発明の第３の実施の形態を示す回路図である。It is a circuit diagram which shows the 3rd Embodiment of this invention. 本発明の第４の実施の形態を示す回路図である。It is a circuit diagram which shows the 4th Embodiment of this invention. 従来回路の構成例を示す図である。It is a figure which shows the structural example of a conventional circuit. 電位消失時間の説明図である。It is explanatory drawing of electric potential disappearance time.

Explanation of symbols

１ −４８／＋４８コンバータ
２ −４８／＋５コンバータ
３＋５／−５コンバータ
５シーケンス回路
６ＦＥＴ
１０＋４８／−５コンバータ
Ｄ１ダイオード
Ｄ２ダイオード 1 -48 / + 48 converter 2 -48 / + 5 converter 3 + 5 / -5 converter 5 Sequence circuit 6 FET
10 + 48 / -5 converter D1 diode D2 diode

Claims

In the method of powering on and off the FET used in the amplifier,
The power-on method includes a step of generating a secondary negative voltage after converting a primary negative voltage into a secondary positive voltage for generating a gate bias for the FET, and converting the primary negative voltage into a secondary positive voltage for the drain. A first voltage generation step including two voltage generation steps of generating a secondary negative voltage from the converted secondary positive voltage;
A second step of combining and applying the generated secondary negative voltages of the two systems to the gate of the FET;
A third step of starting after detecting the rising edge of the combined negative voltage when raising the secondary positive voltage for drain,
The method for powering on and off the FET used in the amplifier, wherein the method for powering off includes the step of maintaining the secondary negative voltage at the gate potential of the FET.

In the device for powering on and off the FET used in the amplifier,
A first converter that converts a primary negative voltage to a secondary positive voltage, the output of which is connected to the drain of the FET;
A second converter that also converts a primary negative voltage to a secondary positive voltage;
A third converter that receives the output of the first converter and converts it into a secondary negative voltage;
A fourth converter that receives the output of the second converter and converts it into a secondary negative voltage;
A diode circuit that combines the third converter output and the fourth converter output to apply to the gate of the FET;
A sequence circuit that receives an output in a more negative direction of the diode circuit and supplies an on / off signal to the first converter;
A device for turning on and off the power of an FET used in an amplifier characterized by comprising:

In the device for powering on and off the FET used in the amplifier,
A first converter that converts a primary negative voltage to a secondary positive voltage, the output of which is connected to the drain of the FET;
A second converter that also converts a primary negative voltage to a secondary positive voltage;
A third converter that receives the output of the first converter and converts it into a secondary positive voltage;
A diode circuit for coupling the second converter output and the third converter output;
A fourth converter for receiving a more positive output of the diode circuit, converting it to a secondary negative voltage and applying it to the gate of the FET;
A sequence circuit for receiving an output of the fourth converter and providing an on / off signal to the first converter;
A device for turning on and off the power of an FET used in an amplifier characterized by comprising: