[go: up one dir, main page]

JP2008226111A - 2重化コントローラシステム、その稼動系コントローラ - Google Patents

2重化コントローラシステム、その稼動系コントローラ Download PDF

Info

Publication number
JP2008226111A
JP2008226111A JP2007066662A JP2007066662A JP2008226111A JP 2008226111 A JP2008226111 A JP 2008226111A JP 2007066662 A JP2007066662 A JP 2007066662A JP 2007066662 A JP2007066662 A JP 2007066662A JP 2008226111 A JP2008226111 A JP 2008226111A
Authority
JP
Japan
Prior art keywords
external storage
storage medium
user data
controller
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007066662A
Other languages
English (en)
Inventor
Toshiyuki Nishiwaki
敏之 西脇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric FA Components and Systems Co Ltd
Original Assignee
Fuji Electric FA Components and Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric FA Components and Systems Co Ltd filed Critical Fuji Electric FA Components and Systems Co Ltd
Priority to JP2007066662A priority Critical patent/JP2008226111A/ja
Publication of JP2008226111A publication Critical patent/JP2008226111A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Hardware Redundancy (AREA)
  • Safety Devices In Control Systems (AREA)
  • Programmable Controllers (AREA)

Abstract

【課題】ユーザに余計な手間を掛けさせることなく、稼動系コントローラと待機系コントローラの外部記憶メディア内データの同一性をほぼ保証できる。
【解決手段】システムファンクションブロック11bは、従来と同様に自コントローラの外部記憶メディアへのユーザデータのバックアップを行わせると共に(ステップS11)、予め設定される2重化設定情報に基づいて2重化を行うか否かを判定し(ステップS12,S13)、2重化を行う場合には(ステップS13,YES)、待機系コントローラに対する外部記憶メディアへのデータ書込み要求を出す(上記ユーザデータを含むメッセージを送信させる)。これにより、待機系コントローラ側では、自己の外部記憶メディアへのユーザデータ書込みが行われる。
【選択図】図3

Description

本発明は、稼動系コントローラと待機系コントローラを有する2重化コントローラシステムに関する。
プログラマブルコントローラ・システムでは、信頼性を向上させるために、CPUモジュール(プログラマブルコントローラ本体)を待機冗長の2重化構成にする場合がある。
この様な2重化コントローラシステムは、例えば、2つのCPUモジュール(コントローラ)を1組とし、一方を稼動系、他方を待機系とし、稼動系CPUモジュールを待機系CPUモジュールが監視して、稼動系CPUモジュールに障害等の切替え要因が生じたならば待機系CPUモジュールが稼動系に切り替る構成である。また、稼動系CPUモジュール(稼動系コントローラ)は、例えば、複数の定周期プログラムを実行する。
また、上記稼動系/待機系の切替えが生じたときにユーザデータ(制御データ等)の整合性を持たせる為、等値化バスを介して稼動系CPUモジュールから待機系CPUモジュールにユーザデータ(制御データ等)を送信して等値化処理を行っている。
この様な従来の2重化コントローラシステムについては、例えば特許文献1,2に記載されている。
近年では、上記稼動系/待機系のCPUモジュールに外部記憶メディアの装着機能を備える構成が一般的になっている。すなわち、外部記憶メディアは、従来はコントローラに装着されるものではなかったが、最近では、実装されるようになった。外部記憶メディアは例えばメモリカード等である。そして、この外部記憶メディアに、ユーザデータ(制御データ等;特許文献2に記載のローカル変数、グローバル変数等)を、データバックアップの為に記憶している。
図6に、上記CPUモジュールに外部記憶メディアの装着機能を備える構成の2重化コントローラシステム全体の概略構成を示す。また、図7、図8に、図6に示す構成におけるCPUモジュールの詳細構成、及びデータフローを示す。
尚、図6、図7、図8に示す構成は、特許文献1,2に記載の2重化コントローラシステムの構成をベースにして、上述したCPUモジュールに外部記憶メディアの装着機能を備える構成を示すものである。
図6に示す2重化コントローラシステムは、CPUモジュール101−1、CPUモジュール101−2、及び不図示の各制御対象機器とのデータ入出力を行う複数のI/Oユニット102より成るI/O群から構成されている。尚、ここでは、CPUモジュール101−1が稼動系、CPUモジュール101−2がその待機系となっている場合を例にして説明する。
稼動系となっているCPUモジュール101−1は、その内部に格納された複数の定周期プログラム(図示の例では定周期プログラムA,Bの2つのみ示すが、勿論、3つ以上あってもよい)を実行することで、各I/Oユニット102に対して制御データを出力して(又は各I/Oユニットからセンサ計測値等を読み出して)、各制御対象機器を制御する。このデータ送受信は、システムバス103を介して行う。また、CPUモジュール101−1とCPUモジュール101−2との間の通信(メッセージ通信)も、システムバス103を介して行われる。但し、上記の通り、等値化処理の為のデータ送受信は、等値
化バス104を介して行われる。
そして、稼動系のCPUモジュール101−1、待機系のCPUモジュール101−2には、外部記憶メディア装着の為のスロット等が設けられ、図示の通り、外部記憶メディア105a、105bが装着される。
次に、以下、図7、図8を参照して、CPUモジュールの構成、動作について説明する。
CPUモジュール101−1、101−2は、プログラマブルコントローラ本体であるが、ここではI/Oユニット102に対する制御処理に係る動作は省略する。
図7、図8に示す構成は同じであり、ここでは図7を参照して説明すると、図7において、CPUモジュール101−1は、プログラムRAM111、データRAM112、等値化バス制御部113、受信バッファ用RAM114、マイクロプロセッサ115、及びシステムバス制御部116等を有する。
システムバス制御部116は、システムバス103に接続され、マイクロプロセッサ115は、システムバス制御部116によりシステムバス103を介して、待機系のCPUモジュール101−2に対するメッセージ通信処理を行う。勿論、各I/Oユニット102とのデータ送受信処理も行われる。
プログラムRAM111には、ユーザプログラム111aが格納される。ユーザプログラム111aとは、例えば上記定周期プログラムや、等値化処理を実現させる為のアプリケーションプログラム等であり、各ユーザ側のプログラマ等が任意に作成して格納する。プログラムRAM111には、更に、予め当該プログラマブルコントローラのメーカ側で作成・格納してあるシステムプログラムである各種システムファンクションブロック111bも格納されている。各ユーザ側のプログラマ等は、この各種システムファンクションブロック111bの機能・処理を利用することで、ユーザプログラム111aの作成の手間を軽減することができる。すなわち、マイクロプロセッサ115がユーザプログラム111aを実行中にシステムファンクションブロック111bをコールする場合もある。
よく知られているように、ファンクションブロックダイアグラム(FBD)はプログラマブルコントローラでよく用いられるプログラム言語の一つであり、システムファンクションブロック111bは、この様なFBD言語を用いて作成されている。但し、これは一例であり、必ずしもファンクションブロックで作成する必要はない。そして、ここでは特に、システムファンクションブロック111bは、(図8で説明する)外部記憶メディア105aに対する制御データ等の書込み/読出し処理を、マイクロプロセッサ115により実行させるプログラムであるものとする。
データRAM112は、ユーザデータ領域112aを有し、等値化データ転送情報112bを格納する。尚、ここでは、ユーザデータ領域112aに格納されているデータをユーザデータと呼ぶものとしており、ユーザデータ領域112aには、上記制御データ等(特許文献2等に記載のローカル変数と、グローバル変数等)が格納されている。等値化データ転送情報112bは、各ローカル変数とグローバル変数のユーザデータ領域112aにおける格納位置を示す情報(特許文献2におけるマッピング情報)である。
等値化バス制御部113は、主に等値化バス104を介して等値化を行う為のデータ転送処理専用の構成であり、等値化すべきデータ(制御データ等)を、待機側の等値化バス制御部123と連動して、待機側の受信バッファ用RAM124に格納させる機能を有する。
マイクロプロセッサ115は、CPUモジュール101−1全体を制御する中央処理装置(CPUチップ等)であり、例えば、上記ユーザプログラム111aを読出し・実行することで、各定周期プログラムを実行すると共に実行毎に等値化処理を実行し、あるいは外部記憶メディア105aへのデータバックアップ処理等も実行する。
また、待機系のCPUモジュール101−2は、プログラムRAM121、データRAM122、等値化バス制御部123、受信バッファ用RAM124、マイクロプロセッサ125、及びシステムバス制御部126等を有する。この構成自体は、稼動系のCPUモジュール101−1と同じである。但し、上記等値化処理の際には、マイクロプロセッサ125は、上記の様に受信バッファ用RAM124に格納された等値化対象データ(制御データ等)を、データRAM122のユーザデータ領域122aへ転送・格納する処理を実行する。その際、特許文献2に記載の様に等値化データ転送情報122aを参照する。
図7には、上記等値化処理における等値化対象データ転送の様子を示す。特許文献1,2に記載の通り、等値化処理によって、稼動系CPUモジュール、待機系CPUモジュールのデータRAM上の制御データの同一性を確保できる。つまり、ユーザデータ領域112aに記憶されているデータ(制御データ等)と、ユーザデータ領域122aに記憶されているデータとが同一の状態にでき、稼動/待機切り替えが行われても問題なく制御続行できる。
更に、稼動系のCPUモジュール101−1においては、図8に示すように、ユーザデータ領域112aに記憶されているデータ(制御データ等)を外部記憶メディア105aにコピーする処理、または外部記憶メディア105aにバックアップしたデータをユーザデータ領域112aにコピーする処理を、マイクロプロセッサ115が実行する。これは、上記の通り、ユーザプログラム111aを実行中にシステムファンクションブロック111bをコールすることにより、システムファンクションブロック111bが、ユーザデータ領域112a上のデータの外部記憶メディア105aへの書込み処理要求(あるいは逆に読出し処理要求)を、不図示の外部記憶メディア書込み処理部に対して発行する。この外部記憶メディア書込み処理部は、マイクロプロセッサ115によって実現される各種処理機能部(例えば上記定周期処理、等値化処理等を実行する不図示の各種処理機能部)のうちの1つであり、外部記憶メディアに対するアクセス処理(データ書込み/読出し処理)を実行する処理機能部である。これにより、外部記憶メディア書込み処理部によって、ユーザデータ領域112a上のデータを外部記憶メディア105aに書き込む、あるいは、外部記憶メディア105aから読み出したデータをユーザデータ領域112aに格納する処理が、マイクロプロセッサ115(外部記憶メディア書込み処理部)により実行される。
特開2003−296133号公報 特開2005−92520号公報
しかしながら、上述したように、稼動系CPUモジュール101−1が、ユーザプログラムによりシステムファンクションブロックをコールし(尚、上記コールするタイミング(外部記憶メディアへ書込みを行う時間間隔)は、ユーザプログラムを作成するユーザが任意に決めてよい)、外部記憶メディア105aへ書込みを行うと、稼動系CPUモジュール101−1と待機系CPUモジュール101−2とで、その外部記憶メディア105a、105bのデータ内容が同一でなくなる。この状態で、稼動系CPUモジュールの故障等により、稼動/待機切替えが発生すると、以後、新たに稼動系となったCPUモジュール101−2は、外部記憶メディア105bの格納データを利用すると旧いデータにて
運用されてしまうことになり問題となる。
この様な問題に対して、例えばユーザプログラム121aを作成するユーザが、この様な問題に対処できるようなユーザプログラム121aを作成することが考えられる。例えば、稼動/待機の切り替えが行われた直後に、自己のユーザデータ領域122aに格納されたデータと、自己の外部記憶メディア105bに格納されたデータとを比較チェックして、例えば同一ではない場合には、自己のユーザデータ領域122aに格納された制御データを、自己の外部記憶メディア105bに書き込む処理が行われるように、ユーザプログラム121aを作成することが考えられる。
しかしながら、この様な方法では、ユーザに余計な手間を掛けさせることになる。
また、稼動/待機の切り替えは頻繁に行われるようなものではないので、その間ずっと外部記憶メディア105a、105bのデータ内容が同一ではない状態となっており、これは望ましくない状況である。
更に、等値化処理が正常に実行されなかったり、何等かの原因でユーザデータ領域122aの格納データが壊れていた場合には、上記処理では問題がある。
本発明の課題は、複数の定周期プログラムを実行する稼動系コントローラと、待機系コントローラと各I/Oユニットとがシステムバスに接続された2重化コントローラシステムであって、稼動系コントローラ及び待機系コントローラに外部記憶メディアが接続される構成において、ユーザに余計な手間を掛けさせることなく、稼動系コントローラと待機系コントローラの外部記憶メディア内データの同一性をほぼ保証できるようにする2重化コントローラシステム等を提供することである。
本発明の2重化コントローラシステムは、複数の定周期プログラムを実行する稼動系コントローラと、待機系コントローラと、各I/Oユニットとがシステムバスに接続された2重化コントローラシステムであって、前記稼動系コントローラは、自己に接続された第1の外部記憶メディアに対するデータ書込み/読出し処理を行う第1の外部記憶メディア・アクセス手段と、予め設定される2重化設定情報を記憶する2重化設定情報記憶手段と、前記各I/Oユニットの制御に係るユーザデータを記憶するユーザデータ記憶手段と、前記ユーザデータ記憶手段に記憶されるユーザデータを更新するユーザデータ更新手段と、前記ユーザデータ記憶手段に記憶されるユーザデータを、前記第1の外部記憶メディア・アクセス手段により前記第1の外部記憶メディアに書き込ませると共に、前記2重化設定情報記憶手段の2重化設定情報に基づいて2重化を行うか否かを判定し、2重化を行う場合には、前記待機系コントローラに対する外部記憶メディア書込み要求を発行するデータバックアップ手段と、該データバックアップ手段により該待機系コントローラに対する外部記憶メディア書込み要求が発行された場合、前記待機系コントローラに対して前記システムバスを介して、前記外部記憶メディア又は前記ユーザデータ記憶手段に記憶された前記ユーザデータを含むメッセージを送信するメッセージ送信手段とを有し、前記待機系コントローラは、自己に接続された第2の外部記憶メディアに対するデータ書込み/読出し処理を行う第2の外部記憶メディア・アクセス手段と、前記メッセージを受信すると、該メッセージに含まれる前記ユーザデータを、前記第2の外部記憶メディア・アクセス手段により前記第2の外部記憶メディアに書き込ませる第2の外部記憶メディア・管理手段とを有する。
上記構成の2重化コントローラシステムでは、ユーザは予め2重化設定情報を設定するだけでよく、その後はシステムが自動的に待機側の第2の外部記憶メディアにもユーザデータをバックアップさせることができる。
本発明の2重化コントローラシステム等によれば、複数の定周期プログラムを実行する稼動系コントローラと、待機系コントローラと各I/Oユニットとがシステムバスに接続された2重化コントローラシステムであって、稼動系コントローラ及び待機系コントローラに外部記憶メディアが接続される構成において、ユーザに余計な手間を掛けさせることなく、稼動系CPUと待機系CPUの外部記憶メディア内データの同一性をほぼ保証できるようになる。
以下、図面を参照して本発明の実施の形態について説明する。
本例の2重化コントローラシステムの全体構成は、基本的には上記図6に示す構成と略同様である。すなわち、図1に示すように、本例の2重化コントローラシステム全体構成は、稼動系のCPUモジュール10、待機系のCPUモジュール20、及び不図示の各制御対象機器とのデータ入出力を行う複数のI/Oユニット2より成り、これらはシステムバス1に接続されており、相互にデータ送受信可能となっている。また、等値化処理は、CPUモジュール10−CPUモジュール20間に設けられた等値化バス5を介して行われる。また、CPUモジュール10、20は、図示の外部記憶メディア4a、4bを装着可能なスロット等を有しており、外部記憶メディア4a、4bに対するデータ書込み/読み出し処理を行う処理機能部(上記従来の外部記憶メディア書込み処理部に相当)を有している。
ここでは、図6に示す従来とは異なる点のみ説明するものとする。
従来より、CPUモジュール10、20に支援ツール3(パソコン等)を接続して、この支援ツール3から新たなアプリケーション(定周期プログラム等)をダウンロードしたり、支援ツール3により運用状況をモニタリングすること等が行われている。本例では、更に、担当者等が支援ツール3を操作して任意の2重化設定を行い、この2重化設定情報を各CPUモジュール10、20にダウンロードして記憶させることが行われる。2重化設定情報に関しては後に説明する。この様に、各ユーザは、2重化設定を行うだけで済み、従来のような手間が掛かることはない。
図2に、本例の2重化コントローラシステムにおける稼動系/待機系のCPUモジュールの構成例を示す。
図1に示すように、構成自体は、上記図7等に示す従来構成と略同様である。すなわち、稼動系のCPUモジュール10は、プログラムRAM11、データRAM12、等値化バス制御部13、受信バッファ用RAM14、マイクロプロセッサ15、及びシステムバス制御部16等を有する。
データRAM12は、上記従来と同様、ユーザデータ領域12aを有し、等値化データ転送情報12bを格納する。ユーザデータ領域12aには上記ユーザデータ(制御データ等)が格納される。この制御データは、各I/Oユニット2に対する制御データであり、上記従来で説明したように、各定周期プログラム毎に対応するローカル変数や、共通のグローバル変数等であり、これらは例えば各定周期プログラム実行に伴って更新される。
プログラムRAM11にも、上記従来と同様、ユーザプログラム11a(定周期プログラムや、等値化処理、外部記憶メディア書込み処理等を、マイクロプロセッサ15により実行させる為のプログラム等)が格納される。更に、上記従来で説明したシステムプログラムであるシステムファンクションブロック11bも格納される。システムファンクションブロック11bは、上記従来のシステムファンクションブロック111bと同様、ユーザプログラム11a実行中にコールされることで起動して、その処理を実行する。但し、後述するように、このシステムファンクションブロック11bによる処理が従来とは異な
る。
等値化バス制御部13、受信バッファ用RAM14、マイクロプロセッサ15、及びシステムバス制御部16等についても、構成自体は上記図7等に示す従来の構成と略同様である。そして、等値化バス制御部13等によって従来と同様に等値化処理を行っている。等値化処理によってユーザデータ領域12aのデータとユーザデータ領域22aのデータとが同じとなっている。
上記CPUモジュール10が、従来構成と異なる点は、上記図1で説明した2重化設定情報が設定されている点、及び上記システムファンクションブロック11bの処理機能である。尚、待機系のCPUモジュール20の構成は、CPUモジュール10と略同様であり、プログラムRAM21、データRAM22、等値化バス制御部23、受信バッファ用RAM24、マイクロプロセッサ25、及びシステムバス制御部26等を有する
以下、従来と異なる点のみ説明する。
図3に、上記システムファンクションブロック11bによる処理フローチャート図を示す。
システムファンクションブロック11bは、まず上記従来のシステムファンクションブロック111bと同様、従来で説明した不図示の外部記憶メディア書込み処理部に対して、ユーザデータの外部記憶メディアへの書込み処理要求を発行する(ステップS11)。これにより、外部記憶メディア書込み処理部は、ユーザデータ領域12aに格納されている制御データ等を読み出して、これを外部記憶メディア4aに書き込む処理を実行する。
続いて、上記予め設定されている2重化設定情報を読出す(ステップS12)。2重化設定情報は、例えばプログラムRAM11内の所定の記憶領域(例えばシステムファンクションブロック11bが使用する記憶領域等)に格納されている。2重化設定情報は、例えば1ビットの情報であり、 ‘1’は2重化設定有り、‘0’は2重化設定無しを意味する。つまり、ユーザが後述するステップS14の処理を、任意に行わせるか否かを指定している。
そして、2重化設定ありの場合には(ステップS13,YES)、待機系CPUモジュール20に対する外部記憶メディア書き込み要求を発行する(ステップS14)。これにより、マイクロプロセッサ15は、外部記憶メディア4a又はユーザデータ領域12aに格納されている制御データ等を読み出して、この制御データ等を含む待機系CPUモジュール20宛のメッセージを作成し、このメッセージを、システムバス制御部16に備えられるメッセージルーティング機能により、システムバス1を介して、待機系CPUモジュール20へ送信する。このメッセージを受信した待機系CPUモジュール20は、後述する図5の処理により、自己の外部記憶メディア4bに上記制御データ等を書き込む。これにより、外部記憶メディア4aと外部記憶メディア4bとで、同一のデータが格納されることになり、稼動/待機切替えが発生した場合でも、新たに稼動系となったCPUモジュール20は問題なく制御処理を実行できる。
図4に、上記メッセージの構造例を示す。
図示のメッセージ30は、システムバス1上の通信の為のメッセージヘッダ31、各種コマンドを選択させるコマンドヘッダ32、及びデータ部33とから成る。メッセージヘッダ31は、フレームコード41、送信元アドレス42、受信先アドレス43等から成る。コマンドヘッダ32は、コマンド44、分割番号45等から成り、ここではコマンド44は外部記憶メディア書き込み要求となる。データ部33は、書込み先46、書込みデータ47等であり、ここでは書込み先46は外部記憶メディア4b、書込みデータ47は上記外部記憶メディア4a等から読み出した制御データ等である。
図5に、待機系CPUモジュール20における上記メッセージの受信処理を示す。
ここで、待機系CPUモジュール20のマイクロプロセッサ25は、不図示の各種機能部の機能処理を実行する。この各種機能部として、例えば、メッセージ受信処理部、コマンド処理部、外部記憶メディア書込み処理部等がある。尚、待機系CPUモジュール20にもシステムファンクションブロック21bが格納されているが、これは待機系であるときには機能していない。
上記メッセージは、システムバス制御部26により受信され、その不図示の受信バッファに格納される。
まず、上記メッセージ受信処理部は、この受信バッファからメッセージを取り出して(ステップS21)、上記コマンド処理部へ受信通知する(その際、メッセージを渡す)(ステップS22)。
この通知を受けたコマンド処理部は、コマンドヘッダ32を参照して(ステップS23)、コマンド解析により各処理部へ通知する。ここでは特にコマンド44が上記外部記憶メディア書き込み要求である場合には(ステップS24,YES)、外部記憶メディア書込み処理部へ通知する(ステップS25)。
この通知を受けた外部記憶メディア書込み処理部は、データ部33を参照して、書込み先46(つまり外部記憶メディア4b)に対して、書込みデータ47を書き込む処理を実行する(ステップS26,S27)。
以上説明した図3及び図5の処理によって、ユーザに余計な手間を掛けさせることなく(単純な設定を行うだけで)、稼動系CPUモジュール10と待機系CPUモジュール20の外部記憶メディア内データの同一性を保証することが可能となる。更に、等値化処理が正常に行われていない場合や、ユーザデータ領域22aの格納データが何等かの原因で壊れたり消去された場合にも、何等問題が生じることはない。
尚、上記の例に限らず、例えばメッセージ30に書込みデータ47は格納せずに、待機側でメッセージ30を受信した場合に、自己のユーザデータ領域22aに格納されたデータを読み出して、これを外部記憶メディア4bに書き込むようにしてもよい。但し、等値化処理が正常に行われていない可能性を考慮する場合には、上記の例の方が望ましい。
また、2重化設定情報は、上述した1ビットの情報に限らない。例えば、通常、I/O制御処理及びこれに伴うユーザデータ更新処理や等値化処理の速度に比べ、外部記憶メディアへのアクセス処理は時間が掛かるものである。この為、等値化処理が定周期プログラム実行毎に行われるのに対して、外部記憶メディア4aへのユーザデータバックアップ処理の頻度は低いものとなるように設定される。これに加えて本例では待機側へのメッセージ送信処理も行うので、処理負荷が増大する。よって、2重化設定情報として、例えば、「外部記憶メディア4aへのユーザデータバックアップ処理をn回行う」等とすることで、n回行われる毎にステップS13の判定がYESとなるようにしてもよい。何れにしても、2重化設定情報は、ユーザの手間が掛かることなく、ある程度所望の処理を指定できるようにするものである。
以上の説明において、処理実行に係る説明における「システムファンクションブロック11bは」とは、「システムファンクションブロック11bのプログラムを実行するマイクロプロセッサ15は」を意味する。他も略同様である。
本例の2重化コントローラシステムの全体構成図である。 図1に示す稼動系/待機系のCPUモジュールの構成例である。 システムファンクションブロックによる処理を示すフローチャート図である。 メッセージの構造例を示す図である。 待機系CPUモジュールにおけるメッセージの受信処理を示す図である。 従来の2重化コントローラシステム全体の概略構成図である。 図6のCPUモジュールの構成、動作を示す図(その1)である。 図6のCPUモジュールの構成、動作を示す図(その2)である。
符号の説明
1 システムバス
2 I/Oユニット
3 支援ツール
4a 外部記憶メディア(稼動側)
4b 外部記憶メディア(待機側)
5 等値化バス
10 (稼動系)CPUモジュール
11 プログラムRAM
11a ユーザプログラム
11b システムファンクションブロック
12 データRAM
12a ユーザデータ領域
12b 等値化データ転送情報
13 等値化バス制御部
14 受信バッファ用RAM
15 マイクロプロセッサ
16 システムバス制御部
20 (待機系)CPUモジュール
21 プログラムRAM
21a ユーザプログラム
21b システムファンクションブロック
22 データRAM
22a ユーザデータ領域
22b 等値化データ転送情報
23 等値化バス制御部
24 受信バッファ用RAM
25 マイクロプロセッサ
26 システムバス制御部
30 メッセージ
31 メッセージヘッダ
32 コマンドヘッダ
33 データ部
41 フレームコード
42 送信元アドレス
43 受信先アドレス
44 コマンド
45 分割番号
46 書込み先
47 書込みデータ

Claims (3)

  1. 複数の定周期プログラムを実行する稼動系コントローラと、待機系コントローラと、各I/Oユニットとがシステムバスに接続された2重化コントローラシステムであって、
    前記稼動系コントローラは、
    自己に接続された第1の外部記憶メディアに対するデータ書込み/読出し処理を行う第1の外部記憶メディア・アクセス手段と、
    予め設定される2重化設定情報を記憶する2重化設定情報記憶手段と、
    前記各I/Oユニットの制御に係るユーザデータを記憶するユーザデータ記憶手段と、
    前記ユーザデータ記憶手段に記憶されるユーザデータを更新するユーザデータ更新手段と、
    前記ユーザデータ記憶手段に記憶されるユーザデータを、前記第1の外部記憶メディア・アクセス手段により前記第1の外部記憶メディアに書き込ませると共に、前記2重化設定情報記憶手段の2重化設定情報に基づいて2重化を行うか否かを判定し、2重化を行う場合には、前記待機系コントローラに対する外部記憶メディア書込み要求を発行するデータバックアップ手段と、
    該データバックアップ手段により該待機系コントローラに対する外部記憶メディア書込み要求が発行された場合、前記待機系コントローラに対して前記システムバスを介して、前記外部記憶メディア又は前記ユーザデータ記憶手段に記憶された前記ユーザデータを含むメッセージを送信するメッセージ送信手段とを有し、
    前記待機系コントローラは、
    自己に接続された第2の外部記憶メディアに対するデータ書込み/読出し処理を行う第2の外部記憶メディア・アクセス手段と、
    前記メッセージを受信すると、該メッセージに含まれる前記ユーザデータを、前記第2の外部記憶メディア・アクセス手段により前記第2の外部記憶メディアに書き込ませる第2の外部記憶メディア・管理手段と、
    を有することを特徴とする2重化コントローラシステム。
  2. データバックアップ手段は、予め設定されるシステムプログラムにより実現されることを特徴とする請求項1記載の2重化コントローラシステム。
  3. 複数の定周期プログラムを実行する稼動系コントローラと、待機系コントローラと、各I/Oユニットとがシステムバスに接続された2重化コントローラシステムにおける前記稼動系コントローラであって、
    自己に接続された第1の外部記憶メディアに対するデータ書込み/読出し処理を行う第1の外部記憶メディア・アクセス手段と、
    予め設定される2重化設定情報を記憶する2重化設定情報記憶手段と、
    前記各I/Oユニットの制御に係るユーザデータを記憶するユーザデータ記憶手段と、
    前記ユーザデータ記憶手段に記憶されるユーザデータを更新するユーザデータ更新手段と、
    前記ユーザデータ記憶手段に記憶されるユーザデータを、前記第1の外部記憶メディア・アクセス手段により前記第1の外部記憶メディアに書き込ませると共に、前記2重化設定情報記憶手段の2重化設定情報に基づいて2重化を行うか否かを判定し、2重化を行う場合には、前記待機系コントローラに対する外部記憶メディア書込み要求を発行するデータバックアップ手段と、
    該データバックアップ手段により該待機系コントローラに対する外部記憶メディア書込み要求が発行された場合、前記待機系コントローラに対して前記システムバスを介して、前記外部記憶メディア又は前記ユーザデータ記憶手段に記憶された前記ユーザデータを含むメッセージを送信するメッセージ送信手段と、
    を有することを特徴とする稼動系コントローラ。
JP2007066662A 2007-03-15 2007-03-15 2重化コントローラシステム、その稼動系コントローラ Pending JP2008226111A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007066662A JP2008226111A (ja) 2007-03-15 2007-03-15 2重化コントローラシステム、その稼動系コントローラ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007066662A JP2008226111A (ja) 2007-03-15 2007-03-15 2重化コントローラシステム、その稼動系コントローラ

Publications (1)

Publication Number Publication Date
JP2008226111A true JP2008226111A (ja) 2008-09-25

Family

ID=39844611

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007066662A Pending JP2008226111A (ja) 2007-03-15 2007-03-15 2重化コントローラシステム、その稼動系コントローラ

Country Status (1)

Country Link
JP (1) JP2008226111A (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016119117A (ja) * 2016-02-12 2016-06-30 三菱電機株式会社 プログラマブルロジックコントローラシステム、入力ユニットシステム、cpuユニットシステム及び出力ユニットシステム
US10073431B2 (en) 2014-04-24 2018-09-11 Mitsubishi Electric Corporation PLC unit and programmable logic controller
JP2018180723A (ja) * 2017-04-06 2018-11-15 富士電機株式会社 二重化システム
WO2024075558A1 (ja) * 2022-10-03 2024-04-11 パナソニックIpマネジメント株式会社 機器システム

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10198607A (ja) * 1997-01-08 1998-07-31 Hitachi Ltd データ多重化システム
JP2005092520A (ja) * 2003-09-17 2005-04-07 Fuji Electric Systems Co Ltd 2重化コントローラシステム、その等値化方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10198607A (ja) * 1997-01-08 1998-07-31 Hitachi Ltd データ多重化システム
JP2005092520A (ja) * 2003-09-17 2005-04-07 Fuji Electric Systems Co Ltd 2重化コントローラシステム、その等値化方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10073431B2 (en) 2014-04-24 2018-09-11 Mitsubishi Electric Corporation PLC unit and programmable logic controller
JP2016119117A (ja) * 2016-02-12 2016-06-30 三菱電機株式会社 プログラマブルロジックコントローラシステム、入力ユニットシステム、cpuユニットシステム及び出力ユニットシステム
JP2018180723A (ja) * 2017-04-06 2018-11-15 富士電機株式会社 二重化システム
JP7003432B2 (ja) 2017-04-06 2022-01-20 富士電機株式会社 二重化システム
WO2024075558A1 (ja) * 2022-10-03 2024-04-11 パナソニックIpマネジメント株式会社 機器システム

Similar Documents

Publication Publication Date Title
JPWO2020183954A1 (ja) 車両制御システム、車両の制御方法及び車両の制御プログラム
JP2008123503A (ja) 不揮発性メモリで演算処理を制御する装置およびその方法
JP2018055583A (ja) 制御装置、制御方法およびプログラム
JP4829370B1 (ja) メモリ制御装置、メモリ装置および停止制御方法
JP2005071303A (ja) プログラム起動装置
JP2008226111A (ja) 2重化コントローラシステム、その稼動系コントローラ
JP6201298B2 (ja) コントローラおよびプログラム
US8601215B2 (en) Processor, server system, and method for adding a processor
CN104932914A (zh) 多cpu启动电路和多cpu启动方法
JP2009187314A (ja) 二重化コントローラ・システム、cpuモジュール、そのプログラム
JP5516411B2 (ja) 情報処理システム
JP2007280313A (ja) 冗長化システム
US10540222B2 (en) Data access device and access error notification method
JP4117685B2 (ja) フォルトトレラント・コンピュータとそのバス選択制御方法
JP2015052963A (ja) ストレージ装置の試験装置、試験方法、および試験プログラム
JP5687171B2 (ja) コントローラ、監視ユニット、およびシーケンスプログラム更新方法
JP5703860B2 (ja) フォールトトレラントシステム、メモリ制御方法、及びプログラム
JP2007084232A (ja) エレベータ制御プログラム更新装置
JP4721746B2 (ja) プロセス制御用コンピュータシステム
JP2008250936A (ja) 二重化制御装置、及びそのトラッキング方法
JP2010117970A (ja) ディスク制御装置およびファームウェアの更新方法
JP2007087269A (ja) ソフトウェア更新システム、更新方法、及び、プログラム
JP2006236371A (ja) 制御システム
EP3327521B1 (en) Duplexing process control device
JP6007822B2 (ja) フォールトトレラントサーバ、およびそのメモリコピー方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080919

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080919

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20080919

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090914

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100811

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100817

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20101228