JP2008218844A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 ダメージを受けにくい半導体装置の製造方法を提供することを目的とする。
【解決手段】 下部電極材を形成する工程と，前記下部電極材の上にキャパシタ材を形成する工程と，前記キャパシタ材の上に上部電極を形成する工程と，前記上部電極の上面および側面に保護膜を形成する工程と，前記保護膜の上に設けられた第1のマスクパターンをマスクとして，キャパシタ材の一部をエッチングし，キャパシタ絶縁膜を形成する工程と，前記保護膜の上に設けられた第2のマスクパターンをマスクとして，前記下部電極材の一部をエッチングし，下部電極を形成する工程と，を特徴とする半導体装置の製造方法。
【選択図】 図１3
【解決手段】 下部電極材を形成する工程と，前記下部電極材の上にキャパシタ材を形成する工程と，前記キャパシタ材の上に上部電極を形成する工程と，前記上部電極の上面および側面に保護膜を形成する工程と，前記保護膜の上に設けられた第1のマスクパターンをマスクとして，キャパシタ材の一部をエッチングし，キャパシタ絶縁膜を形成する工程と，前記保護膜の上に設けられた第2のマスクパターンをマスクとして，前記下部電極材の一部をエッチングし，下部電極を形成する工程と，を特徴とする半導体装置の製造方法。
【選択図】 図１3
Description
本発明は，半導体装置の製造方法に関するものである。
従来，半導体装置内に用いられるキャパシタは，次のように製造されていた。半導体基板上にＰＶＤ技術により下部電極材を形成した後，CVD法又はＰＶＤ法にてキャパシタ材を堆積し，次にＰＶＤ技術により上部電極を形成する。次に，通常のリソグラフィ技術にて上部電極パターンを形成しRIE技術にて上部電極を形成する。次に，通常のリソグラフィ技術にてキャパシタパターンを形成しRIE技術にてキャパシタ部を形成する。次に，通常のリソグラフィ技術にて下部電極パターンを形成しRIE技術にて下部電極を形成する。次に，CVD技術とエッチバック法を用いて層間絶縁膜を形成後，次に，通常のリソグラフィ技術にてビアホールパターンを形成しRIE技術にてビアホールを形成後，CVD技術にてタングステンをビアホールに埋めこみ，エッチバック法にて層間絶縁膜表面と同一になるまでエッチングしビアホールを形成する。次に，ＰＶＤ技術により電極引き出しの配線材を堆積後，通常のリソグラフィ技術にて配線パターンを形成しRIE技術にて電極引き出し配線を形成する。
従来の製造方法では，キャパシタ材，下部電極をＲＩＥ技術にて加工する際に，ＲＦ放電のダメージやレジスト除去材のダメージをキャパシタ部が受けてしまい耐圧の低下を招く可能性があった。
本発明は，ダメージを受けにくい半導体装置の製造方法を提供することを目的とする。
本発明の一態様の半導体装置の製造方法は，下部電極材を形成する工程と，前記下部電極材の上にキャパシタ材を形成する工程と，前記キャパシタ材の上に上部電極を形成する工程と，前記上部電極の上面および側面に保護膜を形成する工程と，前記保護膜の上に設けられた第1のマスクパターンをマスクとして，キャパシタ材の一部をエッチングし，キャパシタ絶縁膜を形成する工程と，前記保護膜の上に設けられた第2のマスクパターンをマスクとして，前記下部電極材の一部をエッチングし，下部電極を形成する工程と，を有している。
本発明は，ダメージを受けにくい半導体装置の製造方法を提供することを目的とする。
以下，本発明の実施例について，図面を参照して説明する。
実施例１に係る半導体装置を図１乃至図13を用いて説明する。図１乃至図13は，実施例１に係る半導体装置の工程を示す工程断面図ある。
図1に示すように，Si基板などの半導体基板201の上面に，ＰＶＤ(Physical Vapor Deposition) 法により下部電極材202を堆積する。下部電極は，ＴｉＮ／Ｔｉ／Ａl／ＴｉＮ／Ｔｉの積層構造からなる。
次に，図2に示すように，下部電極材202の上面に，CVD(Chemical Vapor Deposition)法又はＰＶＤ法にてキャパシタ材203を形成する。キャパシタ材203は，Ａl２Ｏ３／Ｔａ２Ｏ５／Ａl２Ｏ３積層の積層構造からなる。
次に，図3に示すように，キャパシタ材203の上面に，ＰＶＤにより上部電極材204を堆積する。上部電極材204は，たとえば，TiNの単層膜からなる。
次に，図4に示すように，リソグラフィ技術にて上部電極パターン205を形成する。
次に，図５に示すように，上部電極パターン205をマスクとして，RIE(Reactive Ion Etching)及びCDE(Chemical Dry Etching)により，上部電極材204をエッチングする。これにより，TiNからなる上部電極206が形成される。
次に，図６に示すように，上部電極206およびキャパシタ材203の上面に，CVD法にてキャパシタ部保護材207を堆積する。この際，上部電極206の上面および側面が，キャパシタ部保護材207にて覆われ，上部電極206が，外部に露出していないことが好ましい。また，キャパシタ材203の上面が，キャパシタ部保護材207にて覆われ，キャパシタ材203が，外部に露出していないことが好ましい。たとえば，キャパシタ部保護材207は，ＴＥＯＳ膜からなる。
次に，図7に示すように，キャパシタ部保護材207の上面に，リソグラフィ技術にてキャパシタパターン208を形成する。
次に，図8に示すように，キャパシタパターン208をマスクとして，RIE技術にてキャパシタ材203とキャパシタ部保護材207をエッチング除去する。これにより，キャパシタ絶縁膜209およびキャパシタ部保護膜210を形成される。
次に，図9に示すように，下部電極材202，キャパシタ絶縁膜209およびキャパシタ部保護膜210の上に，リソグラフィ技術にて下部電極パターン211を形成する。
次に，図10に示すように，下部電極パターン211をマスクとして，RIE技術にて下部電極材202を部分的に除去する。これによりＴｉＮ／Ｔｉ／Ａl／ＴｉＮ／Ｔｉの積層構造からなる下部電極212を形成される。
次に，図11に示すように，下部電極212，キャパシタ絶縁膜209およびキャパシタ部保護膜210の上に，CVDとエッチバック法を用いて層間絶縁膜213を形成する。層間絶縁膜は，たとえば，TEOS膜からなる。
次に，図12に示すように，通常のリソグラフィ技術にてビアホールパターンを形成しRIE技術にてビアホールを形成する。その後，CVD技術にてタングステンをビアホールに埋めこみエッチバック法にて層間絶縁膜213の上面と同一になるまでエッチングしビア214を形成する。
次に，図13に示すように，層間絶縁膜213およびビア214の上面に，ＰＶＤ技術により電極引き出しの配線材を堆積後，通常のリソグラフィ技術にて配線パターンを形成しRIE技術にて配線215を形成する。配線215は，たとえば，ＴｉＮ／Ａl／ＴｉＮ／Ｔｉの積層構造からなる。
これにより，下部電極212と上部電極206と，それらにはさまれた絶縁膜206からなるキャパシタが形成される。
実施例1にかかる半導体装置の製造方法では，上部電極がキャパシタ保護材で覆われた状態で，キャパシタ絶縁膜をエッチングしている。そのため，キャパシタ絶縁膜を形成する際に上部電極に生じるダメージを低減することが可能である。
また，キャパシタ絶縁膜をエッチングする際には，キャパシタ絶縁膜の上面のうち，上部電極が設けられていない部分には，キャパシタ保護材で覆われている。そのため，キャパシタ絶縁膜を形成する際に，キャパシタ絶縁膜にダメージが生じにくくすることも可能である。
また，キャパシタ絶縁膜を形成するためのマスク材を除去するときに，キャパシタ材の上面の一部はキャパシタ保護材で覆われているので，キャパシタ絶縁膜のエッチャントによるダメージを低減することが可能である。
また，実施例1にかかる半導体装置の製造方法では，上部電極がキャパシタ保護膜で覆われた状態で，下部電極材をエッチング除去し，下部電極を形成している。そのため，下部電極を形成する際に上部電極に生じるダメージを低減することが可能である。
なお，本実施例においては，下部電極は，ＴｉＮ／Ｔｉ／Ａl／ＴｉＮ／Ｔｉの積層膜からなる例を一例と示したが，これに限定されず，金属の単層膜などの導電性の膜であってももちろんかまわない。上部電極は，TiNの単層膜である例を一例として示したが，これに限定されず，金属の単層膜などの導電性の膜であってももちろんかまわない。
なお，本実施例においては，キャパシタ材として，Al2O3とTaO5との積層膜を用いた例を示したが，キャパシタ材はSin，Al2O3，Ta2O5，SiO2，SiON，HfSiO2，HfAlO，ZrO2などの単層膜から構成されてもよいし，これらの材料を積層したものであってもよい。
また，本実施例においては，キャパシタ部保護材として，ＴＥＯＳ膜を用いた例を示したが，キャパシタ部保護材はSiO2，SiN，SiONなどの絶縁膜を用いてもよい。
以上，本発明の実施例を説明したが，本発明はこれらに限定されるものではなく，発明の趣旨を逸脱しない範囲内において，種々の変更，追加等がもちろん可能である。
201 半導体基板。202 下部電極材。203 キャパシタ材。204 上部電極材。205 上部電極パターン。206 上部電極。207 キャパシタ部保護材。208 キャパシタパターン。209 キャパシタ絶縁膜。210 キャパシタ部保護膜。211 下部電極パターン。212 下部電極。213 層間絶縁膜。214 ビアホール。215 配線。
Claims (5)
- 下部電極材を形成する工程と，
前記下部電極材の上にキャパシタ材を形成する工程と，
前記キャパシタ材の上に上部電極を形成する工程と，
前記上部電極の上面および側面に保護膜を形成する工程と，
前記保護膜の上に設けられた第1のマスクパターンをマスクとして，キャパシタ材の一部をエッチングし，キャパシタ絶縁膜を形成する工程と，
前記保護膜の上に設けられた第2のマスクパターンをマスクとして，前記下部電極材の一部をエッチングし，下部電極を形成する工程と，
を特徴とする半導体装置の製造方法。 - 前記保護膜を形成する工程において，前記上部電極の上面および側面と前記キャパシタ材の上面に保護膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記上部電極の上面および側面が保護膜で覆われている状態で，前記第1のマスクパターンおよび前記第2のマスクパターンを除去することを特徴とする請求項1乃至請求項3のいずれかに記載の半導体装置の製造方法。
- 前記キャパシタ材は，SiN，Al2O3，Ta2O5，SiO2，SiON，HfSiO2，HfAlO，ZrO2のいずれかであることを特徴とする請求項１乃至３のいずれかに記載の半導体装置の製造方法。
- 前記保護膜は， SiO2，TEOS，SiN，SiONのいずれかであることを特徴とする請求項１乃至４のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007056407A JP2008218844A (ja) | 2007-03-06 | 2007-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007056407A JP2008218844A (ja) | 2007-03-06 | 2007-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
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| JP2008218844A true JP2008218844A (ja) | 2008-09-18 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007056407A Pending JP2008218844A (ja) | 2007-03-06 | 2007-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2008218844A (ja) |
-
2007
- 2007-03-06 JP JP2007056407A patent/JP2008218844A/ja active Pending
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