JP2008294772A

JP2008294772A - Offset adjustment circuit

Info

Publication number: JP2008294772A
Application number: JP2007138402A
Authority: JP
Inventors: Tatsuya Suzuki; 達也鈴木; Hiroshi Saito; 斎藤　　博; Yasuhiro Kaneda; 安弘金田
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2007-05-24
Filing date: 2007-05-24
Publication date: 2008-12-04
Anticipated expiration: 2027-05-24
Also published as: JP4974760B2

Abstract

【課題】ＤＡコンバータの分解能をＡＤコンバータの分解能よりも低くし、ブリッジ型センサーのオフセットに対してＡＤコンバータの出力を精度よく調整する。
【解決手段】ブリッジ型センサーの出力電圧が印加される差動増幅回路と、前記差動増幅回路の出力電圧を第１デジタル信号に変換するＡＤコンバータと、前記ブリッジ型センサーのオフセットに応じて発生する前記第１デジタル信号を調整するための第２デジタル信号を保持する保持回路と、前記第１デジタル信号及び前記第２デジタル信号を加算する演算回路と、前記ブリッジ型センサーのオフセットに応じて発生する前記差動増幅回路の出力電圧を調整するための第３デジタル信号をアナログ電圧に変換する、前記ＡＤコンバータの分解能より低い分解能のＤＡコンバータと、を有する。
【選択図】図１The resolution of a DA converter is made lower than the resolution of an AD converter, and the output of the AD converter is accurately adjusted with respect to the offset of the bridge type sensor.
A differential amplifier circuit to which an output voltage of a bridge-type sensor is applied, an AD converter that converts the output voltage of the differential amplifier circuit into a first digital signal, and generated according to an offset of the bridge-type sensor Generated in accordance with an offset of the bridge-type sensor, a holding circuit that holds a second digital signal for adjusting the first digital signal, an arithmetic circuit that adds the first digital signal and the second digital signal, and And a DA converter having a resolution lower than the resolution of the AD converter, which converts a third digital signal for adjusting an output voltage of the differential amplifier circuit into an analog voltage.
[Selection] Figure 1

Description

本発明は、オフセット調整回路に関する。 The present invention relates to an offset adjustment circuit.

４個の抵抗をブリッジ接続したブリッジ回路からなるブリッジ型センサーは、例えば測定対象物の傾斜角を測定する傾斜角センサーとして使用される。このブリッジ型センサーは、電源側及び接地側ではない抵抗の２つの接続点から、例えば測定対象物の傾斜の度合いを表す２つの出力電圧を発生するものである。つまり、この２つの出力電圧の差電圧を用いて測定対象物の傾斜の度合いを演算等により求めることができる。従って、例えば測定対象物が傾斜していない場合、２つの出力電圧の差電圧はゼロであることが理想的である。しかしながら、ブリッジ接続される抵抗の抵抗値のばらつきや周囲の温度条件等により、測定対象物が傾斜していない場合における２つの出力電圧の差電圧をゼロに設定することはきわめて困難である。換言すれば、ブリッジ型センサーにおける２つの出力電圧の差電圧にはオフセットが含まれているのである。このオフセットは測定対象物の傾斜の度合い等を求める際に誤差として現れることになるため、できる限り取り除くことが望ましい。そこで、このオフセットを取り除くべく図４に示すオフセット調整回路１０が提案されている。以下、図４を用いてオフセット調整回路１０について説明する。 A bridge-type sensor including a bridge circuit in which four resistors are bridge-connected is used as, for example, an inclination angle sensor that measures an inclination angle of an object to be measured. This bridge-type sensor generates two output voltages representing, for example, the degree of inclination of a measurement object from two connection points of resistors that are not on the power supply side and the ground side. That is, the degree of inclination of the measurement object can be obtained by calculation or the like using the voltage difference between the two output voltages. Therefore, for example, when the measurement object is not tilted, the difference voltage between the two output voltages is ideally zero. However, it is extremely difficult to set the difference voltage between the two output voltages to zero when the object to be measured is not tilted due to variations in resistance values of resistors connected by bridges, ambient temperature conditions, and the like. In other words, the difference voltage between the two output voltages in the bridge type sensor includes an offset. Since this offset appears as an error when the degree of inclination of the measurement object is obtained, it is desirable to remove it as much as possible. Therefore, an offset adjustment circuit 10 shown in FIG. 4 has been proposed to remove this offset. Hereinafter, the offset adjustment circuit 10 will be described with reference to FIG.

図４はオフセット調整回路１０を示す回路のブロック図である。
オフセット調整回路１０は、ブリッジ型センサー１１、インスツルメンテーションアンプ１２、ＤＡコンバータ１３、ＡＤコンバータ１４からなる。 FIG. 4 is a circuit block diagram showing the offset adjustment circuit 10.
The offset adjustment circuit 10 includes a bridge type sensor 11, an instrumentation amplifier 12, a DA converter 13, and an AD converter 14.

ブリッジ型センサー１１は、４個の抵抗１１Ａ〜１１Ｄをブリッジ接続し、抵抗１１Ａ、１１Ｂの接続点と抵抗１１Ｃ、１１Ｄの接続点とから、電源電圧ＶＡに応じた出力電圧を発生するものである。このブリッジ型センサー１１は例えば傾斜角センサーとして用いられる。インスツルメンテーションアンプ１２は、ブリッジ型センサー１１の２つの出力電圧の差電圧を増幅してＡＤコンバータ１４に出力するものである。インスツルメンテーションアンプ１２は、３個の差動増幅回路１２１、１２２、１２３と、これら差動増幅回路１２１、１２２、１２３に接続される抵抗１２４〜１３０とからなる。つまり、差動増幅回路１２１は抵抗１１Ｃ、１１Ｄの接続点から発生する出力電圧を増幅し、差動増幅回路１２２は抵抗１１Ａ、１１Ｂの接続点から発生する出力電圧を増幅し、差動増幅回路１２３は差動増幅回路１２１、１２２の出力電圧を増幅する。ここで、インスツルメンテーションアンプ１２の増幅率は、ブリッジ型センサー１１の出力電圧のレベルが微小であるために、抵抗１２４〜１３０の抵抗値の設定に応じて数百〜数千倍に設定されている。ＡＤコンバータ１４は、インスツルメンテーションアンプ１２から出力される電圧をデジタル信号に変換し、後段の信号処理回路（不図示）に供給する。これにより、ブリッジ型センサー１１から出力される２つの出力電圧の差電圧から、測定対象物の傾斜の度合い等を求めることができる。しかし、この差電圧に先に述べたオフセットが含まれていると、このオフセットがＡＤコンバータ１４から出力されるデジタル信号に誤差として現れることになる。 The bridge-type sensor 11 bridges four resistors 11A to 11D, and generates an output voltage corresponding to the power supply voltage VA from a connection point between the resistors 11A and 11B and a connection point between the resistors 11C and 11D. . The bridge type sensor 11 is used as an inclination angle sensor, for example. The instrumentation amplifier 12 amplifies the difference voltage between the two output voltages of the bridge-type sensor 11 and outputs the amplified voltage to the AD converter 14. The instrumentation amplifier 12 includes three differential amplifier circuits 121, 122, and 123 and resistors 124 to 130 connected to the differential amplifier circuits 121, 122, and 123. That is, the differential amplifier circuit 121 amplifies the output voltage generated from the connection point of the resistors 11C and 11D, and the differential amplifier circuit 122 amplifies the output voltage generated from the connection point of the resistors 11A and 11B. Reference numeral 123 amplifies the output voltages of the differential amplifier circuits 121 and 122. Here, the amplification factor of the instrumentation amplifier 12 is set to several hundred to several thousand times according to the setting of the resistance values of the resistors 124 to 130 because the level of the output voltage of the bridge sensor 11 is very small. Has been. The AD converter 14 converts the voltage output from the instrumentation amplifier 12 into a digital signal and supplies the digital signal to a subsequent signal processing circuit (not shown). Accordingly, the degree of inclination of the measurement object can be obtained from the difference voltage between the two output voltages output from the bridge sensor 11. However, if the above-described offset is included in this differential voltage, this offset appears as an error in the digital signal output from the AD converter 14.

そこで、測定対象物が傾斜していないときの、ブリッジ型センサー１１から出力される２つの出力電圧の差電圧（オフセット）を事前に求めておき、その差電圧をキャンセルするためのアナログ電圧を抵抗１３０に印加することにより、ＡＤコンバータ１４のデジタル信号に含まれるオフセットを取り除くことができる。ＤＡコンバータ１３は、このアナログ電圧に対応するデジタル信号をＤＡ変換するものである。
特開２０００−２１４０２９ Therefore, a difference voltage (offset) between two output voltages output from the bridge-type sensor 11 when the measurement object is not tilted is obtained in advance, and an analog voltage for canceling the difference voltage is set as a resistance. By applying to 130, the offset contained in the digital signal of the AD converter 14 can be removed. The DA converter 13 DA converts a digital signal corresponding to the analog voltage.
JP2000-214029

ここで、ＤＡコンバータ１３は、ＡＤコンバータ１４から出力されるデジタル信号に対するオフセットの影響を除去する目的で設けられるものである。つまり、ＤＡコンバータ１３の分解能は、ＡＤコンバータ１４の１ビット当たりの分解能で表される電圧を当該電圧の範囲内で更に調整できる必要があるため、ＡＤコンバー１４の分解能に比べて高い分解能であることが要求される。従って、オフセット調整回路のコストアップを招き、このオフセット調整回路を集積回路で構成する場合にはチップ面積が増大するといった問題があった。 Here, the DA converter 13 is provided for the purpose of removing the influence of the offset on the digital signal output from the AD converter 14. That is, the resolution of the DA converter 13 is higher than the resolution of the AD converter 14 because it is necessary to further adjust the voltage represented by the resolution per bit of the AD converter 14 within the range of the voltage. Is required. Therefore, the cost of the offset adjustment circuit is increased, and there is a problem that the chip area increases when the offset adjustment circuit is constituted by an integrated circuit.

前述した課題を解決する主たる本発明は、ブリッジ型センサーの出力電圧が印加される差動増幅回路と、前記差動増幅回路の出力電圧を第１デジタル信号に変換するＡＤコンバータと、前記ブリッジ型センサーのオフセットに応じて発生する前記第１デジタル信号を調整するための第２デジタル信号を保持する保持回路と、前記第１デジタル信号及び前記第２デジタル信号を加算する演算回路と、前記ブリッジ型センサーのオフセットに応じて発生する前記差動増幅回路の出力電圧を調整するための第３デジタル信号をアナログ電圧に変換する、前記ＡＤコンバータの分解能より低い分解能のＤＡコンバータと、を備えたことを特徴とする。 The main present invention that solves the above-described problems includes a differential amplifier circuit to which an output voltage of a bridge-type sensor is applied, an AD converter that converts the output voltage of the differential amplifier circuit into a first digital signal, and the bridge-type sensor. A holding circuit for holding a second digital signal for adjusting the first digital signal generated according to a sensor offset; an arithmetic circuit for adding the first digital signal and the second digital signal; and the bridge type A DA converter having a resolution lower than the resolution of the AD converter, which converts an analog voltage into a third digital signal for adjusting an output voltage of the differential amplifier circuit generated according to a sensor offset. Features.

本発明によれば、ＤＡコンバータの分解能をＡＤコンバータの分解能よりも低くしたにも関わらず、ブリッジ型センサーのオフセットに対してＡＤコンバータの出力を精度よく調整することができる。 According to the present invention, it is possible to accurately adjust the output of the AD converter with respect to the offset of the bridge type sensor even though the resolution of the DA converter is lower than the resolution of the AD converter.

本明細書および添付図面の記載により、少なくとも以下の事項が明らかとなる。 At least the following matters will become apparent from the description of this specification and the accompanying drawings.

＝＝＝第１実施形態＝＝＝
図１は、本発明の一実施形態に係るオフセット調整回路の構成を示す図である。尚、図１に開示される構成のうち、図３に開示される構成と同一のものに対しては同一番号を付し、その説明を省略することとする。尚、第１実施形態を示す図１においては、破線で囲まれた構成はチップ上に集積化された集積回路１０１であり、ブリッジ型センサー１１は集積回路１０１の外付けの構成となっているものとする。この場合、集積回路１０１自体がオフセット調整回路１００を指すこととなる。但し、この構成に限定されることなく、ブリッジ型センサー１１を集積回路１０１の内部に集積化することも可能である。この場合、ブリッジ型センサー１１及び集積回路１０１がオフセット調整回路１００を指すこととなる。 === First Embodiment ===
FIG. 1 is a diagram illustrating a configuration of an offset adjustment circuit according to an embodiment of the present invention. Of the configurations disclosed in FIG. 1, the same components as those disclosed in FIG. In FIG. 1 showing the first embodiment, the configuration surrounded by a broken line is an integrated circuit 101 integrated on a chip, and the bridge sensor 11 is an external configuration of the integrated circuit 101. Shall. In this case, the integrated circuit 101 itself indicates the offset adjustment circuit 100. However, the present invention is not limited to this configuration, and the bridge-type sensor 11 can be integrated in the integrated circuit 101. In this case, the bridge sensor 11 and the integrated circuit 101 indicate the offset adjustment circuit 100.

図１において、オフセット調整回路１００は、集積回路１０１内に集積されるインスツルメンテーションアンプ１２と、ＡＤコンバータ１４と、保持回路１５と、演算回路１６と、ＤＡコンバータ１７とを有する。 In FIG. 1, the offset adjustment circuit 100 includes an instrumentation amplifier 12 integrated in an integrated circuit 101, an AD converter 14, a holding circuit 15, an arithmetic circuit 16, and a DA converter 17.

インスツルメンテーションアンプ１２は、ブリッジ型センサー１１の抵抗１１Ａ、１１Ｂ及び抵抗１１Ｃ、１１Ｄの各接続点から出力される出力電圧ＶＯＵＴ１、ＶＯＵＴ２の差電圧を増幅する。 The instrumentation amplifier 12 amplifies the difference voltage between the output voltages VOUT1 and VOUT2 output from the connection points of the resistors 11A and 11B and the resistors 11C and 11D of the bridge sensor 11.

ＡＤコンバータ１４はインスツルメンテーションアンプ１２から出力される電圧を第１デジタル信号にＡＤ変換する。ここで、ブリッジ型センサー１１に対して偏差が生じていない場合、出力電圧ＶＯＵＴ１、ＶＯＵＴ２間の差電圧は理想的にはゼロである。しかしながら、ブリッジ型センサー１１を構成する抵抗１１Ａ乃至１１Ｄの抵抗値のばらつきや温度依存性に起因して、ブリッジ型センサー１１に偏差が生じていないにも関わらずゼロ以外の差電圧が生じていると、この差電圧がブリッジ型センサー１１のオフセットとなり、ＡＤコンバータ１４から出力される第１デジタル信号に対して誤差として現れることになる。換言すれば、このときのＡＤコンバータ１４の入力電圧が当該ＡＤコンバータの電源電圧の１／２からずれてしまう。従って、ＡＤコンバータ１４が第１デジタル信号を出力する前に、第１デジタル信号に含まれる誤差をできる限り取り除いておくことが望ましい。ＤＡコンバータ１７は、インスツルメンテーションアンプ１２に設けられる抵抗１３０の一端に対し、インスツルメンテーションアンプ１２から出力される電圧を調整するための第３デジタル信号をＤＡ変換して得られる調整用電圧（アナログ電圧）を印加し、第１デジタル信号に含まれるブリッジ型センサー１１のオフセットに起因する誤差を低減するために設けられたものである。尚、本実施形態では、後述するが、ＤＡコンバータ１７から出力される調整用電圧だけでは取り除けなかった第１デジタル信号に含まれる誤差を、ＡＤコンバータ１４の後段で取り除く手段を有するため、ＤＡコンバータ１７に対してＡＤコンバータ１４の分解能よりも高い分解能は要求されない。つまり、ＡＤコンバータ１４のビット数よりもビット数が少ないＤＡコンバータ１７を用意すれば事足りることになる。具体的には、ＤＡコンバータ１７のビット数は、第３デジタル信号の最下位ビットが＋１又は−１変化したときのインスツルメンテーションアンプ１２の出力電圧をＡＤコンバータ１４にてＡＤ変換した場合の第１デジタル信号がすべて“１”又は全て“０”となることがない程度のビット数であればよい。そして、ブリッジ型センサー１１に偏差が生じていないときのインスツルメンテーションアンプ１２の出力電圧をＡＤコンバータ１４の電源電圧の１／２に最も近くするための第３デジタル信号を予め用意し、ＤＡコンバータ１７にてＤＡ変換する。 The AD converter 14 AD converts the voltage output from the instrumentation amplifier 12 into a first digital signal. Here, when there is no deviation with respect to the bridge-type sensor 11, the difference voltage between the output voltages VOUT1 and VOUT2 is ideally zero. However, due to variations in resistance values of the resistors 11A to 11D constituting the bridge sensor 11 and temperature dependence, a difference voltage other than zero is generated even though there is no deviation in the bridge sensor 11. This differential voltage becomes an offset of the bridge-type sensor 11 and appears as an error with respect to the first digital signal output from the AD converter 14. In other words, the input voltage of the AD converter 14 at this time deviates from ½ of the power supply voltage of the AD converter. Therefore, before the AD converter 14 outputs the first digital signal, it is desirable to remove as much as possible the error included in the first digital signal. The DA converter 17 is for adjustment obtained by DA-converting a third digital signal for adjusting the voltage output from the instrumentation amplifier 12 with respect to one end of the resistor 130 provided in the instrumentation amplifier 12. The voltage (analog voltage) is applied to reduce an error caused by the offset of the bridge-type sensor 11 included in the first digital signal. In the present embodiment, as will be described later, since there is means for removing an error included in the first digital signal, which could not be removed only by the adjustment voltage output from the DA converter 17, in the subsequent stage of the AD converter 14, the DA converter 17, a resolution higher than that of the AD converter 14 is not required. That is, it is sufficient to prepare a DA converter 17 having a smaller number of bits than that of the AD converter 14. Specifically, the number of bits of the DA converter 17 is the same as that when the AD converter 14 AD converts the output voltage of the instrumentation amplifier 12 when the least significant bit of the third digital signal changes by +1 or −1. It is sufficient that the number of bits is such that the first digital signals are not all “1” or all “0”. Then, a third digital signal is prepared in advance to make the output voltage of the instrumentation amplifier 12 closest to ½ of the power supply voltage of the AD converter 14 when there is no deviation in the bridge-type sensor 11. The converter 17 performs DA conversion.

保持回路１５は、ＡＤコンバータ１４から出力される第１デジタル信号に含まれる誤差を取り除くための第２デジタル信号を保持する。 The holding circuit 15 holds a second digital signal for removing an error included in the first digital signal output from the AD converter 14.

演算回路１６は、ＡＤコンバータ１４から出力される第１デジタル信号と、この第１デジタル信号に含まれる誤差を取り除くための第２デジタル信号とを加算し、偏差の度合いを求めるための後段の信号処理回路（不図示）に出力する。ここで、ブリッジ型センサー１１に偏差が生じていないときのインスツルメンテーションアンプ１２の出力電圧をＡＤコンバータ１４でＡＤ変換して得られる第１デジタル信号が、ＡＤコンバータ１４の電源電圧の１／２をＡＤ変換して得られるデジタル信号からどれだけずれているのかを予め測定しておき、このずれ量に相当する第２デジタル信号を用意すればよい。 The arithmetic circuit 16 adds a first digital signal output from the AD converter 14 and a second digital signal for removing an error included in the first digital signal, and a subsequent signal for obtaining a degree of deviation. Output to a processing circuit (not shown). Here, the first digital signal obtained by AD conversion of the output voltage of the instrumentation amplifier 12 when the deviation is not generated in the bridge sensor 11 is 1 / of the power supply voltage of the AD converter 14. It is only necessary to measure in advance how much the 2 is deviated from the digital signal obtained by AD conversion, and to prepare a second digital signal corresponding to this deviation amount.

尚、第２デジタル信号は、保持回路１５に固定的に記憶させておいてもよいが、別途、第２デジタル信号が記憶されたフラッシュメモリなどの不揮発性メモリ（不図示）を用意しておき、オフセット調整回路１００が起動されるたびに、不揮発性メモリから第２デジタル信号を読み出して保持回路１５にセットしてもよい。また、第３デジタル信号は、例えば上記の不揮発性メモリやレジスタ（不図示）に予め固定的に記憶させておき、オフセット調整回路１００が起動されるたびに、不揮発性メモリやレジスタから第３デジタル信号を読み出してＤＡコンバータ１７に入力させればよい。 The second digital signal may be fixedly stored in the holding circuit 15, but a non-volatile memory (not shown) such as a flash memory storing the second digital signal is separately prepared. Each time the offset adjustment circuit 100 is activated, the second digital signal may be read from the nonvolatile memory and set in the holding circuit 15. The third digital signal is stored in advance in, for example, the above-described nonvolatile memory or register (not shown), and the third digital signal is output from the nonvolatile memory or register every time the offset adjustment circuit 100 is activated. The signal may be read out and input to the DA converter 17.

ここで、インスツルメンテーションアンプ１２における要部の電圧について説明する。尚、差動増幅回路１２１、１２２の出力電圧を各々Ｖ１、Ｖ２とし、差動増幅回路１２３の＋端子に印加される入力電圧をＶ３とし、抵抗１３０の一端に印加されるＤＡコンバータ１７から出力される調整用電圧をＶＤＡＣとし、差動増幅回路１２３の出力電圧すなわちインスツルメンテーションアンプ１２の出力電圧をＶＯＵＴ３とする。また、抵抗１２５の抵抗値をＲ１、抵抗１２４、１２６の抵抗値をＲ２、抵抗１２７、１２８の抵抗値をＲ３、抵抗１２９、１３０の抵抗値をＲ４とする（但し、Ｒ１≠Ｒ２≠Ｒ３≠Ｒ４）。 Here, the voltage of the main part in the instrumentation amplifier 12 will be described. The output voltages of the differential amplifier circuits 121 and 122 are V1 and V2, respectively, the input voltage applied to the + terminal of the differential amplifier circuit 123 is V3, and output from the DA converter 17 applied to one end of the resistor 130. The adjusted voltage is VDAC, and the output voltage of the differential amplifier circuit 123, that is, the output voltage of the instrumentation amplifier 12, is VOUT3. The resistance value of the resistor 125 is R1, the resistance value of the resistors 124 and 126 is R2, the resistance value of the resistors 127 and 128 is R3, and the resistance value of the resistors 129 and 130 is R4 (provided that R1 ≠ R2 ≠ R3 ≠ R4).

この場合、差動増幅回路１２１の出力電圧Ｖ１は以下の式（１）で表される。

In this case, the output voltage V1 of the differential amplifier circuit 121 is expressed by the following equation (1).

また、差動増幅回路１２２の出力電圧Ｖ２は以下の式（２）で表される。

The output voltage V2 of the differential amplifier circuit 122 is expressed by the following equation (2).

また、差動増幅回路１２３の＋端子に印加される電圧Ｖ３は以下の式（３）で表される。

The voltage V3 applied to the + terminal of the differential amplifier circuit 123 is expressed by the following formula (3).

また、差動増幅回路１２４の出力電圧ＶＯＵＴ３は以下の式（４）で表される。

Further, the output voltage VOUT3 of the differential amplifier circuit 124 is expressed by the following equation (4).

更に、式（４）に式（３）を代入することにより出力電圧ＶＯＵＴ３を式（５）に示すように調整用電圧ＶＤＡＣとの関係で示すことができる。

Further, by substituting Equation (3) into Equation (4), the output voltage VOUT3 can be expressed in relation to the adjustment voltage VDAC as shown in Equation (5).

つまり、ＡＤコンバータ１４に印加されるインスツルメンテーションアンプ１２の出力電圧ＶＯＵＴ３は、ＤＡコンバータ１７から出力される調整用電圧ＶＤＡＣそのものを加算（又は減算）することにより調整することが可能であることが分かる。 That is, the output voltage VOUT3 of the instrumentation amplifier 12 applied to the AD converter 14 can be adjusted by adding (or subtracting) the adjustment voltage VDAC itself output from the DA converter 17. I understand.

説明の便宜上、例えば、ＡＤコンバータ１４のビット数を１０ビット、ＡＤコンバータ１４及びＤＡコンバータ１７に共通する電源電圧を３Ｖとする。この場合、ＡＤコンバータ１４の最小分解能は約３ｍＶ（＝３Ｖ／２の１０乗）となる。また例えば、第２デジタル信号を用いることにより、第1デジタル信号（１０ビット）の最下位ビットを８段階に調整できるものと仮定すると、ＤＡコンバータ１７に要求される最小分解能は２４ｍＶ（＝３ｍＶ×８）で済むことになる。この場合、ＤＡコンバータ１７のビット数は、分解能を３ビット分低くできることと、調整用電圧ＶＤＡＣそのものの加算により出力電圧ＶＯＵＴ３を変更できる。つまりＡＤコンバータ１４のビット数が１０ビットの場合、図４に示すＤＡコンバータ１３のビット数は１０ビットより多いビット数として最小でも１１ビット必要である。これに対し、図１を採用することにより、ＤＡコンバータ１３をＤＡコンバータ１７に置き換えることで、ＤＡコンバータ１７のビット数を８（＝１１−３）ビットとできる。 For convenience of explanation, for example, the number of bits of the AD converter 14 is 10 bits, and the power supply voltage common to the AD converter 14 and the DA converter 17 is 3V. In this case, the minimum resolution of the AD converter 14 is about 3 mV (= 3V / 2 to the 10th power). Further, for example, assuming that the least significant bit of the first digital signal (10 bits) can be adjusted in 8 steps by using the second digital signal, the minimum resolution required for the DA converter 17 is 24 mV (= 3 mV × 8) will suffice. In this case, the number of bits of the DA converter 17 can change the output voltage VOUT3 by reducing the resolution by 3 bits and adding the adjustment voltage VDAC itself. That is, when the number of bits of the AD converter 14 is 10, the number of bits of the DA converter 13 shown in FIG. On the other hand, by adopting FIG. 1, by replacing the DA converter 13 with the DA converter 17, the number of bits of the DA converter 17 can be made 8 (= 11-3) bits.

このように、ＡＤコンバータ１４の後段で第１デジタル信号に含まれる誤差を取り除く構成としたため、ＤＡコンバータ１７のビット数をＡＤコンバータ１４のビット数よりも少なくすることができることは明らかである。 As described above, since the error included in the first digital signal is removed after the AD converter 14, it is obvious that the number of bits of the DA converter 17 can be made smaller than the number of bits of the AD converter 14.

以上より、本発明のオフセット調整回路によれば、ＤＡコンバータ１７の分解能をＡＤコンバータ１４の分解能より低くしても、ブリッジ型センサーのオフセットを精度良く調整することが可能となる。よってＤＡコンバータ１７の分解能がＡＤコンバータ１４の分解能より低くて済むので、低コスト化することができ、特にオフセット調整回路１００を集積化した場合には集積回路１０１のチップ面積を減らすことができる。また、上記の如くＤＡコンバータ１７のビット数をＡＤコンバータ１４のビット数よりも少なくできるが、ＤＡコンバータ１７自体はトランジスタ、コンデンサ、抵抗を含む周知の構成であるため、これらの素子のばらつきを実際には無視することができない。特に、ＤＡコンバータ１７のビット数を少なくするほど、インスツルメンテーションアンプ１２の出力電圧ＶＯＵＴ３に現れる調整用電圧Ｖ３の誤差の影響が大きくなる。しかしながら、この影響を含む第１デジタル信号は、第２デジタル信号を加算する所謂デジタル処理で誤差を除去するための処理が行われる。そのため、演算回路１６から、ブリッジ型センサー１１のオフセットを除去できる程度の極めて精度の高い出力を得ることが可能となる。 As described above, according to the offset adjustment circuit of the present invention, it is possible to accurately adjust the offset of the bridge type sensor even if the resolution of the DA converter 17 is lower than the resolution of the AD converter 14. Therefore, since the resolution of the DA converter 17 may be lower than the resolution of the AD converter 14, the cost can be reduced. In particular, when the offset adjustment circuit 100 is integrated, the chip area of the integrated circuit 101 can be reduced. Although the number of bits of the DA converter 17 can be made smaller than the number of bits of the AD converter 14 as described above, the DA converter 17 itself has a well-known configuration including a transistor, a capacitor, and a resistor. Cannot be ignored. In particular, as the number of bits of the DA converter 17 is reduced, the influence of the error of the adjustment voltage V3 appearing in the output voltage VOUT3 of the instrumentation amplifier 12 becomes larger. However, the first digital signal including this influence is subjected to processing for removing an error by so-called digital processing for adding the second digital signal. Therefore, it is possible to obtain an extremely accurate output from the arithmetic circuit 16 that can remove the offset of the bridge-type sensor 11.

＝＝＝第２実施形態＝＝＝
図２は、本発明の第２実施形態に係るオフセット調整回路の構成を示す図である。尚、図２に開示される構成のうち、図１に開示される構成と同一のものに対しては同一番号を付し、その説明を省略することとする。尚、図２においても図１と同様に、破線で囲まれた構成はチップ上に集積化された集積回路２０１であり、ブリッジ型センサー１１は集積回路２０１の外付けの構成となっているものとする。この場合、集積回路２０１自体がオフセット調整回路２００を指すこととなる。但し、この構成に限定されることなく、ブリッジ型センサー１１を集積回路２０１の内部に集積化することも可能である。この場合、ブリッジ型センサー１１及び集積回路２０１がオフセット調整回路２００を指すこととなる。 === Second Embodiment ===
FIG. 2 is a diagram showing a configuration of an offset adjustment circuit according to the second embodiment of the present invention. 2 that are the same as those disclosed in FIG. 1 are assigned the same reference numerals and descriptions thereof are omitted. In FIG. 2, as in FIG. 1, the configuration surrounded by the broken line is an integrated circuit 201 integrated on the chip, and the bridge type sensor 11 is an external configuration of the integrated circuit 201. And In this case, the integrated circuit 201 itself indicates the offset adjustment circuit 200. However, the present invention is not limited to this configuration, and the bridge-type sensor 11 can be integrated in the integrated circuit 201. In this case, the bridge sensor 11 and the integrated circuit 201 indicate the offset adjustment circuit 200.

図２において、オフセット調整回路２００は、集積回路２０１内に集積されるインスツルメンテーションアンプ１２と、ＡＤコンバータ１４と、ＤＡコンバータ１７と、電源電圧監視回路１８と、選択回路１９と、保持回路２０と、演算回路２１とを有する。 In FIG. 2, an offset adjustment circuit 200 includes an instrumentation amplifier 12, an AD converter 14, a DA converter 17, a power supply voltage monitoring circuit 18, a selection circuit 19, and a holding circuit integrated in an integrated circuit 201. 20 and an arithmetic circuit 21.

電源電圧監視回路１８は、定電圧発生回路１８１と、入力抵抗１８２及び帰還抵抗１８３が接続された誤差増幅回路１８４とを含み、電源電圧ＶＤＤが変動したか否かを監視する。定電圧発生回路１８１には、例えばバンドギャップ回路などの温度変化の影響を受けることのない回路を採用することができる。また、入力抵抗１８２の一端には集積回路２０１全体を動作させるための電源電圧ＶＤＤが印加される。これにより、誤差増幅回路１８４は、定電圧発生回路１８１から発生する定電圧と入力抵抗１８２の他端に発生する電源電圧ＶＤＤに応じた電圧とを比較し、両電圧の差を示す誤差電圧ＶＥＲを出力する。換言すると、定電圧発生回路１８１から発生する電圧が一定であるため、誤差増幅回路１８４は電源電圧ＶＤＤの変動を誤差電圧ＶＥＲの形で出力する。 The power supply voltage monitoring circuit 18 includes a constant voltage generation circuit 181 and an error amplification circuit 184 to which an input resistor 182 and a feedback resistor 183 are connected, and monitors whether the power supply voltage VDD has fluctuated. As the constant voltage generation circuit 181, a circuit that is not affected by temperature changes, such as a band gap circuit, can be used. A power supply voltage VDD for operating the entire integrated circuit 201 is applied to one end of the input resistor 182. As a result, the error amplifying circuit 184 compares the constant voltage generated from the constant voltage generating circuit 181 with the voltage corresponding to the power supply voltage VDD generated at the other end of the input resistor 182, and the error voltage VER indicating the difference between the two voltages. Is output. In other words, since the voltage generated from the constant voltage generation circuit 181 is constant, the error amplification circuit 184 outputs the fluctuation of the power supply voltage VDD in the form of the error voltage VER.

ここで、電源電圧ＶＤＤはインスツルメンテーションアンプ１２自体の電源電圧としても使用される。またインスツルメンテーションアンプ１２の増幅率は数百〜数千倍程度に高く設定されている。そのため、電源電圧ＶＤＤが変動すると、電源電圧ＶＤＤの変動分がインスツルメンテーションアンプ１２における上記の増幅率で増幅されてしまい、インスツルメンテーションアンプ１２の出力電圧ＶＯＵＴ３に対する電源電圧ＶＤＤの変動を無視できなくなる可能性がある。即ち、インスツルメンテーションアンプ１２の電源電圧ＶＤＤに対する依存性を無視できなくなる可能性がある。そこで、後述する演算回路２１において、誤差電圧ＶＥＲを考慮した演算を行う。 Here, the power supply voltage VDD is also used as the power supply voltage of the instrumentation amplifier 12 itself. The amplification factor of the instrumentation amplifier 12 is set to be several hundred to several thousand times high. Therefore, when the power supply voltage VDD fluctuates, the fluctuation amount of the power supply voltage VDD is amplified by the amplification factor in the instrumentation amplifier 12, and the fluctuation of the power supply voltage VDD with respect to the output voltage VOUT3 of the instrumentation amplifier 12 is changed. There is a possibility that it cannot be ignored. That is, there is a possibility that the dependency of the instrumentation amplifier 12 on the power supply voltage VDD cannot be ignored. Therefore, the arithmetic circuit 21 to be described later performs an operation in consideration of the error voltage VER.

選択回路１９は、インスツルメンテーションアンプ１２から出力される出力電圧ＶＯＵＴ３及び電源電圧監視回路１８から出力される誤差電圧ＶＥＲの何れか一方を、選択信号に応じて相補的に出力する回路である。選択回路１９は、インバータ１９１と、Ｎ型ＭＯＳＦＥＴ１９２Ａ及びＰ型ＭＯＳＦＥＴ１９２Ｂのドレイン電極及びソース電極を接続したアナログスイッチ１９２と、Ｎ型ＭＯＳＦＥＴ１９３Ａ及びＰ型ＭＯＳＦＥＴ１９３Ｂのドレイン電極及びソース電極を接続したアナログスイッチ１９３と、を有する。そして、アナログスイッチ１９２の入力端には誤差電圧ＶＥＲが印加され、アナログスイッチ１９３の入力端には出力電圧ＶＯＵＴ３が印加される。更に、Ｎ型ＭＯＳＦＥＴ１９２Ａ及びＰ型ＭＯＳＦＥＴ１９３Ｂのゲートには選択信号が直接入力され、Ｐ型ＭＯＳＦＥＴ１９２Ｂ及びＮ型ＭＯＳＦＥＴ１９３Ａのゲートには選択信号がインバータ１９１を介して入力される。ここで、選択信号はハイレベル（論理“１”）の電圧とローレベル（論理“０”）の電圧を周期的に繰り返す所定周波数の矩形信号であり、集積回路２０１の外部に設けられるマイクロコンピュータ等（不図示）から選択回路１９に入力されるものである。そして、選択信号がハイレベルのとき、アナログスイッチ１９２がオンして誤差電圧ＶＥＲがＡＤコンバータ１４に出力され、選択信号がローレベルのとき、アナログスイッチ１９３がオンして出力電圧ＶＯＵＴ３がＡＤコンバータ１４に出力される。 The selection circuit 19 is a circuit that complementarily outputs one of the output voltage VOUT3 output from the instrumentation amplifier 12 and the error voltage VER output from the power supply voltage monitoring circuit 18 in accordance with the selection signal. . The selection circuit 19 includes an inverter 191, an analog switch 192 that connects the drain electrode and the source electrode of the N-type MOSFET 192A and the P-type MOSFET 192B, and an analog switch 193 that connects the drain electrode and the source electrode of the N-type MOSFET 193A and the P-type MOSFET 193B. Have. The error voltage VER is applied to the input terminal of the analog switch 192, and the output voltage VOUT3 is applied to the input terminal of the analog switch 193. Further, a selection signal is directly input to the gates of the N-type MOSFET 192A and the P-type MOSFET 193B, and a selection signal is input to the gates of the P-type MOSFET 192B and the N-type MOSFET 193A via the inverter 191. Here, the selection signal is a rectangular signal having a predetermined frequency that periodically repeats a high level (logic “1”) voltage and a low level (logic “0”) voltage, and is a microcomputer provided outside the integrated circuit 201. Etc. (not shown) are input to the selection circuit 19. When the selection signal is high level, the analog switch 192 is turned on and the error voltage VER is output to the AD converter 14, and when the selection signal is low level, the analog switch 193 is turned on and the output voltage VOUT3 is changed to the AD converter 14. Is output.

ＡＤコンバータ１４は、相補的に入力される誤差電圧ＶＥＲ及び出力電圧ＶＯＵＴ３をＡＤ変換し、第１デジタル信号を出力する。そして前述した演算回路２１において、ブリッジ型センサー１１のオフセットのみならず、電源電圧ＶＤＤの変動をも考慮した演算を第１デジタル信号に対して行うことになる。 The AD converter 14 AD-converts the error voltage VER and the output voltage VOUT3 that are complementarily input, and outputs a first digital signal. In the arithmetic circuit 21 described above, the first digital signal is calculated in consideration of not only the offset of the bridge sensor 11 but also the fluctuation of the power supply voltage VDD.

ここで、図３の電源電圧ＶＤＤと第１デジタル信号との関係を示す特性図を用いて、演算回路２１においていかなる演算が必要であるかについて説明する。尚、図３において、横軸は電源電圧ＶＤＤの値を示し、縦軸はＡＤコンバータ１４から出力される第１デジタル信号の分解能を１０進数で示している。説明の便宜上、ＡＤコンバータ１４は１０ビットの分解能を有するものとし、電源電圧ＶＤＤは定常状態で３Ｖであるものとする。 Here, what kind of calculation is necessary in the arithmetic circuit 21 will be described using the characteristic diagram showing the relationship between the power supply voltage VDD and the first digital signal in FIG. In FIG. 3, the horizontal axis indicates the value of the power supply voltage VDD, and the vertical axis indicates the resolution of the first digital signal output from the AD converter 14 in decimal. For convenience of explanation, it is assumed that the AD converter 14 has a resolution of 10 bits, and the power supply voltage VDD is 3 V in a steady state.

ＡＤコンバータ１４から出力される第１デジタル信号を１０進数で表した場合、当該第１デジタル信号は最小０から最大１０２３（＝２の１０乗）の範囲で変化することが可能である。ＡＤコンバータ１４の電源電圧もＶＤＤであることから、ブリッジ型センサー１１に偏差が生じていない場合、第１デジタル信号は常に電源電圧ＶＤＤの１／２に相当する中間値５１２に一定に保持されることが理想的である（図３Ａ線）。しかし、実際には先に説明したように、ブリッジ型センサー１１のオフセットやインスツルメンテーションアンプ１２の電源電圧ＶＤＤに対する依存性がＡＤコンバータ１４のＡＤ変換に影響を与えるため、第１デジタル信号に対して何らかの調整処理を行わない限り、Ａ線に示すような電源電圧ＶＤＤの変動に対して一定となる第１デジタル信号を得ることは困難である。ＤＡコンバータ１７の分解能がＡＤコンバータ１４の分解能よりも低い場合、演算回路２１における演算処理を施される前の第１デジタル信号は、電源電圧ＶＤＤに対して負の勾配を有する一次関数の関係をもって変化することが実験等により求められている（図３のＢ線）。 When the first digital signal output from the AD converter 14 is represented by a decimal number, the first digital signal can change in a range from a minimum of 0 to a maximum of 1023 (= 2 to the 10th power). Since the power supply voltage of the AD converter 14 is also VDD, when there is no deviation in the bridge-type sensor 11, the first digital signal is always held constant at an intermediate value 512 corresponding to 1/2 of the power supply voltage VDD. Ideally (line 3A). However, in fact, as described above, the dependency of the offset of the bridge sensor 11 and the power supply voltage VDD of the instrumentation amplifier 12 affects the AD conversion of the AD converter 14. On the other hand, unless any adjustment process is performed, it is difficult to obtain the first digital signal that is constant with respect to the fluctuation of the power supply voltage VDD as shown by the A line. When the resolution of the DA converter 17 is lower than the resolution of the AD converter 14, the first digital signal before being subjected to the arithmetic processing in the arithmetic circuit 21 has a linear function relationship having a negative gradient with respect to the power supply voltage VDD. It is calculated | required by experiment etc. to change (B line of FIG. 3).

そして、Ａ線及びＢ線を比較することにより以下の情報が求められる。先ず、電源電圧ＶＤＤが横軸で１Ｖ増加したとき、第１デジタル信号は縦軸で例えば−５０変化する（以下、−５０ＬＳＢと称する）。つまり、電源電圧ＶＤＤの変化に対する第１デジタル信号の変化の割合が固定的な値である−５０ＬＳＢ／Ｖ（第１情報）として求められる。また、電源電圧ＶＤＤが定常状態（３Ｖ）であるとき、Ａ線とＢ線との差は５２０−５１２＝８（以下、８ＬＳＢと称する）となる。つまり、Ｂ線に示す第１デジタル信号とＡ線に示す理想的な目標デジタル信号との差は、ブリッジ型センサー１１に偏差が生じていないときのオフセットに相当する固定的な値である８ＬＳＢ（第２情報）となる。そこで、演算回路２１は、上記の第１情報及び第２情報を使用し、第１デジタル信号を調整するように演算処理を行う。 And the following information is calculated | required by comparing A line and B line. First, when the power supply voltage VDD increases by 1 V on the horizontal axis, the first digital signal changes, for example, by −50 on the vertical axis (hereinafter referred to as −50 LSB). That is, the ratio of the change in the first digital signal to the change in the power supply voltage VDD is obtained as a fixed value of −50 LSB / V (first information). When the power supply voltage VDD is in a steady state (3 V), the difference between the A line and the B line is 520−512 = 8 (hereinafter referred to as 8LSB). That is, the difference between the first digital signal shown on the B line and the ideal target digital signal shown on the A line is 8LSB (a fixed value corresponding to the offset when no deviation occurs in the bridge-type sensor 11). Second information). Therefore, the arithmetic circuit 21 uses the first information and the second information to perform arithmetic processing so as to adjust the first digital signal.

保持回路２０は、例えば不揮発性メモリから構成されており、上記の第１情報及び第２情報を保持する。ここで、誤差電圧ＶＥＲをＡＤ変換して得られる第１デジタル信号は、電源電圧ＶＤＤが３Ｖからどれだけずれているのかを示す値であり、図３の横軸に示す電源電圧ＶＤＤの値そのものを示す値ではない。そこで、保持回路２０は、誤差電圧ＶＥＲに相当する第１デジタル信号と、この誤差電圧ＶＥＲが発生したときの電源電圧ＶＤＤに相当するデジタル信号と、を対応付けたテーブルデータを更に有している。 The holding circuit 20 is composed of, for example, a non-volatile memory, and holds the first information and the second information. Here, the first digital signal obtained by AD-converting the error voltage VER is a value indicating how much the power supply voltage VDD is deviated from 3 V, and the value of the power supply voltage VDD shown on the horizontal axis in FIG. 3 itself. It is not a value indicating Therefore, the holding circuit 20 further includes table data in which the first digital signal corresponding to the error voltage VER and the digital signal corresponding to the power supply voltage VDD when the error voltage VER is generated are associated with each other. .

演算回路２１は、以下の演算式（６）に従って演算処理を行い、この演算処理の結果を、ブリッジ型センサー１１の偏差を求めるための後段の信号処理回路に供給する。この演算処理の結果ＡＤＣＲＴは以下のように表される。

The arithmetic circuit 21 performs arithmetic processing according to the following arithmetic expression (6), and supplies the result of this arithmetic processing to a subsequent signal processing circuit for obtaining the deviation of the bridge-type sensor 11. As a result of this arithmetic processing, ADCRT is expressed as follows.

尚、式（６）において、“−５０”は電源電圧ＶＤＤの変化に対する第１デジタル信号の変化の割合を示す固定値である。また、“ΔＶ”は、誤差電圧ＶＥＲをＡＤ変換して得られる第１デジタル信号から保持回路２０内のテーブルデータを参照して導き出される電源電圧Ｖ’と３Ｖとの差（３−Ｖ’）を示す値である。また、“ＡＤＯＵＴ”はＡＤコンバータ１４から出力された第１デジタル信号である。更に、“８”はブリッジ型センサー１１に偏差が生じていないときのオフセットに相当する固定値である。 In Equation (6), “−50” is a fixed value indicating the rate of change of the first digital signal with respect to the change of the power supply voltage VDD. “ΔV” is the difference (3-V ′) between the power supply voltage V ′ and 3 V derived from the first digital signal obtained by AD converting the error voltage VER by referring to the table data in the holding circuit 20. Is a value indicating “ADOUT” is a first digital signal output from the AD converter 14. Further, “8” is a fixed value corresponding to an offset when no deviation occurs in the bridge-type sensor 11.

具体的には、ＡＤコンバータ１４から誤差電圧ＶＥＲをＡＤ変換した第１デジタル信号と出力電圧ＶＯＵＴ３をＡＤ変換した第１デジタル信号とが選択信号で切り替えられて１度ずつ出力される。すると、演算回路２１は、誤差電圧ＶＥＲ及び出力電圧ＶＯＵＴ３に対応する２つの第１デジタル信号をともに取り込んだ状態で、保持回路２０に保持されている情報を参照しつつ、式（６）に従って、ブリッジ型センサー１１のオフセットのみならず、電源電圧ＶＤＤの変動をも考慮した演算を行う。 Specifically, the AD converter 14 switches between the first digital signal obtained by AD-converting the error voltage VER and the first digital signal obtained by AD-converting the output voltage VOUT3, and is output one by one. Then, the arithmetic circuit 21 refers to the information held in the holding circuit 20 in a state where the two first digital signals corresponding to the error voltage VER and the output voltage VOUT3 are taken together, according to the equation (6). The calculation is performed in consideration of not only the offset of the bridge-type sensor 11 but also the fluctuation of the power supply voltage VDD.

例えば、ブリッジ型センサー１１に偏差が生じていない場合において、電源電圧ＶＤＤが３Ｖから２Ｖへ変動すると、誤差電圧ＶＥＲは電源電圧ＶＤＤが−１Ｖ変化したことを示す値となり、この値がＡＤコンバータ１４でＡＤ変換され、このときの誤差電圧ＶＥＲに対応する第１デジタル信号ＡＤＯＵＴが出力される。一方、出力電圧ＶＯＵＴ３がＡＤコンバータ１４でＡＤ変換され、このときの出力電圧ＶＯＵＴ３に対応する値である５７０を示す第１デジタル信号ＡＤＯＵＴが出力される。演算回路２１は、双方の第１デジタル情報を取り込むと、式（６）の演算を行うために、保持回路２０から“−５０”“８”の情報を読み出して式（６）の該当位置に当てはめる。また、誤差電圧ＶＥＲに対応する第１デジタル信号を用いて保持回路２０内のテーブルデータを参照し、誤差電圧ＶＥＲに対応する電源電圧ＶＤＤとして２Ｖの値を保持回路２０から読み出し、式（６）の該当位置に当てはめる。すると、演算回路２１から出力される演算結果ＡＤＣＲＴは、
ＡＤＣＲＴ＝−５０・(３−２)＋（５７０−８）＝５１２
となる。つまり、ブリッジ型センサー１１に偏差が生じていないときの演算回路２１の出力は、常に電源電圧ＶＤＤの１／２をＡＤ変換した値となる。これは、ブリッジ型センサー１１のオフセットを常に取り除いていることと等価である。従って、ブリッジ型センサー１１に偏差が生じた場合には、ブリッジ型センサー１１のオフセットの影響と、インスツルメンテーションアンプ１２の電源電圧ＶＤＤによる依存性の影響とを排除した正しい偏差情報を後段の信号処理回路に供給することが可能となる
例えば、ブリッジ型センサー１１が傾斜センサーである場合の一例を説明する。傾斜センサーの傾斜角度が０度の場合、演算回路２１の演算結果ＡＤＣＲＴは上記の如く５１２となる。また、傾斜センサーの傾斜角度がプラス９０度であり、電源電圧ＶＤＤが３Ｖから２Ｖで変動した場合、演算回路２１の演算結果ＡＤＣＲＴは−５０・(３−２)＋（７７０−８）＝７１２となる。また、傾斜センサーの傾斜角度がマイナス９０度であり、電源電圧ＶＤＤが３Ｖから２Ｖで変動した場合、演算回路２１の演算結果ＡＤＣＲＴは−５０・（３−２）＋（３７０−８）＝３１２となる。このように、第１デジタル信号に対して式（６）による演算を行った結果である値７１２、３１２は、傾斜センサーのオフセットの影響と、インスツルメンテーションアンプ１２の電源電圧ＶＤＤによる依存性の影響とを排除した正しい値であることが分かる。 For example, when there is no deviation in the bridge-type sensor 11 and the power supply voltage VDD changes from 3 V to 2 V, the error voltage VER becomes a value indicating that the power supply voltage VDD has changed by −1 V, and this value is the AD converter 14. The first digital signal ADOUT corresponding to the error voltage VER at this time is output. On the other hand, the output voltage VOUT3 is AD-converted by the AD converter 14, and a first digital signal ADOUT indicating a value 570 corresponding to the output voltage VOUT3 at this time is output. When the arithmetic circuit 21 captures both pieces of the first digital information, the arithmetic circuit 21 reads out the information “−50” and “8” from the holding circuit 20 and performs the operation of the expression (6), and puts the information in the corresponding position of the expression (6). Apply. Further, the table data in the holding circuit 20 is referred to using the first digital signal corresponding to the error voltage VER, and a value of 2V is read from the holding circuit 20 as the power supply voltage VDD corresponding to the error voltage VER. Apply to the corresponding position. Then, the calculation result ADCRT output from the calculation circuit 21 is
ADCRT = −50 · (3−2) + (570−8) = 512
It becomes. That is, the output of the arithmetic circuit 21 when there is no deviation in the bridge-type sensor 11 is always a value obtained by AD-converting 1/2 of the power supply voltage VDD. This is equivalent to always removing the offset of the bridge-type sensor 11. Therefore, when a deviation occurs in the bridge type sensor 11, correct deviation information excluding the influence of the offset of the bridge type sensor 11 and the influence of the dependency due to the power supply voltage VDD of the instrumentation amplifier 12 is obtained in the subsequent stage. For example, an example in which the bridge sensor 11 is a tilt sensor will be described. If the inclination angle of the inclined swash sensor 0 °, the operation result of the arithmetic circuit 21 ADCRT becomes 512 as described above. When the tilt angle of the tilt sensor is plus 90 degrees and the power supply voltage VDD varies from 3V to 2V, the calculation result ADCRT of the calculation circuit 21 is −50 · (3−2) + (770−8) = 712 It becomes. When the tilt angle of the tilt sensor is minus 90 degrees and the power supply voltage VDD varies from 3 V to 2 V, the calculation result ADCRT of the calculation circuit 21 is −50 · (3−2) + (370−8) = 312. It becomes. As described above, the values 712 and 312 obtained by performing the calculation according to Expression (6) on the first digital signal are dependent on the influence of the offset of the tilt sensor and the power supply voltage VDD of the instrumentation amplifier 12. It can be seen that this is a correct value that excludes the effects of.

尚、図２の実施形態においては、固定値“−５０”及び“８”と、テーブルデータとを保持回路２０に保持することとして説明したが、これに限定されるものではない。例えば、固定値“−５０”及び“８”は、演算回路２１内で式（６）を実行する論理回路などに予め固定的に設定されても良い。この場合、保持回路２０はテーブルデータのみを保持すればよいため、保持回路２０の規模を小さくすることが可能となる。 In the embodiment of FIG. 2, the fixed values “−50” and “8” and the table data are held in the holding circuit 20. However, the present invention is not limited to this. For example, the fixed values “−50” and “8” may be fixedly set in advance in a logic circuit that executes Expression (6) in the arithmetic circuit 21. In this case, since the holding circuit 20 only needs to hold table data, the size of the holding circuit 20 can be reduced.

また、保持回路２０をデータの書き換えが可能な不揮発性メモリなどで構成し、固定値“−５０”及び“８”とテーブルデータとを保持するようにしてもよい。更に、保持回路２０をレジスタなどで構成し、固定値“−５０”及び“８”及びテーブルデータが予め記憶されるとともに保持回路２０に対してデータの出力が可能な不揮発性メモリ等を、集積回路２０１の外部に設けてもよい。この場合、ブリッジ型センサー１１を他のブリッジ型センサーに取り替える必要があるとき、取替え後のブリッジ型センサーに関して実験等から求められた固定値やテーブルデータを外部の不揮発性メモリなどに記憶させておけば、この不揮発性メモリなどから読み出される固定値やテーブルデータを保持回路２０に読み込むことで、オフセット調整回路２００を動作させることができる。つまり、汎用性の高いオフセット調整回路を提供することが可能となる。 In addition, the holding circuit 20 may be configured by a non-volatile memory capable of rewriting data, and the fixed values “−50” and “8” and table data may be held. Further, the holding circuit 20 is configured by a register or the like, and a fixed value “−50” and “8” and table data are stored in advance, and a nonvolatile memory or the like that can output data to the holding circuit 20 is integrated. It may be provided outside the circuit 201. In this case, when it is necessary to replace the bridge-type sensor 11 with another bridge-type sensor, it is possible to store a fixed value or table data obtained from an experiment or the like regarding the bridge-type sensor after replacement in an external nonvolatile memory or the like. For example, the offset adjustment circuit 200 can be operated by reading a fixed value or table data read from the nonvolatile memory or the like into the holding circuit 20. That is, it is possible to provide a highly versatile offset adjustment circuit.

本発明の第１実施形態に係るオフセット調整回路の構成を示す図である。It is a figure which shows the structure of the offset adjustment circuit which concerns on 1st Embodiment of this invention. 本発明の第２実施形態に係るオフセット調整回路の構成を示す図である。It is a figure which shows the structure of the offset adjustment circuit which concerns on 2nd Embodiment of this invention. 電源電圧と第１デジタル信号との関係を示す特性図である。It is a characteristic view which shows the relationship between a power supply voltage and a 1st digital signal. 従来のオフセット調整回路の構成を示す図である。It is a figure which shows the structure of the conventional offset adjustment circuit.

Explanation of symbols

１２インスツルメンテーションアンプ
１４ＡＤコンバータ
１５保持回路
１６演算回路
１７ＤＡコンバータ
１８電源電圧監視回路
１９選択回路
２０保持回路
２１演算回路
１２１差動増幅回路
１２２差動増幅回路
１２３差動増幅回路
１８１定電圧発生回路
１８４誤差増幅回路 DESCRIPTION OF SYMBOLS 12 Instrumentation amplifier 14 AD converter 15 Holding circuit 16 Arithmetic circuit 17 DA converter 18 Power supply voltage monitoring circuit 19 Selection circuit 20 Holding circuit 21 Arithmetic circuit 121 Differential amplifier circuit 122 Differential amplifier circuit 123 Differential amplifier circuit 181 Constant voltage Generation circuit 184 Error amplification circuit

Claims

A differential amplifier circuit to which the output voltage of the bridge-type sensor is applied;
An AD converter that converts an output voltage of the differential amplifier circuit into a first digital signal;
A holding circuit for holding a second digital signal for adjusting the first digital signal generated according to the offset of the bridge-type sensor;
An arithmetic circuit for adding the first digital signal and the second digital signal;
A DA converter having a resolution lower than the resolution of the AD converter, which converts the third digital signal for adjusting the output voltage of the differential amplifier circuit generated according to the offset of the bridge-type sensor into an analog voltage;
An offset adjustment circuit comprising:

A differential amplifier circuit to which the output voltage of the bridge-type sensor is applied;
A power supply voltage monitoring circuit for monitoring power supply voltage fluctuations;
A selection circuit that complementarily selects and outputs the output voltage of the differential amplifier circuit or the power supply voltage monitoring circuit;
An AD converter that converts the output voltage selected and output from the selection circuit into a first digital signal;
A holding circuit for holding a second digital signal for adjusting the first digital signal generated in accordance with an offset of the bridge-type sensor and a change in the power supply voltage;
An arithmetic circuit for performing arithmetic processing based on the first digital signal and the second digital signal so as to adjust the first digital signal;
A DA converter having a resolution lower than the resolution of the AD converter, which converts the third digital signal for adjusting the output voltage of the differential amplifier circuit generated according to the offset of the bridge-type sensor into an analog voltage;
An offset adjustment circuit comprising:

The differential amplifier circuit includes: a first differential amplifier circuit to which one output voltage of the bridge-type sensor is applied; a second differential amplifier circuit to which the other output voltage of the bridge-type sensor is applied; An instrumentation amplifier including a differential amplifier circuit and a third differential amplifier circuit to which an output voltage of the second differential amplifier circuit is applied;
The offset adjustment circuit according to claim 2, wherein the analog voltage of the DA converter is applied to the third differential amplifier circuit together with the output voltage of the second differential amplifier circuit.

The power supply voltage monitoring circuit includes a constant voltage generation circuit that generates a constant voltage, and an error amplification circuit that outputs a voltage according to a difference between the power supply voltage and the constant voltage to the selection circuit.
The offset adjustment circuit according to claim 2.

The holding circuit includes first information indicating a ratio of a change in the first digital signal to a change in the power supply voltage under a condition in which the first digital signal is not adjusted, and the first information when the power supply voltage is a predetermined voltage. Holding the second digital signal having second information indicating a difference between the digital signal and the target digital signal;
The arithmetic circuit executes arithmetic processing based on the first digital signal and the second digital signal;
The offset adjustment circuit according to claim 2.