JP2008289352A - 昇圧電源回路及び液晶表示装置 - Google Patents

Abstract

【課題】入力電圧の変化に依らず、常に所定値の出力電圧を得ることができると共に、出力電流能力の低下を防ぐことができる昇圧電源回路を提供する。
【解決手段】端子Ｔ１と入力電圧Vinの供給ノードとの間に接続され制御信号φ２に応じて制御される電圧制御スイッチ回路３１と、端子Ｔ２とVinの供給ノードとの間に接続され、制御信号φ３に応じて制御される電圧制御スイッチ回路３２と、端子Ｔ３と端子Ｔ１との間に接続され、制御信号φ１に応じてスイッチ制御されるＰチャネルＭＯＳトランジスタ１５と、グランドと端子Ｔ２との間に接続され、制御信号φ４に応じてスイッチ制御されるＮチャネルＭＯＳトランジスタ１６と、出力電圧Voutを検出し、この検出結果に基づいて出力電圧Voutが所望値となるように電圧制御スイッチ回路３１、３２を制御する制御回路２０を具備する。
【選択図】図３

Description

本発明は、半導体集積回路に内蔵される電源回路に係り、例えば入力電圧を昇圧する昇圧電源回路及び昇圧電源回路を備えた液晶表示装置に関する。

バッテリの電圧によって動作する半導体集積回路では、電源電圧を安定化させる電源回路が内蔵される。また、バッテリの電圧を昇圧する昇圧電源回路が内蔵される場合もある。図１は、半導体集積回路に内蔵される従来の昇圧電源回路の一例を示している。この昇圧電源回路は２倍昇圧を行なうものであり、スイッチＳ２とＳ４がオンしているときはキャパシタＣ１が入力電圧Vinにより充電され、スイッチＳ１とＳ３がオンしているときはキャパシタＣ１を介してキャパシタＣ２が入力電圧Vinにより充電される。このような動作が繰り返し行われることにより、2Vinに相当する出力電圧Voutが生成される。

従来回路では、単純なスイッチ切り替え動作により、昇圧された電圧を容易に得ることができる。しかし、入力電圧Vinが変化すると、これに伴って出力電圧Voutの値も変化し、常に一定値の出力電圧が得られないという問題がある。また、得られた出力電圧Voutの安定化を図ろうとすると、回路構成が複雑化すると共に消費電流が多くなって出力電流能力が低下する。

なお、例えば特許文献１に記載された図７には、複数のキャパシタとスイッチとを用いた昇圧電源回路が開示されている。
特開２００６−１７８０１８号公報

本発明は、入力電圧の変化に依らず、常に所定値の出力電圧を得ることができると共に、出力電流能力の低下を防ぐことができる昇圧電源回路を提供することを目的とする。

本発明の第１実施態様の昇圧電源回路は、第１の昇圧用容量素子の一端が接続される第１の端子と入力電圧の供給ノードとの間に接続され、第１の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備えた第１の電圧制御スイッチ回路と、前記第１の昇圧用容量素子の他端が接続される第２の端子と前記入力電圧の供給ノードとの間に接続され、第２の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備えた第２の電圧制御スイッチ回路と、第２の昇圧用容量素子の一端が接続されると共に出力電圧が生成される第３の端子と前記第１の端子との間に接続され、第３の制御信号に応じてスイッチ制御される第１のスイッチ素子と、前記入力電圧の基準電圧側のノードと前記第２の端子との間に接続され、第４の制御信号に応じてスイッチ制御される第２のスイッチ素子と、前記第３の端子に生成される出力電圧を検出し、この検出結果に基づいて前記出力電圧が所望値となるように前記第１、第２の電圧制御スイッチ回路を制御する制御回路とを具備したことを特徴とする。

本発明の第２実施態様の昇圧電源回路は、第１の昇圧用容量素子の一端が接続される第１の端子と入力電圧の供給ノードとの間に接続され、第１の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第１の電圧制御スイッチ回路と、前記第１の昇圧用容量素子の他端が接続される第２の端子と前記入力電圧の供給ノードとの間に接続され、第２の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第２の電圧制御スイッチ回路と、第２の昇圧用容量素子の一端が接続される第３の端子と前記第１の端子との間に接続され、第３の制御信号に応じてスイッチ制御される第１のスイッチ素子と、前記第２の昇圧用容量素子の他端が接続される第４の端子と前記入力電圧の供給ノードとの間に接続され、第４の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第３の電圧制御スイッチ回路と、第３の昇圧用容量素子の一端が接続されると共に出力電圧が生成される第５の端子と前記第３の端子との間に接続され、第５の制御信号に応じてスイッチ制御される第２のスイッチ素子と、前記入力電圧の基準電圧側のノードと前記第２の端子との間に接続され、第６の制御信号に応じてスイッチ制御される第３のスイッチ素子と、前記入力電圧の基準電圧側のノードと前記第４の端子との間に接続され、第７の制御信号に応じてスイッチ制御される第４のスイッチ素子と、前記第５の端子に生成される前記出力電圧を検出し、この検出結果に基づいて前記出力電圧が所望値となるように前記第１、第２、第３の電圧制御スイッチ回路を制御する制御回路とを具備したことを特徴とする。

本発明の第３実施態様の液晶表示装置は、水平走査方向に沿った複数の走査線と垂直走査方向に沿った複数の信号線との交差部に、それぞれ画素を構成するための表示素子を有した液晶パネルと、前記複数の走査線をそれぞれ駆動するゲートドライバと、階調電圧を生成する階調電圧生成回路を有し、画像データに応じた前記階調電圧を選択し、前記複数の信号線をそれぞれ前記階調電圧により駆動するソースドライバとを具備する。前記階調電圧生成回路は、第１の昇圧用容量素子の一端が接続される第１の端子と入力電圧の供給ノードとの間に接続され、第１の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第１の電圧制御スイッチ回路と、前記第１の昇圧用容量素子の他端が接続される第２の端子と前記入力電圧の供給ノードとの間に接続され、第２の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第２の電圧制御スイッチ回路と、第２の昇圧用容量素子の一端が接続されると共に前記階調電圧が生成される第３の端子と前記第１の端子との間に接続され、第３の制御信号に応じてスイッチ制御される第１のスイッチ素子と、前記入力電圧の基準電圧側のノードと前記第２の端子との間に接続され、第４の制御信号に応じてスイッチ制御される第２のスイッチ素子と、前記第３の端子に生成される前記階調電圧を検出し、この検出結果に基づいて前記階調電圧が所望値となるように前記第１、第２の電圧制御スイッチ回路を制御する制御回路とを備えたことを特徴とする。

本発明によれば、入力電圧の変化に依らず、常に所定値の出力電圧を得ることができると共に、出力電流能力の低下を防ぐことができる昇圧電源回路を提供することが可能である。

まず、本発明の実施形態を説明する前に、図２を用いて本発明の原理を説明する。

図２は、入力電圧の２倍昇圧を行なう昇圧電源回路の一例を示している。この昇圧電源回路は、他の回路と共に、例えば半導体基板上に集積化され回路化されている。Vinは昇圧を行なう入力電圧、Voutは昇圧後の最終出力電圧、Ｔ１、Ｔ２、Ｔ３は外部端子である。端子Ｔ１、Ｔ２間には、昇圧用のキャパシタＣ１（第１の昇圧用容量素子）が接続される。端子Ｔ３とグランドとの間には、昇圧用のキャパシタＣ２（第２の昇圧用容量素子）が接続される。

端子Ｔ１と入力電圧Vinの供給ノードとの間には、スイッチ用のＰチャネルＭＯＳトランジスタ１１と、電圧制御用のＰチャネルＭＯＳトランジスタ１２のソース、ドレイン間が直列に接続されている。ＭＯＳトランジスタ１１のゲートには制御信号φ２が供給され、ＭＯＳトランジスタ１２のゲートには後述する制御回路２０から出力される制御電圧V2が供給される。

端子Ｔ２と入力電圧Vinの供給ノードとの間には、スイッチ用のＰチャネルＭＯＳトランジスタ１３と、電圧制御用のＰチャネルＭＯＳトランジスタ１４のソース、ドレイン間が直列に接続されている。ＭＯＳトランジスタ１３のゲートには制御信号φ３が供給され、ＭＯＳトランジスタ１４のゲートには後述する制御回路２０から出力される制御電圧V2が供給される。

最終出力電圧Voutが生成される端子Ｔ３と上記端子Ｔ１との間には、スイッチ用のＰチャネルＭＯＳトランジスタ１５のソース、ドレイン間が接続されている。このＭＯＳトランジスタ１５のゲートには、制御信号φ１が供給される。

グランドのノードと上記端子Ｔ２との間には、スイッチ用のＮチャネルＭＯＳトランジスタ１６のソース、ドレイン間が接続されている。このＭＯＳトランジスタ１６のゲートには、制御信号φ４が供給される。

制御回路２０は、最終出力電圧Voutを一対の抵抗２１、２２の比に応じて分割することにより、得られる電圧V1と基準電圧Vrefとの差を検出する電圧比較回路２３を有する。そして、この電圧比較回路２３の出力電圧が制御電圧V2としてＭＯＳトランジスタ１２、１４の各ゲートに供給される。

このような構成でなる昇圧電源回路において、スイッチ用のＭＯＳトランジスタ１５、１１、１３、１６は、制御信号φ１〜φ４に応じて、スイッチ制御される。これにより、第１のモードでは、キャパシタＣ１が入力電圧Vinにより充電され、第２のモードでは、キャパシタＣ１を介してキャパシタＣ２が入力電圧Vinにより充電される。このような動作が繰り返し行われることにより、昇圧動作が行われて出力電圧Voutが生成される。

図２の回路では、さらに、第１のモードのとき、キャパシタＣ１の充電経路に対して、電圧制御用のＰチャネルＭＯＳトランジスタ１２のソース、ドレイン間が直列に接続される。このＭＯＳトランジスタ１２のゲートには、電圧V1と基準電圧Vrefとの差に応じた制御電圧V2が供給されているので、ＭＯＳトランジスタ１２のソース、ドレイン間の抵抗値が制御電圧V2に応じた値となる。これにより、キャパシタＣ１の充電電圧の値は、ＭＯＳトランジスタ１２の抵抗値に応じたものとなる。また、第２のモードのときも、キャパシタＣ２の充電経路に対して、電圧制御用のＰチャネルＭＯＳトランジスタ１４のソース、ドレイン間が直列に接続される。このＭＯＳトランジスタ１４のゲートにも、電圧V1と基準電圧Vrefとの差に応じた制御電圧V2が供給されているので、ＭＯＳトランジスタ１４のソース、ドレイン間の抵抗値が制御電圧V2に応じた値となる。これにより、キャパシタＣ２の充電電圧の値は、ＭＯＳトランジスタ１４の抵抗値に応じたものとなる。

このような動作が行われることにより、２倍昇圧が行われ、出力電圧Voutの値は基準電圧Vrefに応じた一定値となるように制御される。図１に示す回路の場合、入力電圧Vinが例えば2.5V〜3.6Vであるとすると、出力電圧Voutは5V〜7.2Vとなる。図２に示す回路では、例えばVout=5Vに設定すると、入力電圧Vin=2.5V〜3.6Vの範囲で出力電圧Voutを一定値に制御することができる。

［第１の実施形態］
次に、本発明の第１の実施形態を説明する。

図３は、本発明の第１の実施形態に係る昇圧電源回路の構成を示している。図３に示す実施形態の回路では、図２中の２個のＰチャネルＭＯＳトランジスタ１１、１２の代わりに、制御信号φ２に応じて両端間の抵抗値が制御されるスイッチ機能を備えた電圧制御スイッチ回路３１を設ける。さらに、２個のＰチャネルＭＯＳトランジスタ１３、１４の代わりに、制御信号φ３に応じて両端間の抵抗値が制御されるスイッチ機能を備えた電圧制御スイッチ回路３２を設けている。電圧制御スイッチ回路３１、３２以外の構成は図２と同様であるため、その説明は省略する。

電圧制御スイッチ回路３１は、ＰチャネルＭＯＳトランジスタ３３、ＰチャネルＭＯＳトランジスタ３４、アナログスイッチ素子（本例ではＮチャネルＭＯＳトランジスタ３５）を有する。ＰチャネルＭＯＳトランジスタ３３のソース、ドレイン間の電流通路が、端子Ｔ１と入力電圧Vinの供給ノードとの間に接続されている。ＰチャネルＭＯＳトランジスタ３４のソース、ドレイン間の電流通路が、端子Ｔ３とＭＯＳトランジスタ３３のゲートとの間に接続されている。アナログスイッチ素子（本例ではＮチャネルＭＯＳトランジスタ３５）が、ＭＯＳトランジスタ３３のゲートと制御回路２０の出力ノードとの間に接続されている。

電圧制御スイッチ回路３２は、ＰチャネルＭＯＳトランジスタ３６、ＰチャネルＭＯＳトランジスタ３７、アナログスイッチ素子（本例ではＮチャネルＭＯＳトランジスタ３８）を有する。ＰチャネルＭＯＳトランジスタ３６のソース、ドレイン間の電流通路が、端子Ｔ２と入力電圧Vinの供給ノードとの間に接続されている。ＰチャネルＭＯＳトランジスタ３７のソース、ドレイン間の電流通路が、入力電圧Vinの供給ノードとＭＯＳトランジスタ３６のゲートとの間に接続されている。アナログスイッチ素子（本例ではＮチャネルＭＯＳトランジスタ３８）が、ＭＯＳトランジスタ３６のゲートと制御回路２０の出力ノードとの間に接続されている。

ＰチャネルＭＯＳトランジスタ３４のゲートとＮチャネルＭＯＳトランジスタ３５のゲートは共通に接続され、ここに制御信号φ２（電圧制御スイッチ回路３１側）が供給される。また、ＰチャネルＭＯＳトランジスタ３７のゲートとＮチャネルＭＯＳトランジスタ３８のゲートは共通に接続され、ここに制御信号φ３（電圧制御スイッチ回路３２側）が供給される。

なお、本例では、アナログスイッチ素子がＮチャネルＭＯＳトランジスタ３５または３８のみで構成される場合について説明したが、ソース、ドレイン間の電流通路が並列に接続されたＰチャネル及びＮチャネルＭＯＳトランジスタによりアナログスイッチ素子を構成してもよい。

以下に、第１の実施形態の昇圧電源回路における動作について説明する。図４は、第１の実施形態の昇圧電源回路における第１のモードと第２のモードの制御信号φ１、φ２、φ３、φ４の状態を示す図である。

このような構成の昇圧電源回路において、第１のモードのときは、制御信号φ２が“１（ハイ）”レベルにされ、電圧制御スイッチ回路３１内のアナログスイッチ素子、すなわちＮチャネルＭＯＳトランジスタ３５が導通し、このＭＯＳトランジスタ３５を介して、制御回路２０から出力される制御電圧V2がＰチャネルＭＯＳトランジスタ３３のゲートに供給される。これにより、電圧制御スイッチ回路３１内のＰチャネルＭＯＳトランジスタ３３のオン抵抗値が制御される。

さらに、第１のモードのとき、制御信号φ４が“１”レベルにされ、ＮチャネルＭＯＳトランジスタ１６が導通する。このとき、制御信号φ３は“０（ロウ）”レベルにされており、電圧制御スイッチ回路３２内のＰャネルＭＯＳトランジスタ３７が導通し、このＭＯＳトランジスタ３７を介して入力電圧VinがＰチャネルＭＯＳトランジスタ３６のゲートに供給されるので、電圧制御スイッチ回路３２内のＰチャネルＭＯＳトランジスタ３６は非導通となる。これにより、第１のモードのときは、オン抵抗値が制御される電圧制御スイッチ回路３１内のＰチャネルＭＯＳトランジスタ３３を介してキャパシタＣ１が充電される。

第２のモードのときは、制御信号φ３が“１”レベルにされ、電圧制御スイッチ回路３２内のアナログスイッチ素子、すなわちＮチャネルＭＯＳトランジスタ３８が導通し、このＭＯＳトランジスタ３８を介して、制御回路２０から出力される制御電圧V2がＰチャネルＭＯＳトランジスタ３６のゲートに供給される。これにより、電圧制御スイッチ回路３２内のＰチャネルＭＯＳトランジスタ３６のオン抵抗値が制御される。

さらに、第２のモードのとき、制御信号φ１が“０”レベルにされ、ＰチャネルＭＯＳトランジスタ１５が導通する。このとき、制御信号φ２が“０”レベルにされ、電圧制御スイッチ回路３１内のＰャネルＭＯＳトランジスタ３４が導通し、このＭＯＳトランジスタ３４を介して出力電圧VoutがＰチャネルＭＯＳトランジスタ３３のゲートに供給されるので、電圧制御スイッチ回路３１内のＰチャネルＭＯＳトランジスタ３３は非導通となる。これにより、第２のモードのときは、オン抵抗値が制御される電圧制御スイッチ回路３２内のＰチャネルＭＯＳトランジスタ３６及びキャパシタＣ１を介してキャパシタＣ２が充電される。

このように図３の昇圧電源回路においても、キャパシタＣ１、Ｃ２の充電時に、電圧制御スイッチ回路３１、３２内のＰチャネルＭＯＳトランジスタ３３、３６のオン抵抗値が制御回路２０から出力される制御電圧V2に応じて制御される。これにより、出力電圧Voutの値は、基準電圧Vrefに応じた一定値となるように制御される。

先に説明した図２の昇圧電源回路では、端子Ｔ１と入力電圧Vinの供給ノードとの間には２個のＰチャネルＭＯＳトランジスタ１１、１２のソース、ドレイン間が直列に接続されている。同様に、端子Ｔ２と入力電圧Vinの供給ノードとの間には２個のＰチャネルＭＯＳトランジスタ１３、１４のソース、ドレイン間が直列に接続されている。すなわち、キャパシタＣ１、Ｃ２が充電される際に、その充電経路には２個あるいは３個のＰチャネルＭＯＳトランジスタのオン抵抗が直列に接続されることになる。従って、充電経路における消費電流が増大し、最小入力電圧時に出力電流能力が低下する。

これに対して、図３に示す本実施形態の回路の場合、端子Ｔ１と入力電圧Vinの供給ノードとの間には、電圧制御スイッチ回路３１内の１個のＰチャネルＭＯＳトランジスタ３３のソース、ドレイン間が接続されている。同様に、端子Ｔ２と入力電圧Vinの供給ノードとの間には、電圧制御スイッチ回路３２内の１個のＰチャネルＭＯＳトランジスタ３６のソース、ドレイン間が接続されているだけである。すなわち、キャパシタＣ１、Ｃ２が充電される際に、その充電経路には１個あるいは２個のトランジスタのオン抵抗が直列に接続されることになる。従って、図２の場合に比べて、消費電流を削減することができ、最小入力電圧時における出力電流能力の低下を防ぐことができる。

なお、図２と図３の回路を比較した場合、図２の回路ではそれぞれ２個のＰャネルＭＯＳトランジスタ１１、１２及び１３、１４で済むのに対し、電圧制御スイッチ回路３１、３２ではそれぞれ３個のＭＯＳトランジスタが必要となる。しかし、電圧制御スイッチ回路３１、３２内のＭＯＳトランジスタ３４、３５または３７、３８は、ＰャネルＭＯＳトランジスタ３３または３６のゲートを駆動するだけの電流駆動能力があればよく、ＰチャネルＭＯＳトランジスタ３３または３６に比べてトランジスタサイズは十分に小さなものでよい。例えば、ＰチャネルＭＯＳトランジスタ１１、１２等のチャネル幅Ｗが3200μｍ程度であるのに対し、電圧制御スイッチ回路３１、３２内のＭＯＳトランジスタ３４、３５または３７、３８のチャネル幅Ｗは10μｍ程度で良い。従って、図３の回路は、図２と比べて、集積化した際の占有面積は小さなものとなり、消費電流も少なくなる。これにより、先に述べたように、最小入力電圧時における出力電流能力の低下を防ぐことができる。

図５は、図２と図３の回路における最終出力電圧Voutと負荷電流ILOADの関係を表す負荷特性（ILOAD特性）を対比して示している。特性ａは図３の回路のものであり、特性ｂは図２の回路のものである。図示するように、特性ｂに対し、特性ａの負荷特性が改善されていることは明らかである。

［第２の実施形態］
次に、本発明の第２の実施形態を説明する。

図６は、本発明の第２の実施形態に係る昇圧電源回路の構成を示している。第１の実施形態では、２倍昇圧を行なう昇圧電源回路について説明した。この第２の実施形態では、３倍昇圧を行なう昇圧電源回路について説明する。

第２の実施形態の回路が、図３の回路と異なる点は、外部端子としてＴ１〜Ｔ５が設けられており、端子Ｔ１、Ｔ２間には昇圧用のキャパシタＣ１が、端子Ｔ３、Ｔ４間には昇圧用のキャパシタＣ２が、端子Ｔ５とグランドとの間には昇圧用のキャパシタＣ３がそれぞれ接続される点である。さらに、図３の回路と異なる点は、新たに電圧制御スイッチ回路４１とスイッチ用のＰチャネルＭＯＳトランジスタ１７及びＮチャネルＭＯＳトランジスタ１８が追加されている点である。

以下に、第２の実施形態の昇圧電源回路における動作（Ａモード、Ｂモード）について説明する。図７は、第２の実施形態の昇圧電源回路におけるＡモードとＢモードの制御信号φ１、φ２、φ３、φ４、φ５、φ６、φ７の状態を示す図である。

Ａモードでは、キャパシタＣ１、Ｃ３がチャージされ、キャパシタＣ２がディスチャージされる。このときの動作は以下のようになる。制御信号φ２が“１（ハイ）”レベルにされ、電圧制御スイッチ回路３１内のアナログスイッチ素子（ＮチャネルＭＯＳトランジスタ３５）が導通する。すると、このＭＯＳトランジスタ３５を介して、制御回路２０から出力される制御電圧V2がＰチャネルＭＯＳトランジスタ３３のゲートに供給される。これにより、制御電圧V2によって、電圧制御スイッチ回路３１内のＰチャネルＭＯＳトランジスタ３３のオン抵抗値が制御される。

さらに、Ａモードのとき、制御信号φ４が“１”レベルにされ、ＮチャネルＭＯＳトランジスタ１６が導通する。このとき、制御信号φ３は“０（ロウ）”レベルにされており、電圧制御スイッチ回路３２内のＰャネルＭＯＳトランジスタ３７が導通する。すると、このＭＯＳトランジスタ３７を介して、入力電圧VinがＰチャネルＭＯＳトランジスタ３６のゲートに供給される。このため、電圧制御スイッチ回路３２内のＰチャネルＭＯＳトランジスタ３６は非導通となる。これにより、オン抵抗値が制御される電圧制御スイッチ回路３１内のＰチャネルＭＯＳトランジスタ３３を介してキャパシタＣ１が充電される。

さらに、Ａモードのとき、制御信号φ７が“０”レベルにされ、ＮチャネルＭＯＳトランジスタ１８が非導通となる。さらに、制御信号φ１が“１”レベルにされ、ＰチャネルＭＯＳトランジスタ１５が非導通となる。制御信号φ５が“０”レベルにされ、ＰチャネルＭＯＳトランジスタ１７が導通する。このとき、制御信号φ６は“１”レベルにされており、電圧制御スイッチ回路４１内のＮチャネルＭＯＳトランジスタ４４が導通する。すると、このＭＯＳトランジスタ４４を介して、制御回路２０から出力される制御電圧V2がＰチャネルＭＯＳトランジスタ４２のゲートに供給される。これにより、制御電圧V2によって、電圧制御スイッチ回路４１内のＰチャネルＭＯＳトランジスタ４２のオン抵抗値が制御される。この結果、オン抵抗値が制御される電圧制御スイッチ回路４１内のＰチャネルＭＯＳトランジスタ４２、キャパシタＣ２、ＰチャネルＭＯＳトランジスタ１７を介してキャパシタＣ３が充電される。

一方、Ｂモードでは、キャパシタＣ２がチャージされ、キャパシタＣ１、Ｃ３がディスチャージされる。このときの動作は以下のようになる。制御信号φ３が“１”レベルにされ、電圧制御スイッチ回路３２内のアナログスイッチ素子（ＮチャネルＭＯＳトランジスタ３８）が導通する。すると、このＭＯＳトランジスタ３８を介して、制御回路２０から出力される制御電圧V2がＰチャネルＭＯＳトランジスタ３６のゲートに供給される。これにより、電圧制御スイッチ回路３２内のＰチャネルＭＯＳトランジスタ３６のオン抵抗値が制御される。

さらに、Ｂモードのとき、制御信号φ１が“０”レベルにされ、ＰチャネルＭＯＳトランジスタ１５が導通する。制御信号φ５が“１”レベルにされ、ＰチャネルＭＯＳトランジスタ１７が非導通となる。制御信号φ４が“０”レベルにされ、ＮチャネルＭＯＳトランジスタ１６が非導通となる。このとき、制御信号φ２が“０”レベルにされ、電圧制御スイッチ回路３１内のＰャネルＭＯＳトランジスタ３４が導通する。すると、このＭＯＳトランジスタ３４を介して、出力電圧VoutがＰチャネルＭＯＳトランジスタ３３のゲートに供給される。これにより、電圧制御スイッチ回路３１内のＰチャネルＭＯＳトランジスタ３３は非導通となる。

さらに、Ｂモードのとき、制御信号φ７が“１”レベルにされ、ＮチャネルＭＯＳトランジスタ１８が導通する。このとき、制御信号φ６は“０”レベルにされており、電圧制御スイッチ回路４１内のＰャネルＭＯＳトランジスタ４３が導通する。すると、このＭＯＳトランジスタ４３を介して、入力電圧VinがＰチャネルＭＯＳトランジスタ４２のゲートに供給される。このため、電圧制御スイッチ回路４１内のＰチャネルＭＯＳトランジスタ４２は非導通となる。この結果、オン抵抗値が制御される電圧制御スイッチ回路３２内のＰチャネルＭＯＳトランジスタ３６及びキャパシタＣ１、ＰチャネルＭＯＳトランジスタ１５を介してキャパシタＣ２が充電される。

このような動作が繰り返し行われることにより、３倍昇圧が行われ、出力電圧Voutの値は基準電圧Vrefに応じた一定値となるように制御される。

第２の実施形態の昇圧電源回路においても、第１の実施形態と同様に、入力電圧が変化しても常に一定値の出力電圧を得ることができると共に、出力電流能力の低下を防ぐことができる。

［第３実施形態］
次に、本発明の第３の実施形態を説明する。この第３の実施形態では、第１、第２の実施形態の昇圧電源回路を、液晶表示装置が有する電源回路（後述する階調電圧生成回路）に用いた例を述べる。

図８は、本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。

図８において、液晶表示装置は、液晶パネル２と、ソースドライバ２０４と、ゲートドライバ２０３で構成される。ソースドライバ２０４は、対向電圧生成回路１、表示用ＲＡＭ３、ラッチ回路４、階調電圧生成回路５、デコーダ回路６、階調出力回路７、及び制御回路１００を備えている。対向電圧生成回路１は２値出力回路からなり、対向電圧生成回路１は液晶パネル２に接続されている。

液晶パネル２において、水平走査方向に沿った複数の走査線Ｇ１〜Ｇｍと垂直走査方向に沿った複数の信号線Ｓ１〜Ｓｎが設けられている。また、信号線Ｓ１〜Ｓｎと走査線Ｇ１〜Ｇｍの交点にはそれぞれ薄膜トランジスタ２０１が設けられている。各信号線Ｓ１〜Ｓｎには各トランジスタ２０１のソース（Ｓ）が接続され、各走査線Ｇ１〜Ｇｍには各トランジスタ２０１のゲート（Ｇ）が接続されている。各走査線Ｇ１〜Ｇｍに接続された各トランジスタ２０１のドレイン（Ｄ）には、キャパシタ２０２が接続され、各キャパシタ２０２は信号線Ｓ１〜Ｓｎ毎に連結される。キャパシタ２０２が表示素子容量となる。また、キャパシタ２０２の対向電極は、対向電圧生成回路１に接続されている。

制御回路１００は、対向電圧生成回路１、表示用ＲＡＭ３、ラッチ回路４、階調電圧生成回路５、及びゲートドライバ２０３を制御する。

ソースドライバ２０４は、画像データに応じて、階調電圧生成回路５により生成される階調電圧を選択し、複数の信号線Ｓ１〜Ｓｎをそれぞれ前記階調電圧により駆動する。表示用ＲＡＭ３は、表示画面全体の画像データを格納可能なメモリ領域を有する。表示用ＲＡＭ３から読み出された画像データは、ラッチ回路４でラッチされる。ラッチ回路４でラッチされた画像データはデコーダ回路６に出力される。階調電圧生成回路５からは階調電圧がデコーダ回路６に供給されている。ここで、階調電圧生成回路５は前記第１または第２の実施形態の昇圧電源回路を含み、階調電圧生成回路５は階調電圧として２倍昇圧、または３倍昇圧された電圧をデコーダ回路６に供給する。デコーダ回路６では、画像データに応じた階調電圧を選択し、階調電圧は階調出力回路７を介して信号線Ｓ１〜Ｓｎに出力される。ゲートドライバ２０３は、制御回路１００の制御により走査線Ｇ１〜Ｇｍを切り替える。

第３の実施形態の液晶表示装置では、階調電圧生成回路５が第１、第２の実施形態の昇圧電源回路を備えることにより、入力電圧の変化に依らず、常に一定値の階調電圧を液晶パネルに供給することができる。これにより、階調電圧が変動することにより生じる表示の不具合を防止することができる。

以上に述べたように本発明の実施形態によれば、入力電圧の変化に依らず、常に所定値の出力電圧を得ることができると共に、出力電流能力の低下を防ぐことができる昇圧電源回路を提供することが可能である。

半導体集積回路に内蔵される従来の昇圧電源回路の一例を示す回路図である。 昇圧電源回路の一例を示す回路図である。 本発明の第１の実施形態に係る昇圧電源回路の構成を示す回路図である。 前記第１の実施形態に係る昇圧電源回路の動作モードにおける制御信号を示す図である。 図２と図３の昇圧電源回路における負荷特性を比較して示す特性図である。 本発明の第２の実施形態に係る昇圧電源回路の構成を示す回路図である。 前記第２の実施形態に係る昇圧電源回路の動作モードにおける制御信号を示す図である。 本発明の第３の実施形態に係る液晶表示装置の構成を示すブロック図である。

符号の説明

１１，１３，１５…スイッチ用のＰチャネルＭＯＳトランジスタ、１２，１４…電圧制御用のＰチャネルＭＯＳトランジスタ、１６…スイッチ用のＮチャネルＭＯＳトランジスタ、１７，３３，３４，３６，３７，４２，４３…ＰチャネルＭＯＳトランジスタ、１８，３５，３８，４４…ＮチャネルＭＯＳトランジスタ、２０…制御回路、２１，２２…抵抗、２３…電圧比較回路、３１，３２，４１…電圧制御スイッチ回路、Ｃ１，Ｃ２，Ｃ３…キャパシタ。

Claims (6)

1. 第１の昇圧用容量素子の一端が接続される第１の端子と入力電圧の供給ノードとの間に接続され、第１の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備えた第１の電圧制御スイッチ回路と、
   前記第１の昇圧用容量素子の他端が接続される第２の端子と前記入力電圧の供給ノードとの間に接続され、第２の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備えた第２の電圧制御スイッチ回路と、
   第２の昇圧用容量素子の一端が接続されると共に出力電圧が生成される第３の端子と前記第１の端子との間に接続され、第３の制御信号に応じてスイッチ制御される第１のスイッチ素子と、
   前記入力電圧の基準電圧側のノードと前記第２の端子との間に接続され、第４の制御信号に応じてスイッチ制御される第２のスイッチ素子と、
   前記第３の端子に生成される出力電圧を検出し、この検出結果に基づいて前記出力電圧が所望値となるように前記第１、第２の電圧制御スイッチ回路を制御する制御回路と、
   を具備したことを特徴とする昇圧電源回路。
2. 前記第１及び第４の制御信号が活性化されて前記第１の電圧制御スイッチ回路及び第２のスイッチ素子が導通し、前記第１の昇圧用容量素子が前記入力電圧により充電される第１のモードと、
   前記第２及び第３の制御信号が活性化されて前記第２の電圧制御スイッチ回路及び第１のスイッチ素子が導通し、前記第２の昇圧用容量素子が前記第１の昇圧用容量素子を直列に介して前記入力電圧により充電される第２のモードを有することを特徴とする請求項１記載の昇圧電源回路。
3. 前記第１、第２の電圧制御スイッチ回路は、
   前記第１の端子または前記第２の端子と前記入力電圧の供給ノードとの間に電流通路が接続された第１チャネル型の第１のＭＯＳトランジスタと、
   電流通路が前記第３の端子または前記入力電圧の供給ノードと前記第１のＭＯＳトランジスタのゲートとの間に接続された第１チャネル型の第２のＭＯＳトランジスタと、
   電流通路が前記第１のＭＯＳトランジスタのゲートと前記制御回路の出力ノードとの間に接続され、少なくとも第２チャネル型の第３のＭＯＳトランジスタを含むアナログスイッチ素子とを有し、
   前記第２のＭＯＳトランジスタ及び前記アナログスイッチ素子は共に、前記第１または第２の制御信号により導通制御されることを特徴とする請求項１または２記載の昇圧電源回路。
4. 前記制御回路は、前記第３の端子に生成される出力電圧と基準電圧との差を検出する電圧比較回路を有することを特徴とする請求項１乃至３のいずれか１項記載の昇圧電源回路。
5. 第１の昇圧用容量素子の一端が接続される第１の端子と入力電圧の供給ノードとの間に接続され、第１の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第１の電圧制御スイッチ回路と、
   前記第１の昇圧用容量素子の他端が接続される第２の端子と前記入力電圧の供給ノードとの間に接続され、第２の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第２の電圧制御スイッチ回路と、
   第２の昇圧用容量素子の一端が接続される第３の端子と前記第１の端子との間に接続され、第３の制御信号に応じてスイッチ制御される第１のスイッチ素子と、
   前記第２の昇圧用容量素子の他端が接続される第４の端子と前記入力電圧の供給ノードとの間に接続され、第４の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第３の電圧制御スイッチ回路と、
   第３の昇圧用容量素子の一端が接続されると共に出力電圧が生成される第５の端子と前記第３の端子との間に接続され、第５の制御信号に応じてスイッチ制御される第２のスイッチ素子と、
   前記入力電圧の基準電圧側のノードと前記第２の端子との間に接続され、第６の制御信号に応じてスイッチ制御される第３のスイッチ素子と、
   前記入力電圧の基準電圧側のノードと前記第４の端子との間に接続され、第７の制御信号に応じてスイッチ制御される第４のスイッチ素子と、
   前記第５の端子に生成される前記出力電圧を検出し、この検出結果に基づいて前記出力電圧が所望値となるように前記第１、第２、第３の電圧制御スイッチ回路を制御する制御回路と、
   を具備したことを特徴とする昇圧電源回路。
6. 水平走査方向に沿った複数の走査線と垂直走査方向に沿った複数の信号線との交差部に、それぞれ画素を構成するための表示素子を有した液晶パネルと、
   前記複数の走査線をそれぞれ駆動するゲートドライバと、
   階調電圧を生成する階調電圧生成回路を有し、画像データに応じた前記階調電圧を選択し、前記複数の信号線をそれぞれ前記階調電圧により駆動するソースドライバとを具備し、
   前記階調電圧生成回路は、
   第１の昇圧用容量素子の一端が接続される第１の端子と入力電圧の供給ノードとの間に接続され、第１の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第１の電圧制御スイッチ回路と、
   前記第１の昇圧用容量素子の他端が接続される第２の端子と前記入力電圧の供給ノードとの間に接続され、第２の制御信号に応じて両端間の抵抗値が制御されるスイッチ機能を備える第２の電圧制御スイッチ回路と、
   第２の昇圧用容量素子の一端が接続されると共に前記階調電圧が生成される第３の端子と前記第１の端子との間に接続され、第３の制御信号に応じてスイッチ制御される第１のスイッチ素子と、
   前記入力電圧の基準電圧側のノードと前記第２の端子との間に接続され、第４の制御信号に応じてスイッチ制御される第２のスイッチ素子と、
   前記第３の端子に生成される前記階調電圧を検出し、この検出結果に基づいて前記階調電圧が所望値となるように前記第１、第２の電圧制御スイッチ回路を制御する制御回路とを備えたことを特徴とする液晶表示装置。

Images