JP2008278044A

JP2008278044A - 撮像装置及びその制御方法

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Publication number: JP2008278044A
Application number: JP2007117562A
Authority: JP
Inventors: Nobuhiro Takeda; 伸弘竹田
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2007-04-26
Filing date: 2007-04-26
Publication date: 2008-11-13
Also published as: CN101296329B; CN101296329A; US8553121B2; KR100992065B1; US20090009619A1; KR20080096391A

Abstract

【課題】撮像素子に印加される駆動パルスが原因となるノイズの混入を防止するとともに、撮像素子からの読み出し時間を短縮させること。
【解決手段】撮像素子１０５は、行方向及び列方向に配列された複数の光電変換手段２と、、複数の光電変換手段２のｎ−１行目（ただし、ｎは２以上の整数）から読み出した信号を記憶する転送容量１４、１５と、複数の光電変換手段２のｎ行目から読み出した信号を記憶するる転送容量１６、１７と、を有する。撮像装置は、システム制御ＣＰＵ１１１を備える。システム制御ＣＰＵ１１１は、転送容量１４、１５に記憶されたｎ−１行目の１行分の信号を転送容量１４、１５から読み出す期間に、ｎ行目の光電変換手段２の信号を転送容量１６、１７に読み出し、かつ、前記撮像素子１０５内の駆動パルスの少なくとも１つが変化する時に、転送容量１４、１５に記憶されたｎ−１行目の１行分の信号の出力を一時的に停止させるように制御する。
【選択図】図１

Description

本発明は、デジタルカメラ等の撮像装置及びその制御方法に関する。

従来より、ＸＹアドレス式の撮像素子として、ＣＭＯＳイメージセンサが用いられている（非特許文献１を参照）。ＣＭＯＳイメージセンサは、高Ｓ／Ｎ、低消費電力であり、また、周辺回路をオンチップ化できる等の利点がある。このようなＣＭＯＳイメージセンサを用いた場合に、画素から１行分の信号出力を読み出し容量まで読み出す動作と、読み出し容量から撮像素子外部に信号を出力する水平走査期間を重複させる。これによって、撮像素子からの読み出し時間を短縮させる撮像素子及びその読み出し方法が開示されている（特許文献１を参照）。
特開２００１−４５３７５号公報ＩＥＥＥＴＲＡＮＳＡＣＴＩＯＮＳＯＮＥＬＥＣＴＲＯＮＤＥＶＩＣＥＶＯＬ４１、ＰＰ４５２〜４５３、１９９４

しかしながら、特許文献１に開示された読み出し方法では、撮像素子に印加される駆動パルスの影響により、読み出し容量に記憶された信号又は水平出力線における信号出力にノイズが混入するという課題がある。

本発明は、上記の課題に鑑みてなされたものであり、撮像素子に印加される駆動パルスが原因となるノイズの混入を防止するとともに、撮像素子からの読み出し時間を短縮させることを目的とする。

本発明の第１の側面は、撮像装置に係り、行方向及び列方向に配列された複数の光電変換手段と、前記複数の光電変換手段のｎ−１行目（ただし、ｎは２以上の整数）から読み出した信号を記憶する第１の記憶手段と、前記複数の光電変換手段のｎ行目から読み出した信号を記憶する第２の記憶手段と、を有する撮像素子と、前記撮像素子を制御する制御手段と、を備え、前記制御手段は、前記第１の記憶手段に記憶されたｎ−１行目の１行分の信号を前記第１の記憶手段から読み出す期間に、ｎ行目の前記光電変換手段の信号を前記第２の記憶手段に読み出すようにし、かつ、前記撮像素子内の駆動パルスの少なくとも１つが変化する時に、前記第１の記憶手段に記憶されたｎ−１行目の１行分の信号の出力を一時的に停止させるように制御することを特徴とする。

本発明の第２の側面は、行方向及び列方向に配列された複数の光電変換手段と、前記複数の光電変換手段のｎ−１行目（ただし、ｎは２以上の整数）から読み出した信号を記憶する第１の記憶手段と、前記複数の光電変換手段のｎ行目から読み出した信号を記憶する第２の記憶手段とをを備える撮像素子の制御方法に係り、前記第１の記憶手段に記憶されたｎ−１行目の１行分の信号を前記第１の記憶手段から読み出す期間に、ｎ行目の前記光電変換手段の信号を前記第２の記憶手段に読み出すようにし、かつ、前記撮像素子内の駆動パルスの少なくとも１つが変化する時に、前記第１の記憶手段に記憶されたｎ−１行目の１行分の信号の出力を一時的に停止させるように制御することを特徴とする。

本発明によれば、撮像素子に印加される駆動パルスが原因となるノイズの混入を防止するとともに、撮像素子からの読み出し時間を短縮させることができる。

以下、本発明の好適な実施形態に係る撮像装置及びその制御方法について、図面を参照して詳細に説明する。

図１は、本発明の好適な実施の形態に係る撮像素子の構成を示す図である。

図１において、１は垂直走査回路、２は被写体像を光源変換するためのフォトダイオードなどの光電変換素子、３は光電変換素子２の電荷を後述するフローティングディフージョンアンプの蓄積容量５に転送するための転送スイッチである。４は光電変換素子２や蓄積容量５に蓄積されている不要な電荷をリセットするリセットスイッチである。６は蓄積容量５に蓄積された信号電荷を増幅し電圧に変換するソースフォロワアンプ、７はソースフォロワアンプ６の出力を垂直出力線８に接続する行選択スイッチである。リセットスイッチ４と蓄積容量５とソースフォロワアンプ６とでフローティングディフージョンアンプが構成されている。９は行選択スイッチ７により選択された行のソースフォロワアンプ６を駆動するための負荷電流源である。１０、１１、１２、１３は垂直出力線８に出力された信号を第１、第２の記憶手段としての転送容量１４、１５、１６、１７に、それぞれ転送するための転送ゲートである。１８及び２０は転送容量１４及び１６に記憶された信号を水平読み出し線２２に出力する読み出しスイッチである。１９及び２１は転送容量１５、１７に記憶された信号を水平読み出し線２３に出力する読み出しスイッチである。２４は転送容量１４、１５、１６、１７から水平読み出し線２２、２３へ信号を順次出力するための駆動手段としての水平走査回路である。２５は水平読み出し線２２に出力された信号と水平読み出し線２３に出力された信号との差を撮像素子外部に出力する出力手段としての出力アンプである。２６、２７は、水平読み出し線２２、２３を、所定電圧にリセットするためのリセットスイッチである。２８、２９は、水平走査回路２４に接続されたＡＮＤゲートである。撮像装置は、後述する図３の制御手段としてのシステム制御ＣＰＵ１１１を備え、システム制御ＣＰＵ１１１により撮像素子を制御する。なお、図１において、説明の都合上、各構成の参照番号に符号’を付加している。即ち、２’は光電変換素子、３’は転送スイッチ、４’はリセットスイッチ、５’は蓄積容量、６’ソースフォロワアンプ、７’は行選択スイッチにそれぞれ対応する。

図６は、従来の撮像素子における駆動タイミングを示す図である。なお、図６では、図１に示す撮像素子を同様の構成を持つ撮像素子を動作させている。

時刻ｔ１では、水平駆動信号ＨＤとφＨＳＴとφＬＳＥＬがローレベル（以下「ロー」という。）になる。このとき、φＨＳＴのローの信号を反転したハイレベル（以下「ハイ」という。）の信号が、水平走査クロックφＨの立ち上がりで１クロック毎にシフトする。ｔ１〜ｔ９までの１行分の信号を読み出す水平走査期間では、φＬＳＥＬがローとなっているため、ＡＮＤゲート２８の出力はローとなり、ＡＮＤゲート２８の出力はハイとなる。これにより、読み出しスイッチ１８、１９はオフされ、読み出しスイッチ２０、２１はオンされる。従って、水平走査回路２４に入力される水平走査クロックφＨに同期して、第１の記憶手段としての転送容量１６に記憶された信号が、読み出しスイッチ２０を介して水平読み出し線２２に順次読み出される。また、第１の記憶手段としての転送容量１７に記憶された信号が、読み出しスイッチ２１を介して水平読み出し線２３に順次読み出される。このとき、第２の記憶手段としての転送容量１４、１５に記憶された信号は、読み出しスイッチ１８、１９がオフされているため、読み出されない。そして、出力アンプ２５は、水平読み出し線２２と水平読み出し線２３の差分信号を外部に出力する出力動作を行う。このとき、出力される信号はｎ−１行目（ただし、ｎは２以上の整数である。以下も同様。）の信号となる。

次に、上述した外部への信号の出力と同時に行われる、ｎ行目の光電変換素子２に蓄積された信号電荷の読み出し容量への転送を説明する。

まず、時刻ｔ２では、φＳＥＬｎがハイとなって行選択スイッチ７がオンされ、ｎ行目の画素回路が垂直出力線８に接続される。同様に、φＲＥＳｎがハイとなってリセットスイッチ４がオンされ、蓄積容量５に蓄積された不要な電荷がリセットされる。このとき、駆動されるリセットスイッチ４は、撮像素子の水平方向画素数だけ存在する。従って、リセットスイッチ４を駆動するためのパルスは、多数のリセットスイッチ４のゲート容量を駆動するために十分な電流を流す必要がある。このように、撮像素子内で大きな電流のパルスが存在すると、撮像素子を構成する回路等にある寄生容量や寄生抵抗により、撮像素子の基準電位や接地電位が不安定となり、出力信号にノイズが混入する。このような現象は、特に、そのパルスのエッジ部（パルスが変化する時）において発生する。

時刻ｔ３では、φＲＥＳｎがローとなってリセットが終了するとともに、φＴＮ１がハイとなって転送ゲート１１がオンされ、画素回路で発生するノイズ成分が読み出し容量１５に記憶される。ここで、駆動パルスφＴＮ１の影響により、ｎ−１行目の読み出し容量１５に記憶された信号、或いは、水平出力線におけるｎ−１行目の信号出力にノイズが混入する。

時刻ｔ４では、φＴＮ１がローとなって転送ゲート１１がオフされ、画素回路で発生するノイズ成分の読み出し容量１５への記憶を終了する。

時刻ｔ５では、φＴＸｎがハイとなって転送スイッチ３がオンされ、光電変換素子２に蓄積された信号電荷が、蓄積容量５に転送される。

時刻ｔ６では、φＴＳ１がハイとなって転送ゲート１０がオンされ、蓄積容量５の信号電荷がソースフォロワアンプ６により、増幅されて電圧に変換され、読み出し容量１４に記憶される。ここで、駆動パルスφＴＳ１の影響により、ｎ−１行目の読み出し容量１４に記憶された信号、或いは、水平出力線におけるｎ−１行目の信号出力にノイズが混入する。

時刻ｔ７では、φＴＳ１がローとなって転送ゲート１０がオフされ、読み出し容量１４への記憶を終了する。

その後、ｎ行目の信号は、時刻ｔ９から開始される次の１水平走査期間で、出力アンプ２５から出力される。

このように、ｎ行目の読み出し容量への記憶と、ｎ−１行目の信号の出力（即ち、水平走査）とを同時に行う。これによって、撮像素子からの読み出し時間が短縮されるが、時刻ｔ３や時刻ｔ６のように、ｎ−１行目の読み出し容量に記憶された信号、或いは、水平出力線におけるｎ−１行目の信号出力にノイズが混入する。

図２は、本発明の好適な実施の形態に係る撮像素子の駆動タイミングを示す図である。図１及び図２を用いて本実施形態の撮像素子の動作を説明する。

時刻ｔ１では、水平駆動信号ＨＤとφＨＳＴとφＬＳＥＬとがローとなる。このとき、φＨＳＴのローの信号を反転したハイの信号が、水平走査クロックφＨの立ち上がりで１クロック毎にシフトする。ｔ１〜ｔ９までの水平走査期間では、φＬＳＥＬがローとなっているため、ＡＮＤゲート２８の出力はローとなり、ＡＮＤゲート２８の出力はハイとなる。これにより、読み出しスイッチ１８、１９はオフされ、読み出しスイッチ２０、２１はオンされる。従って、水平走査回路２４に入力される水平走査クロックφＨに同期して、転送容量１６に記憶された信号が、読み出しスイッチ２０を介して水平読み出し線２２に順次読み出される。また、転送容量１７に記憶された信号が、読み出しスイッチ２１を介して水平読み出し線２３に順次読み出される。このとき、転送容量１４、１５に記憶された信号は、読み出しスイッチ１８、１９がオフされているため、読み出されない。

出力アンプ２５は、水平読み出し線２２と水平読み出し線２３の差分信号を外部に出力する。このとき、出力される信号はｎ−１行目の信号となる。本実施形態では、水平走査クロックφＨは、図２に示すように、後述する所定の時刻においては、間引かれたクロック信号となっている。

まず、時刻ｔ２では、φＳＥＬｎがハイとなって行選択スイッチ７がオンされ、ｎ行目の画素回路が垂直出力線８に接続される。同様に、φＲＥＳｎがハイとなってリセットスイッチ４がオンされ、蓄積容量５に蓄積された不要な電荷がリセットされる。時刻ｔ２では、水平走査クロックφＨがローのままとなる（即ち、水平走査クロックφＨの供給が一時的に停止される）。その結果、水平走査回路２４の動作が一時的に停止する。

時刻ｔ３では、φＲＥＳｎがローとなってリセットが終了するとともに、φＴＮ１がハイとなって転送ゲート１１がオンされ、画素回路で発生するノイズ成分が読み出し容量１５に記憶される。時刻ｔ３においても、水平走査クロックφＨがローのままとなり、水平走査回路２４の動作が一時的に停止する。

時刻ｔ４では、φＴＮ１がローとなって転送ゲート１１がオフされ、画素回路で発生するノイズ成分の読み出し容量１５への記憶を終了する。時刻ｔ４においても、水平走査クロックφＨがローのままとなり、水平走査回路２４の動作が一時的に停止する。

時刻ｔ６では、φＴＳ１がハイとなって転送ゲート１０がオンされ、蓄積容量５の信号電荷がソースフォロワアンプ６により、増幅されて電圧に変換され、読み出し容量１４に記憶される。時刻ｔ６においても、水平走査クロックφＨがローのままとなり、水平走査回路２４の動作が一時的に停止する。

時刻ｔ７では、φＴＳ１がローとなって転送ゲート１０がオフされ、読み出し容量１４への記憶を終了する。時刻ｔ７においても、水平走査クロックφＨがローのままとなり、水平走査回路２４の動作が一時的に停止する。

その後、ｎ行目の信号は、時刻ｔ９から開始される次の１水平走査期間で、出力アンプ２５から出力される。このとき、水平走査クロックφＨは、上記のｎ−１行目での信号読み出し期間と同様に、時刻ｔ１０、ｔ１１、ｔ１２、ｔ１４、ｔ１５でローのままとなり、水平走査回路２４の動作が一時的に停止される。

このように、ｎ行目の読み出し容量への記憶と、ｎ−１行目の信号の出力（即ち、水平走査）とを同時に行うことにより、撮像素子からの読み出し時間が短縮される。また、撮像素子の信号出力に対し、ノイズ混入の原因となる駆動パルスのエッジ付近において、読み出しの停止（即ち、水平走査クロックφＨの停止）を行うことにより、ノイズが抑えられた信号を出力することができる。

本実施形態では、撮像素子の３種類の駆動パルスのエッジにおいて、水平走査クロックを停止しているが、本発明はこれらに限定されない。例えば、構造上、ノイズ混入の原因となり得る駆動パルス（即ち、撮像素子に印加される駆動パルス）のエッジ部で水平走査クロックφＨをローのままとし、水平走査回路２４の動作を一時的に停止させればよい。

また、本実施形態では、水平走査クロックφＨがローとする期間を、駆動パルスのエッジに重なった１クロック期間としているが、本発明はこれに限定されない。例えば、駆動パルスに起因するノイズの混入が複数クロック期間にわたる場合、少なくともその期間の間、水平走査クロックφＨの供給を停止してもよい。

なお、本実施形態のように、水平走査クロックφＨの供給を停止する期間があると、停止させたクロック数分だけ、水平走査期間が長くなる。しかしながら、その停止期間は僅かであり、近年のように画素数の多い撮像素子では、１水平走査期間が長く、ほとんど無視できる。

次に、上記実施形態の撮像装置及びその制御方法を用いた撮像システムについて説明する。

図３は、本実施形態に係る撮像装置としてのデジタルスチルカメラを示すブロック図である。

図３において、１０１は被写体の光学像を撮像素子１０５に結像させるレンズ、１０２はレンズ１０１を通った光量を可変にするための絞りであり、絞り制御部１１３で制御される。１０３はレンズ１０１で結像された被写体像の撮像素子１０５への入射を制御するメカニカルシャッターであり、シャッター制御部１１４により制御される。１０４は撮像素子１０５に入射する光の波長又は空間周波数を制限する光学フィルタ、１０５はレンズ１０１で結像された被写体像を画像信号として取り込むための撮像素子である。撮像素子１０５には、図１に示すように行方向及び列方向に光電変換手段としての光電変換素子２を含む画素が複数配列されている。１０６は撮像素子１０５から出力される画像信号のアナログ処理とアナログ−ディジタル変換処理とを行うアナログフロントエンドである。アナログフロントエンド１０６は、ノイズを除去するＣＤＳ回路１０７、信号ゲインを調整するアンプ１０８、アナログ信号をデジタル化するＡ／Ｄ変換器１０９で構成される。１１０はアナログフロントエンド１０６から出力されたデジタル画像データに各種の補正を行ったりデータを圧縮したりするデジタル信号処理部である。１１５は撮像素子１０５、アナログフロントエンド１０６、デジタル信号処理部１１０に、各種タイミング信号を出力するタイミング発生部である。１１１は各種演算とデジタルスチルカメラ全体を制御するシステム制御ＣＰＵ、１１２は画像データを一時的に記憶するための画像メモリである。１１６は撮影された画像を表示するための表示インターフェース部（表示Ｉ／Ｆ）、１１７は液晶ディスプレイ等の表示部である。１１８は記録媒体に記録又は読み出しを行うための記録インターフェース部（記憶Ｉ／Ｆ）である。１１９は画像データの記録又は読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１２０は外部コンピュータ１２１等と通信するための外部インターフェース部（外部Ｉ／Ｆ）である。なお、撮像素子１０５は、本実施形態に係る撮像素子であり、また、本実施形態に係る駆動タイミングで駆動される。

次に、図３の構成における撮影時の撮像システムの動作について説明する。

不図示の電源スイッチがオンされると、メイン電源がオンされる。次に、コントロール系の電源がオンされ、さらに、アナログフロントエンド１０６等の撮像系回路の電源がオンされる。

そして、露光量を制御するために、システム制御ＣＰＵ１１１は、絞り制御部１１３を介して絞り１０２を開放にし、また、シャッター制御部１１４を介してメカニカルシャッター１０３を開ける。撮像素子１０５から出力された信号は、Ａ／Ｄ変換器１０９でデジタル画像データに変換された後、デジタル信号処理部１１０に入力される。そのデータに基づいて露出の演算をシステム制御ＣＰＵ１１１で行う。

この測光を行った結果により、明るさを判断し、その結果に応じてシステム制御ＣＰＵ１１１は絞りを制御する。

次に、撮像素子１０５から出力された信号に基づいて、高周波成分を取り出し、被写体までの距離をシステム制御ＣＰＵ１１１で演算する。その後、レンズ１０１を駆動して合焦しているか否かを判断し、合焦していないと判断したときは、再びレンズ１０１を駆動し焦点調整処理を行う。

そして、合焦が確認された後に、撮像素子１０５の電子シャッター機能を利用して、本露光の開始及び本露光の終了を行う。なお、本露光の開始と終了をメカニカルシャッター１０３の開閉で行ってもよい。その後、各行毎に画像信号を順次出力する。撮像素子１０５から出力された画像信号は、アナログフロントエンド１０６で相関２重サンプリング等のノイズ除去、増幅、Ａ／Ｄ変換が行われる。そして、デジタル化された画像信号が、デジタル信号処理部１１０を介してシステム制御ＣＰＵ１１１により画像メモリ１１２に書き込まれる。その後、画像メモリ１１２に記憶された画像データは、システム制御ＣＰＵ１１１の制御により、記録インターフェース部１１８を介して半導体メモリ等の着脱可能な記録媒体１１９に記録される。また、撮影された画像データは、表示インターフェース部１１６を介して液晶ディスプレイ等の表示部１１７に表示される。或いは、外部インターフェース部１２０を介してコンピュータ１２１等に直接入力して画像の加工を行ってもよい。

次に、本実施形態に係る撮像装置及びその制御方法を図３に示す撮像システムに適用したときの動作において、図４を用いて説明する。

図４は、デジタル画像データＤＡＴＡとクロックパルスＤＣＬＫとの関係を示すタイミング図である。デジタル画像データＤＡＴＡは、アナログフロントエンド１０６から出力され、デジタル信号処理部１１０に入力される信号である。クロックパルスＤＣＬＫは、デジタル画像データＤＡＴＡに同期して、デジタル画像データＤＡＴＡをデジタル信号処理部１１０に取り込むためのタイミングを規定する同期信号である。なお、クロックパルスＤＣＬＫは、図３のタイミング発生部１１５により供給される。

図４において、ｈ３のタイミングで出力されるデジタル画像データＤＡＴＡは、上述のように水平走査クロックφＨの供給が停止したときの出力信号に相当し、実際の画像信号としては不要の信号であり、その出力値は不定である。このとき、クロックパルスＤＣＬＫをローのままにして、その供給を停止させることにより、デジタル信号処理部にこの不要な信号を取り込むことが無くなり、画像メモリを節約することができる。また、この不要な信号部分を後で削除するといった余分な処理を行う必要も無くなる。

図５は、デジタル画像データＤＡＴＡとクロックパルスＤＣＬＫとの関係を示す他のタイミング図である。

図５において、ｈ３のタイミングで出力されるデジタル画像データＤＡＴＡは、上述のように、水平走査クロックφＨの供給が停止したときの出力信号に相当し、実際の画像信号としては不要の信号である。そこで、図５に示す方法では、アナログフロントエンド１０６において、そのデジタル画像データ値を予め定められた規定値、例えば１６進数の００００（０ｘ００００）に固定する。ここでは、デジタル信号処理部１１０は、上記の規定値（例えば、０ｘ００００）が入力された場合、デジタル画像データ値の取り込みを行わないように構成されている。そのため、デジタル信号処理部１１０にこの不要な信号を取り込むことが無くなり、画像メモリを節約することができる。また、この不要な信号部分を後で削除するといった余分な処理を行う必要も無くなる。なお、図５では、水平走査クロックφＨの供給を停止させたときの出力信号に相当するデジタル画像データ値を０ｘ００００としたが、他の値にしてもよい。

なお、本実施形態に係る撮像システムでは、タイミング発生部１１５が独立して構成されているが、例えば、撮像素子１０５と同一の半導体基板上に構成し、撮像素子１０５と一体化してもよい。同様に、タイミング発生部１１５を、アナログフロントエンド１０６又はデジタル信号処理部１１０などと一体化してもよい。

本発明の好適な実施の形態に係る撮像素子の構成を示す図である。本発明の好適な実施の形態に係る撮像素子の駆動タイミングを示す図である。本実施形態に係る撮像システムをデジタルスチルカメラに適用した場合を示すブロック図である。デジタル画像データＤＡＴＡとクロックパルスＤＣＬＫとの関係を示すタイミング図である。デジタル画像データＤＡＴＡとクロックパルスＤＣＬＫとの関係を示す他のタイミング図である。従来の撮像素子における駆動タイミングを示す図である。

符号の説明

２光電変換手段
１４、１５、１６、１７転送容量
２４水平走査回路
２５出力アンプ
１０５撮像素子
１１１システム制御ＣＰＵ

Claims

行方向及び列方向に配列された複数の光電変換手段と、前記複数の光電変換手段のｎ−１行目（ただし、ｎは２以上の整数）から読み出した信号を記憶する第１の記憶手段と、前記複数の光電変換手段のｎ行目から読み出した信号を記憶する第２の記憶手段と、
を有する撮像素子と、
前記撮像素子を制御する制御手段と、
を備え、
前記制御手段は、前記第１の記憶手段に記憶されたｎ−１行目の１行分の信号を前記第１の記憶手段から読み出す期間に、ｎ行目の前記光電変換手段の信号を前記第２の記憶手段に読み出し、かつ、前記撮像素子内の駆動パルスの少なくとも１つが変化する時に、前記第１の記憶手段に記憶されたｎ−１行目の１行分の信号の出力を一時的に停止させるように制御することを特徴とする撮像装置。
前記撮像素子から出力された信号をデジタル信号に変換するＡ／Ｄ変換手段と、
前記デジタル信号に同期させた同期信号を発生するタイミング発生部と、
前記同期信号に同期させて前記デジタル信号を取り込むデジタル信号処理部と、
を備え、
前記制御手段は、前記出力を一時的に停止させる期間に前記撮像素子から出力された信号に対応する前記デジタル信号に同期させるべき同期信号の供給を、前記タイミング発生部が停止するように制御することを特徴とする請求項１に記載の撮像装置。
前記撮像素子から出力された信号をデジタル信号に変換するＡ／Ｄ変換手段と、
前記デジタル信号に同期させた同期信号を発生するタイミング発生部と、
前記同期信号に同期させて前記デジタル信号を取り込むデジタル信号処理部と、
を備え、
前記制御手段は、前記出力を一時的に停止させる期間に前記撮像素子から出力された信号に対応する前記デジタル信号の値を予め定められた値にすることを特徴とする請求項１に記載の撮像装置。
行方向及び列方向に配列された複数の光電変換手段と、前記複数の光電変換手段のｎ−１行目（ただし、ｎは２以上の整数）から読み出した信号を記憶する第１の記憶手段と、前記複数の光電変換手段のｎ行目から読み出した信号を記憶する第２の記憶手段とを備える撮像素子の制御方法であって、
前記第１の記憶手段に記憶されたｎ−１行目の１行分の信号を前記第１の記憶手段から読み出す期間に、ｎ行目の前記光電変換手段の信号を前記第２の記憶手段に読み出すようにし、かつ、前記撮像素子内の駆動パルスの少なくとも１つが変化する時に、前記第１の記憶手段に記憶されたｎ−１行目の１行分の信号の出力を一時的に停止させるように制御することを特徴とする撮像素子の制御方法。