JP2008277410A

JP2008277410A - Manufacturing method of semiconductor device

Info

Publication number: JP2008277410A
Application number: JP2007116965A
Authority: JP
Inventors: Tadayuki Sakai; 忠之酒井; Hideaki Kanayama; 秀哲金山
Original assignee: Renesas Technology Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Renesas Technology Corp; Panasonic Holdings Corp
Priority date: 2007-04-26
Filing date: 2007-04-26
Publication date: 2008-11-13

Abstract

【課題】層間絶縁膜を形成する際の化学的機械研磨に起因するマイクロスクラッチの発生を抑えて製造歩留りを向上させることが容易な半導体装置の製造方法を得ること。
【解決手段】半導体基板に形成された回路素子を覆うようにして当該半導体基板上に成膜された層間絶縁膜を有する半導体装置を製造するにあたり、層間絶縁膜用の無機絶縁膜をフュームドシリカスラリーを用いて化学的機械研磨する第１化学的機械研磨工程と、該第１化学的機械研磨工程で化学的機械研磨された後の無機絶縁膜をコロイダルシリカスラリーを用いて化学的機械研磨する第２化学的機械研磨工程とを行う。
【選択図】なしTo provide a method for manufacturing a semiconductor device, which can easily improve the manufacturing yield by suppressing the generation of micro scratches caused by chemical mechanical polishing when forming an interlayer insulating film.
In manufacturing a semiconductor device having an interlayer insulating film formed on a semiconductor substrate so as to cover a circuit element formed on the semiconductor substrate, an inorganic insulating film for the interlayer insulating film is fumed silica. A first chemical mechanical polishing step in which chemical mechanical polishing is performed using the slurry, and a chemical mechanical polishing is performed on the inorganic insulating film after the chemical mechanical polishing in the first chemical mechanical polishing step by using colloidal silica slurry. A second chemical mechanical polishing step is performed.
[Selection figure] None

Description

本発明は半導体装置の製造方法に関し、特に集積回路を備えた半導体装置の製造方法に関するものである。 The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device including an integrated circuit.

今日では、多くの電子機器についてその小型化、高性能化が求められており、小型で高性能の電子機器を得るために、半導体基板上に集積回路が形成された半導体装置での回路素子の高集積密度化、高性能化が進められている。そして、回路素子の高集積密度化に伴って、当該回路素子の構成材料としても金属シリサイドのように導電性の高いものが利用されるようになってきている。 Today, many electronic devices are required to be smaller and have higher performance. In order to obtain small and high-performance electronic devices, circuit elements in a semiconductor device in which an integrated circuit is formed on a semiconductor substrate are used. High integration density and high performance are being promoted. With the increase in the integration density of circuit elements, a material having high conductivity such as metal silicide has been used as a constituent material of the circuit elements.

上記の金属シリサイドとしては、チタンシリサイド、コバルトシリサイド、白金シリサイド、ニッケルシリサイド等が知られており、回路素子の微細化の程度等に応じて使い分けられている。例えば４５ｎｍノード世代のＭＩＳ（Metal Insulator Semiconductor）型トランジスタのように不純物拡散領域での接合深さが極めて浅い微細なＭＩＳ型トランジスタをシリコン基板に形成しようとする場合には、微細化しても電気抵抗が低く、かつシリコン基板への侵入深さを浅くすることが可能なニッケルシリサイドの層が不純物拡散領域上に形成されると共に、ゲート電極の構成材料として使用されることが多い。 As the above metal silicide, titanium silicide, cobalt silicide, platinum silicide, nickel silicide, and the like are known, and they are properly used according to the degree of miniaturization of circuit elements. For example, when a MIS transistor having a very shallow junction depth in an impurity diffusion region, such as a 45 nm node generation MIS (Metal Insulator Semiconductor) transistor, is to be formed on a silicon substrate, the electrical resistance is maintained even if the size is reduced. In addition, a nickel silicide layer that is low in thickness and capable of reducing the penetration depth into the silicon substrate is formed on the impurity diffusion region and is often used as a constituent material of the gate electrode.

また、半導体基板上に集積回路を形成するにあたって当該半導体基板上に形成される層間絶縁膜の形成条件も、回路素子の構成材料に応じて適宜選定されている。例えばコバルトシリサイドのように比較的耐熱性の高い金属シリサイドを用いて回路素子を形成した場合には、化学的気相蒸着法（ＣＶＤ法）によって半導体基板上にシリコン酸化物膜を成膜し、このシリコン酸化物膜を８５０℃程度で熱処理して緻密化してから化学的機械研磨（ＣＭＰ）により平坦化し、その後、当該シリコン酸化物膜の所定箇所にコンタクトホールもしくはビアホールを設けることで層間絶縁膜が形成される。一方、ニッケルシリサイドを用いて回路素子を形成した場合には、ニッケルシリサイドの耐熱性が比較的低いことから、ＣＶＤ法によって半導体基板上に成膜したシリコン酸化物膜の緻密化が４５０〜６００℃程度という比較的低温で行われる。 In forming an integrated circuit on a semiconductor substrate, the conditions for forming an interlayer insulating film formed on the semiconductor substrate are also appropriately selected according to the constituent material of the circuit element. For example, when a circuit element is formed using metal silicide having relatively high heat resistance such as cobalt silicide, a silicon oxide film is formed on the semiconductor substrate by chemical vapor deposition (CVD), The silicon oxide film is heat treated at about 850 ° C. to be densified, and then planarized by chemical mechanical polishing (CMP). Thereafter, a contact hole or a via hole is provided at a predetermined position of the silicon oxide film, thereby providing an interlayer insulating film. Is formed. On the other hand, when the circuit element is formed using nickel silicide, since the heat resistance of nickel silicide is relatively low, densification of the silicon oxide film formed on the semiconductor substrate by the CVD method is 450 to 600 ° C. It is carried out at a relatively low temperature.

ただし、ＣＶＤ法によって半導体基板上に成膜されたシリコン酸化物膜層を化学的機械研磨する際の研磨剤としては、上記シリコン酸化物膜の緻密化を８５０℃程度という比較的高温下で行った場合、および４５０〜６００℃程度という比較的低温下で行った場合のいずれにおいても、半導体装置の製造コストを低減するという観点から、フュームドシリカスラリーが多用される。 However, as a polishing agent for chemical mechanical polishing of a silicon oxide film layer formed on a semiconductor substrate by a CVD method, the silicon oxide film is densified at a relatively high temperature of about 850 ° C. In both cases, and at a relatively low temperature of about 450 to 600 ° C., fumed silica slurry is frequently used from the viewpoint of reducing the manufacturing cost of the semiconductor device.

しかしながら、本件発明者の研究によれば、上記シリコン酸化物膜の緻密化を４５０〜６００℃程度という比較的低温で行った場合には、８５０℃程度という比較的高温で緻密化した場合に比べて当該シリコン酸化物膜が脆弱なものとなり、このシリコン酸化物膜にフュームドシリカスラリーを用いて化学的機械研磨を施すと当該シリコン酸化物膜にマイクロスクラッチと呼ばれる研磨傷が比較的多く発生する。 However, according to the study of the present inventors, when the silicon oxide film is densified at a relatively low temperature of about 450 to 600 ° C., compared to the case of densification at a relatively high temperature of about 850 ° C. The silicon oxide film becomes fragile, and when this silicon oxide film is subjected to chemical mechanical polishing using fumed silica slurry, a relatively large number of polishing scratches called micro scratches are generated in the silicon oxide film. .

このマイクロスクラッチは上記のシリコン酸化物膜から得られる層間絶縁膜にも残り、当該層間絶縁膜のコンタクトホールにコンタクトプラグを形成した際やビアホールにビアコンタクトを形成した際、あるいは当該層間絶縁膜に配線を形成した際に導電性材料がマイクロスクラッチ内に残留して、コンタクトプラグ間やビアコンタクト間、あるいは配線間での短絡を引き起こすことがある。このような短絡の発生は、配線間距離が短い半導体装置、換言すれば回路素子の集積密度が高い半導体装置において比較的顕著であり、当該半導体装置の製造歩留りを低下させる要因となる。 This micro scratch remains in the interlayer insulating film obtained from the silicon oxide film, and when a contact plug is formed in the contact hole of the interlayer insulating film, a via contact is formed in the via hole, or in the interlayer insulating film. When the wiring is formed, the conductive material may remain in the micro scratch, causing a short circuit between contact plugs, via contacts, or between wirings. The occurrence of such a short circuit is relatively significant in a semiconductor device having a short distance between wirings, in other words, a semiconductor device having a high integration density of circuit elements, and causes a reduction in the manufacturing yield of the semiconductor device.

本発明は上記の事情に鑑みてなされたものであり、層間絶縁膜を形成する際の化学的機械研磨に起因するマイクロスクラッチの発生を抑えて製造歩留りを向上させることが容易な半導体装置の製造方法を得ることを目的とする。 The present invention has been made in view of the above circumstances, and it is easy to manufacture a semiconductor device that can improve the manufacturing yield by suppressing the generation of micro-scratches caused by chemical mechanical polishing when forming an interlayer insulating film. The purpose is to obtain a method.

本発明の一形態によれば、半導体基板に形成された回路素子を覆うようにして半導体基板上に成膜された層間絶縁膜用のシリコン酸化物膜をフュームドシリカスラリーを用いて化学的機械研磨する第１化学的機械研磨工程と、この第１化学的機械研磨工程で化学的機械研磨された後の上記シリコン酸化物膜をコロイダルシリカスラリーを用いて化学的機械研磨する第２化学的機械研磨工程とを含む半導体装置の製造方法が提供される。 According to one aspect of the present invention, a silicon oxide film for an interlayer insulating film formed on a semiconductor substrate so as to cover a circuit element formed on the semiconductor substrate is subjected to chemical mechanical treatment using fumed silica slurry. A first chemical mechanical polishing step for polishing, and a second chemical machine for chemically mechanically polishing the silicon oxide film after the chemical mechanical polishing in the first chemical mechanical polishing step using a colloidal silica slurry A method for manufacturing a semiconductor device including a polishing step is provided.

本発明の半導体装置の製造方法の一形態では、上記の第１化学的機械研磨工程を行った後に上記の第２化学的機械研磨工程を行うので、第１化学的機械研磨工程でシリコン酸化物膜にマイクロスクラッチが生じても、第２化学的機械研磨工程で当該マイクロスクラッチの大部分を除去することができる。このため、層間絶縁膜用のシリコン酸化物膜が４５０〜６００℃という比較的低温で緻密化されたものであっても、マイクロスクラッチが少ない層間絶縁膜を形成することができる。その結果として、層間絶縁膜に形成される配線間やコンタクトプラグ間、あるいはビアコンタクト間での短絡の発生が抑えられるので、半導体装置の製造歩留りを向上させることが容易になる。回路素子の集積密度が高い半導体装置を得易くなる。 In one form of the manufacturing method of the semiconductor device of this invention, since said 2nd chemical mechanical polishing process is performed after performing said 1st chemical mechanical polishing process, it is silicon oxide by a 1st chemical mechanical polishing process. Even if microscratches occur in the film, most of the microscratches can be removed by the second chemical mechanical polishing step. Therefore, even if the silicon oxide film for the interlayer insulating film is densified at a relatively low temperature of 450 to 600 ° C., an interlayer insulating film with few micro scratches can be formed. As a result, occurrence of a short circuit between wirings formed in the interlayer insulating film, between contact plugs, or between via contacts can be suppressed, so that it is easy to improve the manufacturing yield of the semiconductor device. It becomes easy to obtain a semiconductor device having a high integration density of circuit elements.

以下、本発明の半導体装置の製造方法の実施の形態について、図面を用いて詳細に説明する。本発明の半導体装置の製造方法は、前述のように第１化学的機械研磨工程と第２化学的機械研磨工程とを含むものであるので、下記の説明は工程毎に行う。なお、本発明は以下に説明する実施の形態に限定されるものではない。 Embodiments of a method for manufacturing a semiconductor device according to the present invention will be described below in detail with reference to the drawings. Since the semiconductor device manufacturing method of the present invention includes the first chemical mechanical polishing step and the second chemical mechanical polishing step as described above, the following description will be given for each step. The present invention is not limited to the embodiments described below.

＜第１化学的機械研磨工程＞
第１化学的機械研磨工程では、半導体基板に形成された回路素子を覆うようにして当該半導体基板上に成膜された層間絶縁膜用の無機絶縁膜をフュームドシリカスラリーを用いて化学的機械研磨する。 <First chemical mechanical polishing process>
In the first chemical mechanical polishing step, the inorganic insulating film for the interlayer insulating film formed on the semiconductor substrate so as to cover the circuit element formed on the semiconductor substrate is treated with a chemical machine using fumed silica slurry. Grind.

図１は、第１化学的機械研磨工程で化学的機械研磨に付される層間絶縁膜用の無機絶縁膜の一例を概略的に示す断面図である。同図に示す層間絶縁膜用の無機絶縁膜４０Ａはシリコン酸化物膜（以下、「シリコン酸化物膜４０Ａ」という。）であり、このシリコン酸化物膜４０Ａは半導体基板１０に形成された回路素子を覆うようにして当該半導体基板１０上に成膜されている。 FIG. 1 is a cross-sectional view schematically showing an example of an inorganic insulating film for an interlayer insulating film that is subjected to chemical mechanical polishing in the first chemical mechanical polishing step. The inorganic insulating film 40A for the interlayer insulating film shown in the figure is a silicon oxide film (hereinafter referred to as “silicon oxide film 40A”), and this silicon oxide film 40A is a circuit element formed on the semiconductor substrate 10. Is deposited on the semiconductor substrate 10.

ここで、上記の半導体基板１０としては、例えば、単結晶シリコン基板やＳＯＩ（Silicon On Insulator）基板等の基板１の所定箇所にＮ型活性領域（Ｎ型ウェル）３とＰ型活性領域（Ｐ型ウェル）５とを所定のパターンで形成し、さらに、各活性領域３，５を平面視上区画するようにして素子分離領域７を形成したものが用いられる。 Here, as the semiconductor substrate 10, for example, an N-type active region (N-type well) 3 and a P-type active region (P) are formed at predetermined positions of the substrate 1 such as a single crystal silicon substrate or an SOI (Silicon On Insulator) substrate. Type wells) 5 are formed in a predetermined pattern, and further, element isolation regions 7 are formed so that the active regions 3 and 5 are partitioned in plan view.

この半導体基板１０には種々の回路素子が形成されるが、図１には２つのＭＩＳ型トランジスタ２０，３０が示されている。ＭＩＳ型トランジスタ２０はＬＤＤ（Lightly Doped Drain）構造の電界効果トランジスタであり、このＭＩＳ型トランジスタ２０は、半導体基板１０上にゲート絶縁膜１１を介して配置されたポリシリコン製（ただし、後述のニッケルシリサイド層Ｓを含む。）のゲート電極１３と、ゲート電極１３における線幅方向の両側面上に形成されたオフセットスペーサ膜ＯＳ，ＯＳと、各オフセットスペーサ膜ＯＳ上に配置されたサイドウォールスペーサＳＷ，ＳＷとを有している。また、Ｎ型活性領域３に形成されたソース領域１５、ドレイン領域１７、および２つのエクステンション領域１９，１９も有している。そして、ゲート電極１３、ソース領域１５、およびドレイン領域１７には、それぞれ、上面から所定の深さに亘るニッケルシリサイド層Ｓが形成されている。 Various circuit elements are formed on the semiconductor substrate 10, and two MIS transistors 20 and 30 are shown in FIG. The MIS type transistor 20 is a field effect transistor having an LDD (Lightly Doped Drain) structure, and the MIS type transistor 20 is made of polysilicon disposed on the semiconductor substrate 10 via a gate insulating film 11 (however, nickel described later) Gate electrode 13 including the silicide layer S), offset spacer films OS and OS formed on both side surfaces of the gate electrode 13 in the line width direction, and sidewall spacers SW disposed on each offset spacer film OS. , SW. Further, it also has a source region 15, a drain region 17, and two extension regions 19, 19 formed in the N-type active region 3. In each of the gate electrode 13, the source region 15, and the drain region 17, a nickel silicide layer S extending from the upper surface to a predetermined depth is formed.

同様に、ＭＩＳ型トランジスタ３０もＬＤＤ構造の電界効果トランジスタであり、このＭＩＳ型トランジスタ３０は、半導体基板１０上にゲート絶縁膜２１を介して配置されたポリシリコン製（ただし、後述のニッケルシリサイド層Ｓを含む。）のゲート電極２３と、ゲート電極２３における線幅方向の両側面上に形成されたオフセットスペーサ膜ＯＳ，ＯＳと、各オフセットスペーサ膜ＯＳ上に配置されたサイドウォールスペーサＳＷ，ＳＷとを有している。また、Ｐ型活性領域５に形成されたソース領域２５、ドレイン領域２７、および２つのエクステンション領域２９，２９も有している。そして、ゲート電極２３、ソース領域２５、およびドレイン領域２７には、それぞれ、上面から所定の深さに亘るニッケルシリサイド層Ｓが形成されている。 Similarly, the MIS transistor 30 is also a field effect transistor having an LDD structure. This MIS transistor 30 is made of polysilicon (however, a nickel silicide layer described later) disposed on the semiconductor substrate 10 with a gate insulating film 21 interposed therebetween. S)), offset spacer films OS, OS formed on both side surfaces of the gate electrode 23 in the line width direction, and sidewall spacers SW, SW disposed on each offset spacer film OS. And have. Further, it also has a source region 25, a drain region 27, and two extension regions 29, 29 formed in the P-type active region 5. In each of the gate electrode 23, the source region 25, and the drain region 27, a nickel silicide layer S extending from the upper surface to a predetermined depth is formed.

層間絶縁膜用のシリコン酸化物膜４０Ａは、半導体基板１０に形成されている各回路素子を覆うようにして化学的気相蒸着法により成膜する成膜工程と、４５０〜６００℃に加熱して緻密化する緻密化工程とを経て形成されたものである。具体的には、ステップカバレッジ性の良好な成膜方法、例えばＴＥＯＳ（Tetraetylorthosilicate）ガスと酸素（Ｏ₂）ガスとを原料ガスとして用いた熱ＣＶＤ法により半導体基板１０上に等方的に成膜された後、４５０〜６００℃程度の熱処理を受けて緻密化されたものである。 The silicon oxide film 40A for the interlayer insulating film is formed by a chemical vapor deposition method so as to cover each circuit element formed on the semiconductor substrate 10, and heated to 450 to 600 ° C. It is formed through a densification step for densification. Specifically, a film formation method with good step coverage, for example, isotropic film formation on the semiconductor substrate 10 by a thermal CVD method using TEOS (Tetraetylorthosilicate) gas and oxygen (O ₂ ) gas as source gases. After being subjected to heat treatment at about 450 to 600 ° C., it is densified.

このシリコン酸化物膜４０Ａの膜厚Ｔは、例えば、ＭＩＳ型トランジスタ２０，３０の初期段差Ｄの２倍の値に３００ｎｍ程度を加えた値に選定されている。ここで、「初期段差Ｄ」とは、ＭＩＳ型トランジスタ２０，３０の上面と半導体基板１０表面との高低差を意味する。 The film thickness T of the silicon oxide film 40A is selected, for example, to a value obtained by adding about 300 nm to a value twice the initial step D of the MIS transistors 20 and 30. Here, the “initial step D” means a difference in height between the upper surfaces of the MIS transistors 20 and 30 and the surface of the semiconductor substrate 10.

第１化学的機械研磨工程でのシリコン酸化物膜４０Ａの化学的機械的研磨は、前述のように、フュームドシリカスラリーを用いて行われる。このとき、フュームドシリカスラリーとしては、シリコン酸化物膜を化学的機械研磨する際の研磨剤として公知のものを用いることができる。フュームドシリカの二次粒径の平均値は例えば５０〜２００ｎｍ程度の範囲内であればよく、二次粒径が１μｍを超える二次粒子の割合は低い方が好ましい。フュームドシリカスラリーでのヒュームドシリカの量は、例えば１０〜１５質量％程度以下とすることができる。 The chemical mechanical polishing of the silicon oxide film 40A in the first chemical mechanical polishing step is performed using the fumed silica slurry as described above. At this time, as a fumed silica slurry, a well-known thing can be used as an abrasive | polishing agent at the time of carrying out chemical mechanical polishing of a silicon oxide film. The average value of the secondary particle size of fumed silica may be in the range of, for example, about 50 to 200 nm, and the proportion of secondary particles having a secondary particle size exceeding 1 μm is preferably low. The amount of fumed silica in the fumed silica slurry can be, for example, about 10 to 15% by mass or less.

第１化学的機械研磨工程での研磨布への半導体基板１０の押し付け圧力（ウェハの押し付け圧力）は例えば１０〜４０ｋＰａ程度の範囲内とすることができ、半導体基板１０の回転数（ウェハの回転数）および研磨布の回転数はそれぞれ３０〜１５０ｒｐｍ程度とすることができる。そして、フュームドシリカスラリーの供給量は５０〜２００ｍｌ／分程度（半導体基板１０が直径約２０ｃｍのウェハ（８インチウェハ）である場合）とすることができる。 The pressing pressure (wafer pressing pressure) of the semiconductor substrate 10 against the polishing cloth in the first chemical mechanical polishing step can be, for example, in the range of about 10 to 40 kPa, and the rotation speed of the semiconductor substrate 10 (wafer rotation). Number) and the number of rotations of the polishing cloth can be about 30 to 150 rpm, respectively. The supply amount of the fumed silica slurry can be about 50 to 200 ml / min (when the semiconductor substrate 10 is a wafer (8-inch wafer) having a diameter of about 20 cm).

フュームドシリカスラリーによるシリコン酸化物膜４０Ａの化学的機械研磨は、半導体装置の生産性および製造コストを考慮すると、その研磨量（研磨によるシリコン酸化物膜４０Ａの膜厚の減少量）が初期段差Ｄ（図１参照）の値と同程度となってシリコン酸化物膜４０Ａの上面が平坦化されるように行うことが好ましい。このようにしてフュームドシリカスラリーを用いてシリコン酸化物膜４０Ａ（図１参照）を化学的機械研磨すると、比較的短時間のうちに、また比較的低い製造コストの下に、上面が略平坦なシリコン酸化物膜が得られる。 In the chemical mechanical polishing of the silicon oxide film 40A using the fumed silica slurry, the amount of polishing (the amount of reduction in the thickness of the silicon oxide film 40A due to polishing) is an initial step, considering the productivity and manufacturing cost of the semiconductor device. It is preferable to perform the process so that the upper surface of the silicon oxide film 40A is flattened to be approximately the same as the value of D (see FIG. 1). When the silicon oxide film 40A (see FIG. 1) is chemically mechanically polished using the fumed silica slurry in this manner, the upper surface is substantially flat in a relatively short time and at a relatively low manufacturing cost. A silicon oxide film can be obtained.

図２は、第１化学的機械研磨工程でフュームドシリカスラリーを用いて化学的機械研磨された後のシリコン酸化物膜の一例を概略的に示す断面図である。同図に示すシリコン酸化物膜４０Ｂは、図１に示したシリコン酸化物膜４０Ａをフュームドシリカスラリーを用いて化学的機械研磨して得たものであり、その上面は略平坦ではあるものの、マイクロスクラッチＭＳが散在している。二次粒径（最大粒径）が１μｍを超えるフュームドシリカがフュームドシリカスラリー中に多くなると、マイクロスクラッチＭＳが生じ易くなる傾向が認められる。なお、図２に示す構成要素のうちで図１に示した構成要素と共通するものについては、図１で用いた参照符号と同じ参照符号を付してその説明を省略する。 FIG. 2 is a cross-sectional view schematically showing an example of a silicon oxide film after chemical mechanical polishing using a fumed silica slurry in the first chemical mechanical polishing step. The silicon oxide film 40B shown in the figure is obtained by chemical mechanical polishing the silicon oxide film 40A shown in FIG. 1 using a fumed silica slurry, and its upper surface is substantially flat. Micro scratches MS are scattered. When fumed silica having a secondary particle size (maximum particle size) exceeding 1 μm is increased in the fumed silica slurry, a tendency that micro scratch MS tends to occur is recognized. 2 that are the same as those shown in FIG. 1 are assigned the same reference numerals as those used in FIG. 1, and descriptions thereof are omitted.

＜第２化学的機械研磨工程＞
第２化学的機械研磨工程では、第１化学的機械研磨工程で化学的機械研磨された後の無機絶縁膜（シリコン酸化物膜４０Ｂ；図２参照）をコロイダルシリカスラリーを用いて化学的機械研磨する。 <Second chemical mechanical polishing process>
In the second chemical mechanical polishing step, the inorganic insulating film (silicon oxide film 40B; see FIG. 2) after chemical mechanical polishing in the first chemical mechanical polishing step is subjected to chemical mechanical polishing using colloidal silica slurry. To do.

このとき、上記のコロイダルシリカスラリーとしては、シリコン酸化物膜を化学的機械研磨する際の研磨剤として公知のものを用いることができ、特にゾル−ゲル法により作製されたコロイダルシリカが分散されているものが好ましい。また、コロイダルシリカの二次粒径の平均値は例えば２００ｎｍを超えていてもよいが、二次粒径が１μｍを超える二次粒子の割合は低い方が好ましい。コロイダルシリカスラリーでのコロイダルシリカの割合は、例えば２０質量％程度とすることができる。 At this time, as the colloidal silica slurry, a known polishing agent for chemical mechanical polishing of the silicon oxide film can be used, and in particular, colloidal silica prepared by a sol-gel method is dispersed. Is preferred. Moreover, although the average value of the secondary particle diameter of colloidal silica may exceed 200 nm, for example, the one where the ratio of the secondary particle whose secondary particle diameter exceeds 1 micrometer is low is preferable. The ratio of the colloidal silica in the colloidal silica slurry can be set to about 20% by mass, for example.

第２化学的機械研磨工程での研磨布への半導体基板１０の押し付け圧力（ウェハの押し付け圧力）は例えば１０〜４０ｋＰａ程度の範囲内とすることができ、半導体基板１０の回転数（ウェハの回転数）および研磨布の回転数はそれぞれ３０〜１５０ｒｐｍ程度とすることができる。また、コロイダルシリカスラリーの供給量は５０〜２００ｍｌ／分程度（半導体基板１０が直径約２０ｃｍのウェハ（８インチウェハ）である場合）とすることができる。そして、第２化学的機械研磨工程での研磨量（研磨によるシリコン酸化物膜４０Ｂ（図２参照）の膜厚の減少量）は、例えば５０〜１００ｎｍ程度とすることができる。このようにしてコロイダルシリカスラリーを用いてシリコン酸化物膜４０Ｂを化学的機械研磨すると、第１化学的機械研磨工程で生じたマイクロスクラッチＭＳ（図２参照）の大部分が除去される。 The pressing pressure of the semiconductor substrate 10 against the polishing cloth (the pressing pressure of the wafer) in the second chemical mechanical polishing step can be, for example, in the range of about 10 to 40 kPa, and the rotation number of the semiconductor substrate 10 (rotation of the wafer) Number) and the number of rotations of the polishing cloth can be about 30 to 150 rpm, respectively. The supply amount of the colloidal silica slurry can be about 50 to 200 ml / min (when the semiconductor substrate 10 is a wafer (8-inch wafer) having a diameter of about 20 cm). The amount of polishing in the second chemical mechanical polishing step (the amount of reduction in the film thickness of the silicon oxide film 40B (see FIG. 2) due to polishing) can be about 50 to 100 nm, for example. When the silicon oxide film 40B is chemically mechanically polished using the colloidal silica slurry in this manner, most of the micro scratch MS (see FIG. 2) generated in the first chemical mechanical polishing process is removed.

図３は、第２化学的機械研磨工程での研磨量とマイクロスクラッチの数との関係の一例を示すグラフである。同図に示す例では、第２化学的機械研磨工程での研磨量が０（零）のときのマイクロスクラッチの数、すなわち第２化学的機械研磨工程を行わないときのマイクロスクラッチの数を１としたきに、第２化学的機械研磨工程での研磨量を５０ｎｍにするとマイクロスクラッチの数が０．５２程度となり、第２化学的機械研磨工程での研磨量を１００ｎｍにするとマイクロスクラッチの数が０．３７程度となる。なお、マイクロスクラッチの数は、シリコン酸化物膜をフッ酸で５０ｎｍ程度エッチバックして各マイクロスクラッチを拡大させて求めた。 FIG. 3 is a graph showing an example of the relationship between the polishing amount and the number of micro scratches in the second chemical mechanical polishing step. In the example shown in the figure, the number of micro scratches when the polishing amount in the second chemical mechanical polishing step is 0 (zero), that is, the number of micro scratches when the second chemical mechanical polishing step is not performed is 1. When the polishing amount in the second chemical mechanical polishing step is 50 nm, the number of micro scratches is about 0.52, and when the polishing amount in the second chemical mechanical polishing step is 100 nm, the number of micro scratches is Is about 0.37. The number of micro scratches was obtained by expanding each micro scratch by etching back the silicon oxide film with hydrofluoric acid to about 50 nm.

図４は、第２化学的機械研磨工程でコロイダルシリカスラリーを用いて化学的機械に研磨された後のシリコン酸化物膜の一例を概略的に示す断面図である。同図に示すシリコン酸化物膜４０Ｃは、図２に示したシリコン酸化物膜４０Ｂをコロイダルシリカスラリーを用いて化学的機械研磨して得たものであり、図２に示したマイクロスクラッチＭＳが実質的に消失している。このシリコン酸化物膜４０Ｃが層間絶縁膜（第１層間絶縁膜）の元となる。なお、図４に示す構成要素のうちで図２に示した構成要素と共通するものについては、図２で用いた参照符号と同じ参照符号を付してその説明を省略する。 FIG. 4 is a cross-sectional view schematically showing an example of the silicon oxide film after being polished by a chemical machine using a colloidal silica slurry in the second chemical mechanical polishing step. The silicon oxide film 40C shown in the figure is obtained by chemical mechanical polishing the silicon oxide film 40B shown in FIG. 2 using a colloidal silica slurry, and the micro scratch MS shown in FIG. Has disappeared. This silicon oxide film 40C becomes the source of the interlayer insulating film (first interlayer insulating film). 4 that are the same as those shown in FIG. 2 are assigned the same reference numerals as those used in FIG. 2 and descriptions thereof are omitted.

以上説明したようにして第１化学的機械研磨工程を行った後に第２化学的機械研磨工程を行うことにより、第１化学的機械研磨工程でシリコン酸化物膜４０ＢにマイクロスクラッチＭＳ（図２参照）が生じても、第２化学的機械研磨工程で当該マイクロスクラッチＭＳの大部分を除去することができる。このため、層間絶縁膜用のシリコン酸化物膜４０Ａ（図１参照）が４５０〜６００℃という比較的低温で緻密化されたものであっても、マイクロスクラッチが少ない層間絶縁膜を形成することができる。その結果として、層間絶縁膜に形成されるコンタクトプラグ間やビアコンタクト間、あるいは配線間での短絡の発生が抑えられるので、半導体装置の製造歩留りを向上させることが容易になる。回路素子の集積密度が高い半導体装置を得易くなる。 As described above, by performing the second chemical mechanical polishing step after the first chemical mechanical polishing step, the micro scratch MS (see FIG. 2) is formed on the silicon oxide film 40B in the first chemical mechanical polishing step. ), Most of the micro scratch MS can be removed in the second chemical mechanical polishing process. Therefore, even if the silicon oxide film 40A (see FIG. 1) for the interlayer insulating film is densified at a relatively low temperature of 450 to 600 ° C., an interlayer insulating film with few micro scratches can be formed. it can. As a result, occurrence of a short circuit between contact plugs, via contacts, or wirings formed in the interlayer insulating film can be suppressed, so that it is easy to improve the manufacturing yield of the semiconductor device. It becomes easy to obtain a semiconductor device having a high integration density of circuit elements.

例えば、上述した第１化学的機械研磨工程と第２化学的機械研磨工程とを行って得た層間絶縁膜（第１層間絶縁膜）上に第２層間絶縁膜を形成し、この第２層間絶縁膜に線幅９０ｎｍの配線を９０ｎｍ間隔で形成する場合、上記第２化学的機械研磨工程での研磨量を１００ｎｍにすると、リーク電流値が１ｎＡ以下の半導体装置を従来の２倍以上の割合で製造することも比較的容易である。さらには、単位面積あたりの短絡の発生密度を従来の１／９程度にすることも比較的容易である。なお、ここでいう「リーク電流値が１ｎＡ以下の半導体装置の割合」および「単位面積あたりの短絡の発生密度」は、それぞれ、第２層間絶縁膜上に総延長３．６ｍのシングルダマシン配線を形成して配線リーク特性または短絡発生密度を評価したときの値を意味する。 For example, a second interlayer insulating film is formed on an interlayer insulating film (first interlayer insulating film) obtained by performing the first chemical mechanical polishing step and the second chemical mechanical polishing step described above, and this second interlayer In the case where wirings having a line width of 90 nm are formed on the insulating film at intervals of 90 nm, when the polishing amount in the second chemical mechanical polishing step is 100 nm, the ratio of semiconductor devices having a leakage current value of 1 nA or less is twice or more that of the conventional device It is also relatively easy to manufacture with. Furthermore, it is relatively easy to reduce the occurrence density of short circuits per unit area to about 1/9 of the conventional density. Note that the “ratio of semiconductor devices having a leak current value of 1 nA or less” and “the occurrence density of short circuits per unit area” described here refer to a single damascene wiring having a total extension of 3.6 m on the second interlayer insulating film, respectively. It means the value when forming and evaluating the wiring leakage characteristics or short circuit occurrence density.

実際に半導体装置を製造するにあたっては、上述の第１化学的機械研磨工程と第２化学的機械研磨工程とを１台の化学的機械研磨装置を用いて行うこともできるし、複数台の化学的機械研磨装置を用いて行うこともできる。 When actually manufacturing a semiconductor device, the first chemical mechanical polishing step and the second chemical mechanical polishing step described above can be performed using one chemical mechanical polishing device, or a plurality of chemical devices can be manufactured. It can also be performed using a mechanical mechanical polishing apparatus.

例えば、２つの研磨テーブルを備えた化学的機械研磨装置を用いれば、一方の研磨テーブルで第１化学的機械研磨工程を行った後に他方の研磨テーブルで第２化学的機械研磨工程を行うことができる。この場合、フュームドシリカスラリーによる化学的機械研磨とコロイダルシリカスラリーによる化学的機械研磨とが互いに別個の研磨パッドを用いて行われることになるので、フュームドシリカスラリーとコロイダルシリカスラリーとの混合を容易に防止することができ、結果として、高いマイクロスクラッチ除去効果が容易に得られる。また、第１化学的機械研磨工程と第２化学的機械研磨工程とが１台の化学的機械研磨装置により行われるので、複数台の化学的機械研磨装置を用いて第１化学的機械研磨工程と第２化学的機械研磨工程とを行う場合に比べて生産性を高め易い。 For example, when a chemical mechanical polishing apparatus having two polishing tables is used, a first chemical mechanical polishing process is performed on one polishing table and then a second chemical mechanical polishing process is performed on the other polishing table. it can. In this case, the chemical mechanical polishing with the fumed silica slurry and the chemical mechanical polishing with the colloidal silica slurry are performed using separate polishing pads. Therefore, the fumed silica slurry and the colloidal silica slurry are mixed. As a result, a high microscratch removal effect can be easily obtained. In addition, since the first chemical mechanical polishing step and the second chemical mechanical polishing step are performed by one chemical mechanical polishing apparatus, the first chemical mechanical polishing process is performed using a plurality of chemical mechanical polishing apparatuses. And the second chemical mechanical polishing step, it is easy to increase productivity.

一方、１つまたは複数の研磨テーブルを備えた化学的機械研磨装置を用い、かつ１つの研磨テーブルで第１化学的機械研磨工程と第２化学的機械研磨工程とを順次行うようにすれば、占有する研磨テーブルの数や化学的機械研磨装置の数を抑えることができる。この場合、研磨布にフュームドシリカスラリーが僅かに残留した状態で第２化学的機械研磨工程が行われることになるので、第１化学的機械研磨工程と第２化学的機械研磨工程とを互いに別個の研磨テーブルで行った場合に比べればマイクロスクラッチ除去効果が若干低下するが、無視できる範囲である。 On the other hand, if a chemical mechanical polishing apparatus including one or a plurality of polishing tables is used, and the first chemical mechanical polishing step and the second chemical mechanical polishing step are sequentially performed with one polishing table, It is possible to reduce the number of polishing tables occupied and the number of chemical mechanical polishing apparatuses. In this case, since the second chemical mechanical polishing step is performed with a slight amount of fumed silica slurry remaining on the polishing cloth, the first chemical mechanical polishing step and the second chemical mechanical polishing step are mutually performed. Although the microscratch removal effect is slightly reduced as compared with the case of using a separate polishing table, it is in a negligible range.

第２化学的機械研磨工程を行うことで高いマイクロスクラッチ除去効果を得るうえからは、何台の化学的機械研磨装置を用いて第１化学的機械研磨工程と第２化学的機械研磨工程とを行うかに拘わらず、研磨対象のシリコン酸化物膜が形成されている半導体基板（ウェハ）を第１化学的機械研磨工程後に洗浄し、第１化学的機械研磨工程で使用したフュームドシリカスラリーを除去した後に第２化学的機械研磨工程を行うことが好ましい。その際、第１化学的機械研磨工程を経たシリコン酸化物膜の膜厚測定を第２化学的機械研磨工程前に行うようにすれば、第１化学的機械研磨工程での研磨量が目標値から外れていたときでも第２化学的機械研磨工程での研磨量を容易に適切化することができるので、所望膜厚の層間絶縁膜を得易くなる。 In order to obtain a high microscratch removal effect by performing the second chemical mechanical polishing step, the first chemical mechanical polishing step and the second chemical mechanical polishing step are performed using several chemical mechanical polishing apparatuses. Regardless of whether it is performed, the semiconductor substrate (wafer) on which the silicon oxide film to be polished is formed is cleaned after the first chemical mechanical polishing step, and the fumed silica slurry used in the first chemical mechanical polishing step is cleaned. A second chemical mechanical polishing step is preferably performed after the removal. At this time, if the thickness measurement of the silicon oxide film after the first chemical mechanical polishing step is performed before the second chemical mechanical polishing step, the polishing amount in the first chemical mechanical polishing step is the target value. Even when it is not within the range, the amount of polishing in the second chemical mechanical polishing step can be easily made appropriate, so that an interlayer insulating film having a desired film thickness can be easily obtained.

目的とする半導体装置は、上述のようにして第１化学的機械研磨工程および第２化学的機械研磨工程を行った後に、半導体基板上に所望の集積回路を構築することによって得られる。上記の集積回路を構築するにあたっては、まず、前述したシリコン酸化物膜４０Ｃ（図４参照）の所定箇所に半導体基板１０の上面に達するコンタクトホールを形成して当該シリコン酸化物膜４０Ｃを第１層間絶縁膜に成形する。次いで、上記のコンタクトホールをタングステン等の導電性材料で埋めてコンタクトプラグを形成した後、第１層間絶縁膜上に第２層間絶縁膜を形成し、この第２層間絶縁膜の所定箇所にビアコンタクトと配線とを形成する。この後、所定箇所にビアコンタクトおよび配線が形成された所望数の層間絶縁膜を第２層間絶縁膜上に積層して、上記の集積回路を得る。 A target semiconductor device is obtained by constructing a desired integrated circuit on a semiconductor substrate after performing the first chemical mechanical polishing step and the second chemical mechanical polishing step as described above. In constructing the integrated circuit, first, a contact hole reaching the upper surface of the semiconductor substrate 10 is formed at a predetermined position of the silicon oxide film 40C (see FIG. 4), and the silicon oxide film 40C is formed into the first oxide film 40C. Molded into an interlayer insulating film. Next, after the contact hole is filled with a conductive material such as tungsten to form a contact plug, a second interlayer insulating film is formed on the first interlayer insulating film, and a via is formed at a predetermined portion of the second interlayer insulating film. Contacts and wiring are formed. Thereafter, a desired number of interlayer insulating films in which via contacts and wirings are formed at predetermined positions are laminated on the second interlayer insulating film to obtain the integrated circuit.

図５−１は、第１層間絶縁膜および該第１層間絶縁膜に設けられたコンタクトプラグそれぞれの一例を概略的に示す断面図である。同図に示す構成要素のうちで図４に示した構成要素と共通するものについては、図４で用いた参照符号と同じ参照符号を付してその説明を省略する。 FIG. 5A is a cross-sectional view schematically illustrating an example of each of the first interlayer insulating film and the contact plugs provided in the first interlayer insulating film. Among the constituent elements shown in the figure, those common to the constituent elements shown in FIG. 4 are denoted by the same reference numerals as those used in FIG. 4 and description thereof is omitted.

図５−１に示す第１層間絶縁膜４０は、図４に示したシリコン酸化物膜４０Ｃの所定箇所にコンタクトホールを設けることにより得られたものである。図５−１には、４つのコンタクトホールＣＨ₁〜ＣＨ₄と、個々のコンタクトホールＣＨ₁〜ＣＨ₄に１つずつ設けられた計４つのコンタクトプラグ４３ａ〜４３ｄが示されている。 The first interlayer insulating film 40 shown in FIG. 5A is obtained by providing a contact hole at a predetermined location of the silicon oxide film 40C shown in FIG. FIG. 5A shows four contact holes CH _{1 to} CH ₄ and a total of four contact plugs 43 a to 43 d provided for each contact hole CH _{1 to} CH ₄ .

各コンタクトホールＣＨ₁〜ＣＨ₄は、例えば、図４に示したシリコン酸化物膜４０Ｃ上に所定形状のエッチングマスクを設けてシリコン酸化物膜４０Ｃをエッチングすることにより形成される。また、各コンタクトプラグ４３ａ〜４３ｄは、例えば、第１層間絶縁膜４０に形成されている各コンタクトホールＣＨ₁〜ＣＨ₄内および当該第１層間絶縁膜４０上にタングステン等の導電性材料を堆積させてブランケット膜を成膜した後、このブランケット膜を該ブランケット膜のうちで第１層間絶縁膜４０の上面上に位置する領域が除去されるまで化学的機械研磨することにより形成される。 The contact holes CH _{1 to} CH ₄ are formed by, for example, providing an etching mask having a predetermined shape on the silicon oxide film 40C shown in FIG. 4 and etching the silicon oxide film 40C. The contact plugs 43 a to 43 d are formed by depositing a conductive material such as tungsten in each contact hole CH _{1 to} CH ₄ formed in the first interlayer insulating film 40 and on the first interlayer insulating film 40. Then, after forming a blanket film, the blanket film is formed by chemical mechanical polishing until a region of the blanket film located on the upper surface of the first interlayer insulating film 40 is removed.

図５−２は、半導体装置の一例を概略的に示す断面図である。同図に示す構成要素のうちで図５−１に示した構成要素と共通するものについては、図５−１で用いた参照符号と同じ参照符号を付してその説明を省略する。 FIG. 5B is a cross-sectional view schematically illustrating an example of the semiconductor device. Among the constituent elements shown in the figure, those common to the constituent elements shown in FIG. 5A are denoted by the same reference numerals as those used in FIG. 5A, and the description thereof is omitted.

図５−２に示す半導体装置１００では、図５−１に示した第１層間絶縁膜４０上に第２層間絶縁膜５０が形成され、この第２層間絶縁膜５０の所定箇所にビアコンタクトと配線とが形成されている。また、所定箇所にビアコンタクトおよび配線が形成された所望数の層間絶縁膜が第２層間絶縁膜上に積層されている。図５−２には第２層間絶縁膜５０と第３層間絶縁膜６０とが現れている。 In the semiconductor device 100 shown in FIG. 5B, the second interlayer insulating film 50 is formed on the first interlayer insulating film 40 shown in FIG. 5A, and via contacts are formed at predetermined positions of the second interlayer insulating film 50. Wiring is formed. Further, a desired number of interlayer insulating films in which via contacts and wirings are formed at predetermined positions are laminated on the second interlayer insulating film. In FIG. 5B, the second interlayer insulating film 50 and the third interlayer insulating film 60 appear.

第２層間絶縁膜５０には、バリアメタル層５１ａ，５１ｂ，５１ｃまたは５１ｄによって側面および底面が覆われた４つのデュアルダマシン配線５３ａ〜５３ｄを含め、所定数のデュアルダマシン配線が形成されている。また、第３層間絶縁膜６０には、バリアメタル層６１ａまたは６１ｂによって側面および底面が覆われた２つのデュアルダマシン配線６３ａ，６３ｂを含め、所定数のデュアルダマシン配線が形成されている。なお、個々のデュアルダマシン配線は、ビアコンタクトと該ビアコンタクトに接続された配線との一体成形物であり、例えば銅等により形成される。 In the second interlayer insulating film 50, a predetermined number of dual damascene wirings are formed including four dual damascene wirings 53a to 53d whose side surfaces and bottom surfaces are covered with barrier metal layers 51a, 51b, 51c or 51d. In addition, a predetermined number of dual damascene wirings are formed in the third interlayer insulating film 60, including two dual damascene wirings 63a and 63b whose side surfaces and bottom surfaces are covered with the barrier metal layer 61a or 61b. Each dual damascene wiring is an integrally formed product of a via contact and a wiring connected to the via contact, and is formed of, for example, copper.

バリアメタル層およびデュアルダマシン配線は、例えば、バリアメタル層の元となる無機膜の成膜、ダマシン配線材料の堆積、および化学的機械研磨をこの順番で行うことにより形成される。デュアルダマシン配線を形成しようとする層間絶縁膜には、ビアホールの他に、デュアルダマシン配線における配線部分が形成されるトレンチも形成される。層間絶縁膜に形成された各ビアホール内、各トレンチ内、および当該層間絶縁膜の上面上にバリアメタル層の元となる無機膜がＣＶＤ法等により成膜され、次いで、各ビアホールおよび各トレンチを埋めるようにして上記の無機膜上に銅等のダマシン配線材料がメッキ法により堆積される。この後、余剰のダマシン配線材料と、上記バリアメタル層の元となる無機膜のうちで層間絶縁膜の上面（トレンチの底を除く。）上に成膜された領域とが化学的機械研磨により除去される。結果として、上述のバリアメタル層およびデュアルダマシン配線が得られる。 The barrier metal layer and the dual damascene wiring are formed, for example, by performing formation of an inorganic film as a base of the barrier metal layer, deposition of a damascene wiring material, and chemical mechanical polishing in this order. In addition to the via hole, a trench in which a wiring portion in the dual damascene wiring is formed is formed in the interlayer insulating film in which the dual damascene wiring is to be formed. An inorganic film serving as a base of the barrier metal layer is formed in each via hole, each trench, and on the upper surface of the interlayer insulating film formed in the interlayer insulating film by a CVD method or the like, and then each via hole and each trench is formed. A damascene wiring material such as copper is deposited on the above inorganic film by plating so as to be buried. Thereafter, the surplus damascene wiring material and the region formed on the upper surface of the interlayer insulating film (excluding the bottom of the trench) in the inorganic film that is the source of the barrier metal layer are formed by chemical mechanical polishing. Removed. As a result, the above-described barrier metal layer and dual damascene wiring are obtained.

以上、本発明の半導体装置について実施の形態を挙げて説明したが、前述のように、本発明は上述の形態に限定されるものではない。例えば、半導体基板にどのような回路素子を幾つ形成するかは、製造しようとする半導体装置に求められ機能や性能等に応じて、あるいは製造しようとする半導体装置の用途等に応じて、適宜選定可能である。また、半導体基板上に構築される集積回路での配線は、デュアルダマシン配線とする他にシングルダマシン配線とすることもできる。本発明の半導体装置の製造方法については、上述した以外にも種々の変形、修飾、組合せ等が可能である。 Although the semiconductor device of the present invention has been described with reference to the embodiment, the present invention is not limited to the above-described embodiment as described above. For example, how many circuit elements are to be formed on a semiconductor substrate is appropriately selected according to functions and performance required for the semiconductor device to be manufactured, or according to the use of the semiconductor device to be manufactured. Is possible. In addition to the dual damascene wiring, the wiring in the integrated circuit constructed on the semiconductor substrate may be a single damascene wiring. The semiconductor device manufacturing method of the present invention can be variously modified, modified, combined, etc. in addition to those described above.

また、第１化学的機械研磨工程で化学的機械研磨される層間絶縁膜用の無機絶縁膜（シリコン酸化物膜）まで成膜された半導体基板は、自ら作製してもよいし、他で作製されたものを購入してもよい。 In addition, the semiconductor substrate formed up to the inorganic insulating film (silicon oxide film) for the interlayer insulating film that is chemically and mechanically polished in the first chemical mechanical polishing process may be manufactured by itself, or manufactured elsewhere. You may purchase what was done.

層間絶縁膜用のシリコン酸化物膜まで成膜された半導体基板を自ら作製する場合には、まず、図６−１に示すように、単結晶シリコン基板やＳＯＩ基板等の基板１の所定箇所に活性領域３，５および素子分離領域７が形成された半導体基板１０上にゲート絶縁膜１１，２１（図１参照）の元となる電気絶縁膜ＩＬと、ゲート電極１３，２３の元となるポリシリコン（不純物がドープされたもの）膜ＰＬとを形成する。電気絶縁膜ＩＬは、例えば、ＰＶＤ法またはＣＶＤ法によってシリコン酸化物やシリコン酸窒化物、あるいは高誘電率誘電体（ハフニウム系化合物等）を堆積させることにより形成される。また、ポリシリコン膜ＰＬは、例えば、ＰＶＤ法またはＣＶＤ法によってアンドープのポリシリコン膜を成膜した後に当該ポリシリコン膜の所定箇所にＰ型またはＮ型の不純物を添加し、活性化することで形成される。 When the semiconductor substrate formed up to the silicon oxide film for the interlayer insulating film is manufactured by itself, first, as shown in FIG. 6A, a predetermined position of the substrate 1 such as a single crystal silicon substrate or an SOI substrate is provided. On the semiconductor substrate 10 on which the active regions 3 and 5 and the element isolation region 7 are formed, the electrical insulating film IL that is the source of the gate insulating films 11 and 21 (see FIG. 1) and the poly that is the source of the gate electrodes 13 and 23 A silicon (impurity doped) film PL is formed. The electrical insulating film IL is formed, for example, by depositing silicon oxide, silicon oxynitride, or a high dielectric constant dielectric (hafnium-based compound or the like) by PVD or CVD. Further, the polysilicon film PL is activated by, for example, forming an undoped polysilicon film by a PVD method or a CVD method and adding a P-type or N-type impurity to a predetermined portion of the polysilicon film and activating the polysilicon film PL. It is formed.

次いで、上記の電気絶縁膜ＩＬおよびポリシリコン膜ＰＬをそれぞれパターニングして、図６−２に示すように、各ゲート絶縁膜１１，２１と、図１に示したゲート電極１３の元となるポリシリコン電極１３Ａと、図１に示したゲート電極２３の元となるポリシリコン電極２３Ａとを得る。 Next, the above-described electrical insulating film IL and polysilicon film PL are respectively patterned, and as shown in FIG. 6B, each of the gate insulating films 11 and 21 and the base electrode 13 shown in FIG. A silicon electrode 13A and a polysilicon electrode 23A that is the source of the gate electrode 23 shown in FIG. 1 are obtained.

また、各ポリシリコン電極１３Ａ，２３Ａが形成された後の半導体基板１０上に所定形状のイオン注入マスクを設けてから当該半導体基板１０にＰ型不純物を注入し、活性化させて、図６−２に示すように、各エクステンション領域１９，１９（図１参照）の元となる不純物拡散領域１９Ａ，１９Ａを得る。さらに、半導体基板１０上に所定形状のイオン注入マスクを設けてから当該半導体基板１０にＮ型不純物を注入し、活性化させて、図６−２に示すように、各エクステンション領域２９，２９（図１参照）の元となる不純物拡散領域２９Ａ，２９Ａを得る。 Further, after providing an ion implantation mask having a predetermined shape on the semiconductor substrate 10 on which the polysilicon electrodes 13A and 23A are formed, a P-type impurity is implanted into the semiconductor substrate 10 and activated, so that FIG. As shown in FIG. 2, impurity diffusion regions 19 </ b> A and 19 </ b> A that are the basis of the extension regions 19 and 19 (see FIG. 1) are obtained. Further, after providing an ion implantation mask of a predetermined shape on the semiconductor substrate 10, N-type impurities are implanted into the semiconductor substrate 10 and activated, as shown in FIG. Impurity diffusion regions 29A and 29A that are the basis of (see FIG. 1) are obtained.

なお、電気絶縁膜ＩＬおよびポリシリコン膜ＰＬのパターニングは、例えば、ポリシリコン膜ＰＬ（図６−１参照）上に所定形状のエッチングマスクを設けてからポリシリコン膜ＰＬおよび電気絶縁膜ＩＬをこの順番でエッチングすることにより行われ、上記のエッチングマスクは電気絶縁膜ＩＬのパターニング後に除去される。 The patterning of the electrical insulating film IL and the polysilicon film PL is performed, for example, by providing an etching mask having a predetermined shape on the polysilicon film PL (see FIG. 6A), and then forming the polysilicon film PL and the electrical insulating film IL. The etching mask is removed after the patterning of the electrical insulating film IL.

次に、各ゲート絶縁膜１１，２１および各ポリシリコン電極１３Ａ，２３Ａをそれぞれ覆うようにして、各オフセットスペーサ膜ＯＳ（図１参照）の元となる無機絶縁膜、および各サイドウォールスペーサＳＷ（図１参照）の元となる無機絶縁膜をこの順番で例えばＣＶＤ法により成膜して半導体基板１０上に積層した後、これらの膜をエッチバックする。これにより、図６−３に示すように、各オフセットスペーサ膜ＯＳおよび各サイドウォールスペーサＳＷが得られる。 Next, an inorganic insulating film serving as a base of each offset spacer film OS (see FIG. 1) and each side wall spacer SW (see FIG. 1) so as to cover each gate insulating film 11, 21 and each polysilicon electrode 13A, 23A. The inorganic insulating films that are the basis of FIG. 1) are formed in this order by, for example, the CVD method and stacked on the semiconductor substrate 10, and then these films are etched back. As a result, as shown in FIG. 6C, each offset spacer film OS and each sidewall spacer SW are obtained.

また、半導体基板１０上に所定形状のイオン注入マスクを設けてから当該半導体基板１０にＰ型不純物を注入し、活性化させて、図６−３に示すように、ソース領域１５（図１参照）の元となる不純物拡散領域１５Ａ、およびドレイン領域１７（図１参照）の元となる不純物拡散領域１７Ａを得る。さらに、半導体基板１０上に所定形状のイオン注入マスクを設けてから当該半導体基板１０にＮ型不純物を注入し、活性化させて、図６−３に示すように、ソース領域２５（図１参照）の元となる不純物拡散領域２５Ａ、およびドレイン領域２７（図１参照）の元となる不純物拡散領域２７Ａを得る。 Further, after providing an ion implantation mask having a predetermined shape on the semiconductor substrate 10, a P-type impurity is implanted into the semiconductor substrate 10 and activated, as shown in FIG. 6-3, the source region 15 (see FIG. 1). ) And the impurity diffusion region 17A that becomes the source of the drain region 17 (see FIG. 1). Further, after providing an ion implantation mask having a predetermined shape on the semiconductor substrate 10, an N-type impurity is implanted into the semiconductor substrate 10 to activate the source region 25 (see FIG. 1). ) And the impurity diffusion region 27A that becomes the source of the drain region 27 (see FIG. 1).

各不純物拡散領域１５Ａ，１７Ａの形成に伴って、各不純物拡散領域１９Ａ，１９Ａ（図６−２参照）におけるポリシリコン電極１３Ａ側の端部がエクステンション領域１９として残る。また、各不純物拡散領域２５Ａ，２７Ａの形成に伴って、各不純物拡散領域２９Ａ，２９Ａ（図６−２参照）におけるポリシリコン電極２３Ａ側の端部がエクステンション領域２９として残る。 With the formation of the impurity diffusion regions 15A and 17A, the ends on the polysilicon electrode 13A side in the impurity diffusion regions 19A and 19A (see FIG. 6-2) remain as the extension regions 19. Further, along with the formation of the impurity diffusion regions 25A and 27A, the end portions on the polysilicon electrode 23A side in the impurity diffusion regions 29A and 29A (see FIG. 6-2) remain as the extension regions 29.

次いで、各ポリシリコン電極１３Ａ，２３Ａ、各オフセットスペーサ膜ＯＳ、各サイドウォールスペーサＳＷ、および半導体基板１０の表面をそれぞれ覆うようにして、ニッケルシリサイド層Ｓ（図１参照）の原料となるニッケル膜を成膜し、所定の温度で熱処理して当該ニッケル膜と各ポリシリコン電極１３Ａ，２３Ａとを反応させると共に、当該ニッケル膜と各不純物拡散領域１５Ａ，１７Ａ，２５Ａ，２７Ａとを反応させる。反応に寄与しなかった残余のニッケル膜は、エッチングにより除去する。 Next, a nickel film serving as a raw material for the nickel silicide layer S (see FIG. 1) so as to cover the polysilicon electrodes 13A and 23A, the offset spacer films OS, the sidewall spacers SW, and the surface of the semiconductor substrate 10, respectively. The nickel film and the polysilicon electrodes 13A and 23A are reacted with each other by heat treatment at a predetermined temperature, and the nickel film and the impurity diffusion regions 15A, 17A, 25A, and 27A are reacted. The remaining nickel film that did not contribute to the reaction is removed by etching.

図６−４に示すように、上記の反応により各ポリシリコン電極１３Ａ，２３がその上面側から所定の深さに亘ってニッケルシリサイド化されて、ゲート電極１３，２３（図１参照）になる。また、各不純物拡散領域１５Ａ，１７Ａ，２５Ａ，２７Ａがその上面側から所定の深さに亘ってニッケルシリサイド化され、ニッケルシリサイド層Ｓを有するソース領域１５，２５およびニッケルシリサイド層Ｓを有するドレイン領域１７，２７が得られる。 As shown in FIG. 6-4, the polysilicon electrodes 13A, 23 are nickel-silicided from the upper surface side to a predetermined depth by the above reaction, and become gate electrodes 13, 23 (see FIG. 1). . Further, each impurity diffusion region 15A, 17A, 25A, 27A is nickel-silicided from the upper surface side to a predetermined depth, and the source region 15, 25 having the nickel silicide layer S and the drain region having the nickel silicide layer S. 17, 27 are obtained.

この後、シリコン酸化物膜を等方的に成膜し、熱処理を施して緻密化する。この緻密化まで行うことにより、層間絶縁膜用のシリコン酸化物膜４０Ａまで形成された半導体基板１０（図１参照）が得られる。 Thereafter, a silicon oxide film is formed isotropically and subjected to heat treatment to be densified. By performing this densification, the semiconductor substrate 10 (see FIG. 1) formed up to the silicon oxide film 40A for the interlayer insulating film is obtained.

本発明の半導体装置の製造方法における第１化学的機械研磨工程で化学的機械研磨に付される層間絶縁膜用の無機絶縁膜の一例を概略的に示す断面図である。It is sectional drawing which shows roughly an example of the inorganic insulating film for interlayer insulation films attached | subjected to chemical mechanical polishing at the 1st chemical mechanical polishing process in the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法における第１化学的機械研磨工程でフュームドシリカスラリーを用いて化学的機械研磨された後のシリコン酸化物膜の一例を概略的に示す断面図である。It is sectional drawing which shows roughly an example of the silicon oxide film after carrying out chemical mechanical polishing using the fumed silica slurry at the 1st chemical mechanical polishing process in the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法における第２化学的機械研磨工程での研磨量とマイクロスクラッチの数との関係の一例を示すグラフである。It is a graph which shows an example of the relationship between the amount of grinding | polishing in the 2nd chemical mechanical polishing process, and the number of micro scratches in the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法における第２化学的機械研磨工程でコロイダルシリカスラリーを用いて化学的機械研磨された後のシリコン酸化物膜の一例を概略的に示す断面図である。It is sectional drawing which shows roughly an example of the silicon oxide film after carrying out chemical mechanical polishing using the colloidal silica slurry at the 2nd chemical mechanical polishing process in the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法に基づいて半導体装置を製造する過程で形成される第１層間絶縁膜および該第１層間絶縁膜に設けられたコンタクトプラグそれぞれの一例を概略的に示す断面図である。1 is a cross-sectional view schematically showing an example of a first interlayer insulating film formed in the process of manufacturing a semiconductor device based on a method for manufacturing a semiconductor device of the present invention and a contact plug provided in the first interlayer insulating film. is there. 本発明の半導体装置の製造方法に基づいて製造される半導体装置の一例を概略的に示す断面図である。It is sectional drawing which shows roughly an example of the semiconductor device manufactured based on the manufacturing method of the semiconductor device of this invention. 本発明の半導体装置の製造方法における第１化学的機械研磨工程で化学的機械研磨に付される層間絶縁膜用のシリコン酸化物膜まで成膜された半導体基板を作製する際に行われる一工程を概略的に示す断面図である。One step performed when manufacturing a semiconductor substrate formed up to a silicon oxide film for an interlayer insulating film to be subjected to chemical mechanical polishing in the first chemical mechanical polishing step in the method for manufacturing a semiconductor device of the present invention FIG. 本発明の半導体装置の製造方法における第１化学的機械研磨工程で化学的機械研磨に付される層間絶縁膜用のシリコン酸化物膜まで成膜された半導体基板を作製する際に行われる他の工程を概略的に示す断面図である。Other processes performed when manufacturing a semiconductor substrate formed up to a silicon oxide film for an interlayer insulating film to be subjected to chemical mechanical polishing in the first chemical mechanical polishing step in the method for manufacturing a semiconductor device of the present invention It is sectional drawing which shows a process roughly. 本発明の半導体装置の製造方法における第１化学的機械研磨工程で化学的機械研磨に付される層間絶縁膜用のシリコン酸化物膜まで成膜された半導体基板を作製する際に行われる更に他の工程を概略的に示す断面図である。Further, it is carried out when a semiconductor substrate formed up to a silicon oxide film for an interlayer insulating film to be subjected to chemical mechanical polishing in the first chemical mechanical polishing step in the semiconductor device manufacturing method of the present invention is manufactured. It is sectional drawing which shows this process roughly. 本発明の半導体装置の製造方法における第１化学的機械研磨工程で化学的機械研磨に付される層間絶縁膜用のシリコン酸化物膜まで成膜された半導体基板を作製する際に行われる更に他の工程を概略的に示す断面図である。Further, it is carried out when a semiconductor substrate formed up to a silicon oxide film for an interlayer insulating film to be subjected to chemical mechanical polishing in the first chemical mechanical polishing step in the semiconductor device manufacturing method of the present invention is manufactured. It is sectional drawing which shows this process roughly.

Explanation of symbols

１０半導体基板
２０，３０回路素子（ＭＩＳ型トランジスタ）
４０Ａ層間絶縁膜用の無機絶縁膜（シリコン酸化物膜）
４０Ｂ第１化学的機械研磨工程で化学的機械研磨に付された後のシリコン酸化物膜
４０Ｃ第２化学的機械研磨工程で化学的機械研磨に付された後のシリコン酸化物膜
４０第１層間絶縁膜
５０第２層間絶縁膜
６０第３層間絶縁膜
７０半導体装置
Ｓニッケルシリサイド層 10 Semiconductor substrate 20, 30 Circuit element (MIS type transistor)
40A Inorganic insulating film (silicon oxide film) for interlayer insulating film
40B Silicon oxide film 40C after being subjected to chemical mechanical polishing in the first chemical mechanical polishing step 40C Silicon oxide film 40 having been subjected to chemical mechanical polishing in the second chemical mechanical polishing step 40 First layer Insulating film 50 Second interlayer insulating film 60 Third interlayer insulating film 70 Semiconductor device S Nickel silicide layer

Claims

A first chemical mechanical polishing step of chemically and mechanically polishing an inorganic insulating film for an interlayer insulating film formed on the semiconductor substrate so as to cover a circuit element formed on the semiconductor substrate using a fumed silica slurry When,
A second chemical mechanical polishing step of chemically mechanically polishing the inorganic insulating film after the chemical mechanical polishing in the first chemical mechanical polishing step using a colloidal silica slurry;
A method for manufacturing a semiconductor device, comprising:

The method of manufacturing a semiconductor device according to claim 1, wherein the circuit element has a nickel silicide layer.

The inorganic insulating film is a silicon oxide film;
A film forming step of forming the silicon oxide film on the semiconductor substrate by chemical vapor deposition so as to cover the circuit element;
A densification step of heating the silicon oxide film to 450 to 600 ° C. to densify the silicon oxide film;
The method for manufacturing a semiconductor device according to claim 1, wherein the first chemical mechanical polishing step is performed after the densification step.

The method for manufacturing a semiconductor device according to claim 1, wherein the inorganic insulating film is planarized in the first chemical mechanical polishing step.