JP2008251560A

JP2008251560A - Wiring board

Info

Publication number: JP2008251560A
Application number: JP2005210245A
Authority: JP
Inventors: Yoshimasa Chikama; 義雅近間
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2005-07-20
Filing date: 2005-07-20
Publication date: 2008-10-16
Also published as: WO2007010660A1

Abstract

【課題】ＩＣチップのバンプやスペーサなどにより配線が加圧されたときに、配線にクラックが発生する可能性を低減する。
【解決手段】配線は、上層配線部１３と、上層配線部１３よりも基板１０側に形成された下層配線部１２と、上層配線部１３および下層配線部１２の間に形成された絶縁膜１４とを有する。上層配線部１３はＩＣチップ２０のバンプ２１により加圧を受ける被加圧領域を含む。絶縁膜１４は、前記被加圧領域を少なくとも含む領域に形成されている。上層配線部１３および下層配線部１２は、平面視において両配線部１２，１３が重なる領域のうち前記被加圧領域を除く領域にて接続されている。
【選択図】図２PROBLEM TO BE SOLVED: To reduce the possibility of occurrence of cracks in wiring when the wiring is pressurized by bumps or spacers of an IC chip.
SOLUTION: The wiring is an upper layer wiring part 13, a lower layer wiring part 12 formed closer to the substrate 10 than the upper layer wiring part 13, and an insulating film 14 formed between the upper layer wiring part 13 and the lower layer wiring part 12. And have. The upper wiring portion 13 includes a pressurized region that is pressurized by the bumps 21 of the IC chip 20. The insulating film 14 is formed in a region including at least the pressed region. The upper layer wiring portion 13 and the lower layer wiring portion 12 are connected in a region excluding the pressurized region in a region where both the wiring portions 12 and 13 overlap in a plan view.
[Selection] Figure 2

Description

本発明は電子デバイスの製造技術に関する。例えば、フィルムまたはガラス基板に集積回路（ＩＣ）チップを実装するための技術、薄膜トランジスタ（ＴＦＴ）などの半導体素子が形成された素子基板にフレキシブルプリント基板（ＦＰＣ）を実装するための技術、さらにはシール材を介して一対の基板を貼り合わせるための技術に関する。 The present invention relates to an electronic device manufacturing technique. For example, a technique for mounting an integrated circuit (IC) chip on a film or glass substrate, a technique for mounting a flexible printed circuit board (FPC) on an element substrate on which a semiconductor element such as a thin film transistor (TFT) is formed, and The present invention relates to a technique for bonding a pair of substrates through a sealing material.

画像表示装置の周縁領域には、ＩＣチップ、ＦＰＣおよびＴＣＰ（Tape Carrier Package）などが実装される。図１９は、従来の表示パネルにおいて、ガラス基板にＩＣチップを実装した状態を模式的に示す断面図である。ガラス基板１００上には配線１２０が形成され、ＩＣチップ２００のバンプ２１０が配線１２０に接続されている。ＩＣチップ２００のバンプ２１０、配線１２０およびガラス基板１００は共に硬いので、ＩＣチップ２００を圧着する際に、ＩＣチップ２００の押し圧力を高くしても配線１２０にクラックが発生するおそれは殆どない。 An IC chip, FPC, TCP (Tape Carrier Package), and the like are mounted on the peripheral area of the image display device. FIG. 19 is a cross-sectional view schematically showing a state in which an IC chip is mounted on a glass substrate in a conventional display panel. A wiring 120 is formed on the glass substrate 100, and the bumps 210 of the IC chip 200 are connected to the wiring 120. Since the bump 210, the wiring 120 and the glass substrate 100 of the IC chip 200 are all hard, there is almost no possibility that the wiring 120 will crack even if the pressing force of the IC chip 200 is increased when the IC chip 200 is pressure-bonded.

一方、薄膜化や軽量化などの要請に応えるべく、ガラス基板に代えてプラスチック基板が採用されつつある。図２０はＩＣチップをプラスチック基板に実装する工程を模式的に示す断面図であり、図２１はその部分拡大図である。プラスチック基板１５０は形状が変化し易いので、実装装置のヘッド３００を用いてＩＣチップ２００を圧着する際にＩＣチップ２００のバランスが崩れていると、ＩＣチップ２００のバンプ２１０が基板１５０へめり込んだりして、基板１５０が変形する。このため、配線１２０やコート層１１０などが変形して、図２１に示すように、配線１２０にクラックＣＲが発生するおそれがある。クラックＣＲが発生すると、断線により信号の入出力ができなくなるおそれがある。 On the other hand, plastic substrates are being adopted instead of glass substrates in order to meet demands for thinning and weight reduction. FIG. 20 is a cross-sectional view schematically showing a process of mounting an IC chip on a plastic substrate, and FIG. 21 is a partially enlarged view thereof. Since the shape of the plastic substrate 150 is easy to change, when the IC chip 200 is out of balance when the IC chip 200 is pressure-bonded using the head 300 of the mounting apparatus, the bumps 210 of the IC chip 200 may sink into the substrate 150. Then, the substrate 150 is deformed. For this reason, the wiring 120, the coat layer 110, etc. may be deformed, and a crack CR may occur in the wiring 120 as shown in FIG. When the crack CR occurs, there is a possibility that signal input / output cannot be performed due to disconnection.

また、典型的には、ＩＣチップの実装時に異方性導電膜（ＡＣＦ）が用いられている（例えば特許文献１を参照）。ＡＣＦを用いた場合、ＡＣＦ中の導電性粒子は３μｍ〜５μｍ程度と小さいために、配線に局所的な圧力が負荷され、クラックが発生する可能性が高くなる。図２２はＡＣＦを挟んでＩＣチップを実装した状態を模式的に示す断面図である。図２２に示すように、ＡＣＦ中の導電性粒子４００がＩＣチップ２００のバンプ２１０により押圧されて、プラスチック基板１５０へめり込むことがある。したがって、ＡＣＦを用いる場合にも、配線１２０にクラックが発生して、配線１２０の断線や膜剥がれが生じるおそれがある。 Typically, an anisotropic conductive film (ACF) is used when mounting an IC chip (see, for example, Patent Document 1). When the ACF is used, the conductive particles in the ACF are as small as about 3 μm to 5 μm, so that a local pressure is applied to the wiring, and the possibility of occurrence of cracks increases. FIG. 22 is a cross-sectional view schematically showing a state where an IC chip is mounted with an ACF interposed therebetween. As shown in FIG. 22, the conductive particles 400 in the ACF may be pressed into the plastic substrate 150 by being pressed by the bumps 210 of the IC chip 200. Therefore, even when ACF is used, cracks may occur in the wiring 120, and the wiring 120 may be disconnected or peeled off.

このように、配線にクラックが発生すると、断線や膜剥がれによる実装不良が生じて、製造歩留りの低下や製造コストの上昇を招くことになる。なお、ＩＣチップを基板に実装する場合だけでなく、ＦＰＣやＴＣＰを基板へ実装する場合やＩＣチップをＦＰＣへテープ自動化実装（ＴＡＢ）する場合にも、配線に膜剥がれやクラックが発生することがある。また、シール材を介して一対の基板を貼り合わせる場合にも、シール材中のスペーサなどにより引き出し配線にクラックが発生するおそれがある。
特開2004-205551 号公報 Thus, when a crack occurs in the wiring, a mounting failure due to disconnection or film peeling occurs, resulting in a decrease in manufacturing yield and an increase in manufacturing cost. Note that not only when IC chips are mounted on a substrate, but also when FPC or TCP is mounted on a substrate, or when IC chips are tape-mounted (TAB) on an FPC, film peeling or cracks may occur in the wiring. There is. In addition, even when a pair of substrates is bonded through a sealing material, there is a possibility that a crack may occur in the lead-out wiring due to a spacer or the like in the sealing material.
JP 2004-205551 A

本発明の目的は、ＩＣチップのバンプやスペーサなどにより配線が加圧されたときに、配線にクラックが発生する可能性を低減することである。本発明の他の目的は、配線にクラックが発生した場合であっても、断線を防止して、実装不良の発生率を抑えることである。 An object of the present invention is to reduce the possibility of cracks occurring in a wiring when the wiring is pressurized by a bump or spacer of an IC chip. Another object of the present invention is to prevent disconnection and suppress the occurrence rate of mounting defects even when cracks occur in the wiring.

本発明は、絶縁基板と、前記絶縁基板上に形成された配線とを有する配線基板を提供する。前記配線は、上層配線部と、前記上層配線部よりも前記絶縁基板側に形成された下層配線部と、前記上層配線部および前記下層配線部の間に形成された絶縁膜とを有する。前記上層配線部は加圧を受ける被加圧領域を含む。前記絶縁膜は、前記被加圧領域を少なくとも含む領域に形成されている。前記上層配線部および前記下層配線部は、平面視において両配線部が重なる領域のうち前記被加圧領域を除く領域にて接続されている。 The present invention provides a wiring board having an insulating substrate and wiring formed on the insulating substrate. The wiring includes an upper layer wiring part, a lower layer wiring part formed closer to the insulating substrate than the upper layer wiring part, and an insulating film formed between the upper layer wiring part and the lower layer wiring part. The upper layer wiring portion includes a pressurized region that receives pressure. The insulating film is formed in a region including at least the pressed region. The upper layer wiring portion and the lower layer wiring portion are connected in a region excluding the pressurized region in a region where both wiring portions overlap in a plan view.

本発明によれば、配線の被加圧領域に加圧を受けたときに、配線にクラックが発生する可能性を低減することができる。また、配線にクラックが発生した場合であっても、断線を防止して、実装不良の発生率を抑えることができる。 According to the present invention, it is possible to reduce the possibility that a crack will occur in a wiring when pressure is applied to a pressurized region of the wiring. Further, even when cracks occur in the wiring, disconnection can be prevented and the occurrence rate of mounting defects can be suppressed.

図面を参照しながら、本発明の実施形態を説明する。なお、以下の実施形態では、液晶表示装置を例にして説明するが、本発明の配線基板は、液晶表示装置のみならず種々の表示装置、例えば有機または無機エレクトロルミネッセンス表示装置、プラズマディスプレイパネル、真空蛍光表示装置、電子ペーパーなどの各種表示装置に適用することができる。 Embodiments of the present invention will be described with reference to the drawings. In the following embodiments, a liquid crystal display device will be described as an example. However, the wiring board of the present invention is not limited to a liquid crystal display device, but various display devices such as an organic or inorganic electroluminescence display device, a plasma display panel, The present invention can be applied to various display devices such as vacuum fluorescent display devices and electronic paper.

図１は液晶表示装置を模式的に示す平面図である。この液晶表示装置は、液晶パネルＰと、液晶パネルＰの周縁領域に実装された液晶駆動用のＩＣチップ２０と、液晶パネルＰの端部に接続されたＦＰＣ３０とを有する。 FIG. 1 is a plan view schematically showing a liquid crystal display device. The liquid crystal display device includes a liquid crystal panel P, a liquid crystal driving IC chip 20 mounted on a peripheral region of the liquid crystal panel P, and an FPC 30 connected to an end of the liquid crystal panel P.

液晶パネルＰは、ＴＦＴ(Thin Film Transistor)が形成された素子基板１０と、素子基板１０に対向して配置された対向基板５０と、両基板１０，５０間に介在する液晶層６０とを有する。液晶層６０は対向基板５０の周縁に設けられたシール材４０に包囲されている。素子基板１０にはマトリクス状に配置された複数の画素電極が形成され、対向基板５０には共通電極が形成されている。マトリクス状に配置された複数の画素電極は、それぞれの電圧印加を制御するＴＦＴに接続されている。ＴＦＴに接続されたソース配線やゲート配線は、素子基板１０の周縁領域まで延びてＩＣチップ２０に接続されている。ＦＰＣ３０を介してＩＣチップ２０に信号が入力されると、ＩＣチップ２０からＴＦＴ駆動用信号が出力され、マトリクス状に配置された複数の画素電極への電圧印加が制御される。これにより、画素ごとに液晶層の透過率が制御されて、階調表示が行われる。 The liquid crystal panel P includes an element substrate 10 on which a TFT (Thin Film Transistor) is formed, a counter substrate 50 disposed to face the element substrate 10, and a liquid crystal layer 60 interposed between the substrates 10 and 50. . The liquid crystal layer 60 is surrounded by a sealing material 40 provided on the periphery of the counter substrate 50. A plurality of pixel electrodes arranged in a matrix are formed on the element substrate 10, and a common electrode is formed on the counter substrate 50. The plurality of pixel electrodes arranged in a matrix are connected to TFTs that control the application of each voltage. The source wiring and gate wiring connected to the TFT extend to the peripheral region of the element substrate 10 and are connected to the IC chip 20. When a signal is input to the IC chip 20 via the FPC 30, a TFT driving signal is output from the IC chip 20, and voltage application to a plurality of pixel electrodes arranged in a matrix is controlled. Thereby, the transmittance of the liquid crystal layer is controlled for each pixel, and gradation display is performed.

図２は素子基板１０の周縁領域にＩＣチップ２０を実装した状態を模式的に示す断面図である。基板１０上には、コート層１１を介して配線が形成されている。配線は、上層配線部１３と、上層配線部１３よりも基板１０側に形成された下層配線部１２と、上層配線部１３および下層配線部１２の間に形成された絶縁膜１４とを有する。上層配線部１３はＩＣチップ２０のバンプ２１により加圧を受ける被加圧領域を含む。絶縁膜１４は、前記被加圧領域を少なくとも含む領域に形成されている。図２では、上層配線部１３と下層配線部１２とが絶縁膜１４を挟んでいる。これにより、ＩＣチップ２０を実装したときに、絶縁膜１４の下の下層配線部１２にクラックなどのダメージが発生するのを抑えることができる。したがって、下層配線部１２やコート層１１の膜剥がれ、下層配線部１２の断線を防ぐことができる。 FIG. 2 is a cross-sectional view schematically showing a state where the IC chip 20 is mounted on the peripheral region of the element substrate 10. Wirings are formed on the substrate 10 via the coat layer 11. The wiring includes an upper layer wiring portion 13, a lower layer wiring portion 12 formed closer to the substrate 10 than the upper layer wiring portion 13, and an insulating film 14 formed between the upper layer wiring portion 13 and the lower layer wiring portion 12. The upper wiring portion 13 includes a pressurized region that is pressurized by the bumps 21 of the IC chip 20. The insulating film 14 is formed in a region including at least the pressed region. In FIG. 2, the upper wiring portion 13 and the lower wiring portion 12 sandwich the insulating film 14. Thereby, when the IC chip 20 is mounted, it is possible to suppress the occurrence of damage such as cracks in the lower layer wiring portion 12 below the insulating film 14. Therefore, the lower wiring layer 12 and the coat layer 11 can be prevented from peeling off and the lower wiring layer 12 can be prevented from being disconnected.

また、上層配線部１３および下層配線部１２は、平面視において両配線部１２，１３が重なる領域のうち前記被加圧領域を除く領域にて接続されている。これにより、ＩＣチップ２０を実装したときに、絶縁膜１４の上の上層配線部１３にクラックＣＲが発生した場合でも、バンプ２１からの信号がクラックＣＲを迂回して表示エリア側に届く。 Moreover, the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected in a region excluding the pressurized region in a region where both the wiring portions 12 and 13 overlap in a plan view. As a result, even when a crack CR occurs in the upper wiring portion 13 on the insulating film 14 when the IC chip 20 is mounted, a signal from the bump 21 bypasses the crack CR and reaches the display area side.

（実施形態１）
ＩＣチップ２０をソース配線やゲート配線（以下、総括的に信号線とも言う。）の端子に接続する場合の実施形態について説明する。図３はＩＣチップ２０が信号線の端子に接続した状態を模式的に示す平面図であり、図４（ａ）は図３中のＡ−Ａ’線断面図、図４（ｂ）は図３中のＢ−Ｂ’線断面図、図４（ｃ）は図３中のＣ−Ｃ’線断面図である。なお、図３では、記載の簡略化のために、ＩＣチップ２０を透視して記載している。また、ＩＣチップ２０と端子との間にはＡＣＦが介在し、ＡＣＦに含まれている導電性粒子を介してＩＣチップ２０のバンプ２１と端子とが接続されているが、以下の図面ではＡＣＦの記載を省いている。 (Embodiment 1)
An embodiment in which the IC chip 20 is connected to terminals of source wirings and gate wirings (hereinafter also collectively referred to as signal lines) will be described. 3 is a plan view schematically showing a state in which the IC chip 20 is connected to the terminal of the signal line. FIG. 4A is a cross-sectional view taken along the line AA ′ in FIG. 3, and FIG. 3 is a sectional view taken along line BB ′ in FIG. 3, and FIG. 4C is a sectional view taken along line CC ′ in FIG. In FIG. 3, the IC chip 20 is shown in a perspective manner for the sake of simplicity. Further, an ACF is interposed between the IC chip 20 and the terminal, and the bump 21 and the terminal of the IC chip 20 are connected via conductive particles contained in the ACF. Is omitted.

素子基板１０は可とう性を有する可とう性基板であり、典型的な可とう性基板はプラスチック基板である。素子基板１０は表面にコート層１１が形成されることがある。コート層１１は、無機膜または樹脂膜などの有機膜からなる単層膜であっても良く、無機膜と有機膜との積層膜であっても良い。プラスチックからなる素子基板１０を用いた場合には、表面にコート層１１を形成することにより、水分やガスなどに対するバリア性や表面平滑性などを向上させることができるので、特に有利である。但し、素子基板１０は可とう性基板に限定されず、可とう性の殆どない基板（例えばガラス基板）であっても良い。なお、記載の簡略化のために、図面中のコート層１１の記載を省略することがある。 The element substrate 10 is a flexible substrate having flexibility, and a typical flexible substrate is a plastic substrate. The element substrate 10 may have a coat layer 11 formed on the surface. The coat layer 11 may be a single layer film made of an organic film such as an inorganic film or a resin film, or may be a laminated film of an inorganic film and an organic film. When the element substrate 10 made of plastic is used, the formation of the coat layer 11 on the surface is particularly advantageous because the barrier property against water, gas, etc., the surface smoothness, etc. can be improved. However, the element substrate 10 is not limited to a flexible substrate, and may be a substrate having little flexibility (for example, a glass substrate). For simplification of description, description of the coat layer 11 in the drawing may be omitted.

素子基板１０上には複数の端子が形成され、各端子は信号線に接続されている。複数の端子はそれぞれ上層配線部１３および下層配線部１２を含む。上層配線部１３はＩＣチップ２０のバンプ２１により加圧を受ける被加圧領域を含む。本実施形態では、各端子の被加圧領域が横方向（端子が延びる方向に対して交差する方向）に千鳥状に配列されている。なお、各端子の被加圧領域の配列は、図３に示す千鳥状配列に限定されない。 A plurality of terminals are formed on the element substrate 10, and each terminal is connected to a signal line. Each of the plurality of terminals includes an upper layer wiring portion 13 and a lower layer wiring portion 12. The upper wiring portion 13 includes a pressurized region that is pressurized by the bumps 21 of the IC chip 20. In the present embodiment, the pressurized areas of the terminals are arranged in a staggered manner in the lateral direction (direction intersecting the direction in which the terminals extend). Note that the arrangement of the pressed regions of each terminal is not limited to the staggered arrangement shown in FIG.

各端子の被加圧領域を含む領域には、上層配線部１３と下層配線部１２とにより厚み方向に挟まれた絶縁膜１４が形成されている。絶縁膜１４は無機または樹脂を含む膜で構成される。絶縁膜１４が上層配線部１３と下層配線部１２との間に介在することにより、ＩＣチップ２０を実装したときに、絶縁膜１４の下の下層配線部１２にクラックなどのダメージが発生するのを抑えることができる。 An insulating film 14 sandwiched in the thickness direction by the upper layer wiring portion 13 and the lower layer wiring portion 12 is formed in a region including the pressed region of each terminal. The insulating film 14 is composed of a film containing inorganic or resin. Since the insulating film 14 is interposed between the upper wiring portion 13 and the lower wiring portion 12, damage such as cracks occurs in the lower wiring portion 12 below the insulating film 14 when the IC chip 20 is mounted. Can be suppressed.

絶縁膜１４が無機膜である場合には、無機膜は硬度が高いために圧力がかかった場合に変形しにくい。このため、基板１０の変形を抑えることができるので、クラックの発生を防ぐことができる。また、絶縁膜１４が樹脂膜である場合には、ＩＣチップ２０を実装する際の加圧が緩衝されるので、ダメージの発生をより確実に抑えることができる。さらに、導電性粒子を含まないＮＣＦ（Non Conductive Film ）やＮＣＰ（Non Conductive Paste）を用いた接続方法（低温接続方法や超音波接続方法）を採用した場合であっても、樹脂膜が導電性粒子に代わってクッション効果を奏する。したがって、絶縁膜１４として樹脂膜を用いることにより、ＩＣチップ２０のバンプ２１と端子とのコンタクト不良を発生し難くすることができる。 In the case where the insulating film 14 is an inorganic film, the inorganic film has a high hardness and thus is not easily deformed when a pressure is applied. For this reason, since deformation of the substrate 10 can be suppressed, generation of cracks can be prevented. Further, when the insulating film 14 is a resin film, the pressure applied when the IC chip 20 is mounted is buffered, so that the occurrence of damage can be suppressed more reliably. Furthermore, even when a connection method (low temperature connection method or ultrasonic connection method) using NCF (Non Conductive Film) or NCP (Non Conductive Paste) that does not contain conductive particles is employed, the resin film is conductive. Cushion effect instead of particles. Therefore, by using a resin film as the insulating film 14, it is possible to make it difficult to cause a contact failure between the bump 21 of the IC chip 20 and the terminal.

絶縁膜１４は、単層膜に限らず、無機膜と樹脂膜との積層膜であっても良い。例えば、樹脂膜と無機膜との二層膜、第１無機膜と樹脂膜と第２無機膜が順次積層された三層膜であっても良い。絶縁膜１４を積層膜から構成することによって、無機膜の硬度によるクラック低減効果と、樹脂膜によるクッション効果の両方が期待できるため、クラックの発生をより抑えることができる。特に無機膜はＡＣＦ中に含まれる導電粒子よりも高い硬度を有することが好ましい。これにより、絶縁膜１４が単層の樹脂膜である場合に比して、上層配線部１３や下層配線部１２にクラックなどのダメージが発生するのをより確実に抑えることができる。導電粒子よりも高い硬度を有する無機膜としては、例えばゲート絶縁膜を用いることができる。具体的に例示すれば、SiN _x，SiON，SiO₂などの絶縁膜を用いることができる。絶縁膜１４の膜厚は、非限定的に例示すれば、樹脂膜である場合には１μｍ以上５μｍ以下、無機膜である場合には０．１μｍ以上１μｍ以下である。 The insulating film 14 is not limited to a single layer film, and may be a laminated film of an inorganic film and a resin film. For example, a two-layer film of a resin film and an inorganic film, or a three-layer film in which a first inorganic film, a resin film, and a second inorganic film are sequentially stacked may be used. By forming the insulating film 14 from a laminated film, it is possible to expect both a crack reducing effect due to the hardness of the inorganic film and a cushioning effect due to the resin film, so that the occurrence of cracks can be further suppressed. In particular, the inorganic film preferably has a higher hardness than the conductive particles contained in the ACF. Thereby, compared with the case where the insulating film 14 is a single layer resin film, it is possible to more reliably suppress the occurrence of damage such as cracks in the upper wiring portion 13 and the lower wiring portion 12. As the inorganic film having higher hardness than the conductive particles, for example, a gate insulating film can be used. Specifically, an insulating film such as SiN _x , SiON, or SiO ₂ can be used. The film thickness of the insulating film 14 is 1 μm or more and 5 μm or less in the case of a resin film, and 0.1 μm or more and 1 μm or less in the case of an inorganic film.

本実施形態の絶縁膜１４は上面が平坦であるので、絶縁膜１４上に形成される上層配線部１３とバンプ２１や導電性粒子とが均一に接触する。したがって、端子とバンプ２１とのコンタクト不良の発生が抑えられる。 Since the upper surface of the insulating film 14 of this embodiment is flat, the upper wiring portion 13 formed on the insulating film 14 and the bumps 21 and the conductive particles are in uniform contact. Therefore, the occurrence of contact failure between the terminal and the bump 21 can be suppressed.

上層配線部１３と下層配線部１２は、端子が延びる方向における絶縁膜１４の両端にて、接続されている。言い換えれば、上層配線部１３および下層配線部１２は平面視において被加圧領域を挟む２箇所にて接続されている。したがって、上層配線部１３の被加圧領域よりも表示エリア側（図３では被加圧領域よりも上方）で断線が発生した場合でも、ＩＣチップ２０のバンプ２１から入力された信号は、上層配線部１３の被加圧領域よりもパネル周縁側（図３では被加圧領域よりも下方）から下層配線部１２を介して表示エリアへと供給される。このように、ＩＣチップ２０のバンプ２１から信号線へ信号が入力される経路を２通りとすることにより、言い換えれば端子を冗長構造にすることにより、いずれか一方の経路で断線が発生した場合でも、バンプ２１から信号線へ信号を入力することができる。すなわち、実装不良の発生率を抑えることができる。なお、上層配線部１３と下層配線部１２との間に保護膜やゲート絶縁膜が介在する場合には、これら保護膜等に形成されたコンタクトホールを介して両配線部１２，１３が接続される。 The upper wiring portion 13 and the lower wiring portion 12 are connected at both ends of the insulating film 14 in the direction in which the terminals extend. In other words, the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at two positions sandwiching the pressurized region in plan view. Therefore, even when a disconnection occurs on the display area side of the upper layer wiring portion 13 on the display area side (above the pressed region in FIG. 3), the signal input from the bump 21 of the IC chip 20 It is supplied to the display area via the lower layer wiring part 12 from the panel peripheral side (lower than the pressurized area in FIG. 3) from the pressurized area of the wiring part 13. As described above, when the signal is input from the bump 21 of the IC chip 20 to the signal line in two ways, in other words, the terminal has a redundant structure, and the disconnection occurs in any one of the paths. However, a signal can be input from the bump 21 to the signal line. That is, the occurrence rate of mounting defects can be suppressed. When a protective film or a gate insulating film is interposed between the upper wiring portion 13 and the lower wiring portion 12, both wiring portions 12 and 13 are connected through contact holes formed in these protective films. The

上層配線部１３は単層または積層構造を有する。上層配線部１３を構成する少なくとも１つの層は、銅、アルミニウム、金、銀およびチタンからなる群から選ばれる少なくとも一種を含有する（これらの合金を含有することもある）。これらの金属は柔らかく展性が良好であるので、バンプ２１や導電性粒子がめり込み難く、クラックが発生し難い。また、上層配線部１３を構成する少なくとも１つの層は、導電性樹脂または非導電性樹脂を含有する導電性膜であっても良い。導電性膜が樹脂を含有することによってクッション効果が期待できるため、クラックの発生をより抑えることができる。 The upper layer wiring portion 13 has a single layer or a laminated structure. At least one layer constituting the upper wiring portion 13 contains at least one selected from the group consisting of copper, aluminum, gold, silver and titanium (may contain these alloys). Since these metals are soft and have good malleability, the bumps 21 and the conductive particles are difficult to sink and cracks are hardly generated. Further, at least one layer constituting the upper wiring portion 13 may be a conductive film containing a conductive resin or a non-conductive resin. Since the cushioning effect can be expected when the conductive film contains a resin, the occurrence of cracks can be further suppressed.

次に、本実施形態の端子の製造工程について説明する。まず、ガラスまたはプラスチックからなる素子基板１０上に、ゲートまたはソース配線材料を成膜する。例えば、銅、チタン、クロム、アルミニウム、モリブデン、銅、タンタル等の金属膜、これらの合金膜、金属膜および／または合金膜の積層膜を形成する。なお、素子基板１０に形成されたＴＦＴが逆スタガ構造であればゲート配線材料を成膜し、スタガ構造であればソース配線材料を成膜する。 Next, the manufacturing process of the terminal of this embodiment will be described. First, a gate or source wiring material is formed on the element substrate 10 made of glass or plastic. For example, a metal film of copper, titanium, chromium, aluminum, molybdenum, copper, tantalum, or the like, or an alloy film thereof, a metal film and / or a laminated film of an alloy film is formed. If the TFT formed on the element substrate 10 has an inverted stagger structure, a gate wiring material is formed, and if the TFT is a staggered structure, a source wiring material is formed.

ゲート配線またはソース配線のパターニングとともに、下層配線部１２のパターニングを行なう。複数の下層配線部１２を覆う絶縁膜１４を形成する。例えば、ゲート絶縁膜、有機層間絶縁膜、ブラックマトリクス、カラーフィルタ、フォトスペーサなどを塗布法や印刷法などにより形成し、必要に応じてパターニングして、複数の被加圧領域を含む領域に絶縁膜１４を形成する。本実施形態の絶縁膜１４は複数の端子に共通して設けられているので、構造（形状）が単純である。具体的には、図３に示すように、平面視において絶縁膜１４は四角形状である。したがって、絶縁膜１４の形成が容易である。 The lower wiring portion 12 is patterned along with the patterning of the gate wiring or the source wiring. An insulating film 14 that covers the plurality of lower wiring portions 12 is formed. For example, a gate insulating film, an organic interlayer insulating film, a black matrix, a color filter, a photo spacer, etc. are formed by a coating method or a printing method, and patterned as necessary to insulate a region including a plurality of pressed regions. A film 14 is formed. Since the insulating film 14 of this embodiment is provided in common for a plurality of terminals, the structure (shape) is simple. Specifically, as shown in FIG. 3, the insulating film 14 has a quadrangular shape in plan view. Therefore, the insulating film 14 can be easily formed.

ＩＴＯ（インジウム錫酸化物）などの画素電極材料、アルミニウムなどの反射電極材料、銅などのゲートまたはソース配線材料などを成膜した後、パターニングを行なって上層配線部１３を形成する。なお、下層配線部１２と上層配線部１３との間に保護膜やゲート絶縁膜が介在する場合には、これら保護膜等にコンタクトホールを形成した後に、画素電極材料等の成膜を行なう。 After forming a pixel electrode material such as ITO (indium tin oxide), a reflective electrode material such as aluminum, a gate or source wiring material such as copper, etc., patterning is performed to form the upper wiring portion 13. When a protective film or a gate insulating film is interposed between the lower wiring portion 12 and the upper wiring portion 13, a contact hole is formed in these protective films and the like, and then a pixel electrode material and the like are formed.

以上のように、素子基板１０を作成する際に使用する樹脂膜や無機膜、配線材料などを用いて端子を形成することができるので、工程の短縮化、製造コストや不良発生率の低減を図ることができる。 As described above, since terminals can be formed using a resin film, an inorganic film, a wiring material, or the like used when the element substrate 10 is formed, the process can be shortened, the manufacturing cost and the defect rate can be reduced. Can be planned.

但し、本発明は上記の製造方法に限定されず、素子基板１０を作成する工程と異なる別工程により端子を形成しても良い。例えば、絶縁膜１４や上層配線部１３、下層配線部１２などを印刷法やインクジェット法にて形成しても良い。より具体的には、CF₄ガスやO₂ガスが導入されたプラズマ雰囲気中に、マスクされた素子基板１０を曝す表面処理を行うことによって、上層配線部１３を形成する領域を親水性に、その他の領域を撥水性にすることができる。この結果、上層配線部１３上にインクジェット法により、導電性樹脂や金属材料などを含む端子材料を滴下することで、上層配線部１３を形成する領域に端子材料を選択的に塗布することができる。 However, the present invention is not limited to the manufacturing method described above, and the terminal may be formed by a different process from the process of creating the element substrate 10. For example, the insulating film 14, the upper wiring portion 13, the lower wiring portion 12, and the like may be formed by a printing method or an inkjet method. More specifically, by performing a surface treatment that exposes the masked element substrate 10 in a plasma atmosphere into which CF ₄ gas or O ₂ gas has been introduced, the region where the upper wiring portion 13 is formed becomes hydrophilic. Other areas can be water-repellent. As a result, the terminal material can be selectively applied to the region where the upper wiring portion 13 is formed by dropping a terminal material including a conductive resin or a metal material onto the upper wiring portion 13 by an inkjet method. .

また、上層配線部１３を形成する領域の外周に樹脂壁を形成し、あるいは互いに隣接する上層配線部１３の境界に樹脂壁を形成し、樹脂壁に囲まれた領域に端子材料を滴下しても良い。なお、前述の表面処理を行うことで、より確実に選択的に上層配線部１３を形成することができる。 Also, a resin wall is formed on the outer periphery of the region where the upper layer wiring portion 13 is formed, or a resin wall is formed at the boundary between the upper layer wiring portions 13 adjacent to each other, and a terminal material is dropped onto the region surrounded by the resin wall. Also good. In addition, the upper surface wiring part 13 can be selectively formed more reliably by performing the above-mentioned surface treatment.

一般に、素子基板がプラスチック基板の場合には、ガラス基板の場合よりも、ＩＣチップを実装したときのクラックの発生率が高くなる。本実施形態では、上層配線部１３と下層配線部１２との間に絶縁膜１４が介在するので、素子基板１０がプラスチック基板の場合であっても、ガラス基板の場合と同様に、クラックの発生率を抑えることができる。したがって、本実施形態の構成をプラスチック基板に適用することは特に有効である。 In general, when the element substrate is a plastic substrate, the rate of occurrence of cracks when an IC chip is mounted is higher than when a glass substrate is used. In this embodiment, since the insulating film 14 is interposed between the upper layer wiring portion 13 and the lower layer wiring portion 12, even if the element substrate 10 is a plastic substrate, cracks are generated as in the case of the glass substrate. The rate can be suppressed. Therefore, it is particularly effective to apply the configuration of this embodiment to a plastic substrate.

本実施形態では、下層配線部１２は上層配線部１３よりも幅が狭いが、この逆でも良い。また下層配線部１２が信号線に接続されているが、上層配線部１３が信号線に接続されていても良い。 In the present embodiment, the lower layer wiring portion 12 is narrower than the upper layer wiring portion 13, but the reverse is also possible. Further, although the lower layer wiring portion 12 is connected to the signal line, the upper layer wiring portion 13 may be connected to the signal line.

（実施形態２）
図５は実施形態２の端子を模式的に示す平面図であり、図６（ａ）は図５中のＡ−Ａ’線断面図、図６（ｂ）は図５中のＢ−Ｂ’線断面図、図６（ｃ）は図５中のＣ−Ｃ’線断面図である。なお、実施形態１と同様に、図５ではＩＣチップ２０の記載を省いている。以降の図面において実施形態１の構成要素と実質的に同じ機能を有する構成要素を同じ参照符号で示し、その説明を省略する。 (Embodiment 2)
5 is a plan view schematically showing a terminal according to the second embodiment. FIG. 6A is a cross-sectional view taken along line AA ′ in FIG. 5, and FIG. 6B is a line BB ′ in FIG. FIG. 6C is a cross-sectional view taken along line CC ′ in FIG. As in the first embodiment, the IC chip 20 is not shown in FIG. In the subsequent drawings, components having substantially the same functions as those of the first embodiment are denoted by the same reference numerals, and description thereof is omitted.

本実施形態は、複数の端子のそれぞれに絶縁膜１４が形成されている点で、複数の端子に共通する絶縁膜１４が形成されている実施形態１と異なる。言い換えれば、本実施形態では、複数の端子における絶縁膜１４がそれぞれ分離している。また、各端子における絶縁膜１４は、各端子の被加圧領域およびその近傍領域にのみ形成されている。したがって、ＩＣチップ２０のバンプ２１により端子が加圧を受けたときに、端子に加えられた圧力が絶縁膜１４を介して隣接する端子に影響を及ばさないので、隣接する端子にクラックなどを発生させるおそれが低減される。 This embodiment is different from the first embodiment in which the insulating film 14 common to the plurality of terminals is formed in that the insulating film 14 is formed on each of the plurality of terminals. In other words, in this embodiment, the insulating films 14 in the plurality of terminals are separated from each other. In addition, the insulating film 14 at each terminal is formed only in the pressurized area of each terminal and the vicinity thereof. Therefore, when the terminal is pressurized by the bump 21 of the IC chip 20, the pressure applied to the terminal does not affect the adjacent terminal through the insulating film 14, so that the adjacent terminal is cracked. The risk of occurrence is reduced.

本実施形態の端子は、絶縁膜１４のパターンが異なることを除いて、実施形態１と同様であるので、フォトマスク等を実施形態１のものと変更することにより作成することができる。 Since the terminal of this embodiment is the same as that of Embodiment 1 except that the pattern of the insulating film 14 is different, it can be created by changing the photomask or the like from that of Embodiment 1.

（実施形態３）
図７は実施形態３の端子を模式的に示す平面図であり、図８（ａ）は図７中のＡ−Ａ’線断面図、図８（ｂ）は図７中のＢ−Ｂ’線断面図、図８（ｃ）は図７中のＣ−Ｃ’線断面図である。なお、実施形態１と同様に、図７ではＩＣチップ２０の記載を省いている。 (Embodiment 3)
7 is a plan view schematically showing a terminal according to the third embodiment. FIG. 8A is a cross-sectional view taken along line AA ′ in FIG. 7, and FIG. 8B is a line BB ′ in FIG. FIG. 8C is a sectional view taken along line CC ′ in FIG. As in the first embodiment, the IC chip 20 is not shown in FIG.

本実施形態の絶縁膜１４は、実施形態１のものよりも平面視において端子の長手方向に伸びて形成されている。また、絶縁膜１４に形成されたコンタクトホールＣＨを介して、上層配線部１３と下層配線部１２とが接続されている。さらに、本実施形態の絶縁膜１４は、上面が平坦であるので、ＩＣチップ２０を実装する際に、上層配線部１３上にバランス良く置くことができる。 The insulating film 14 of the present embodiment is formed to extend in the longitudinal direction of the terminal in plan view as compared with that of the first embodiment. Further, the upper wiring portion 13 and the lower wiring portion 12 are connected through a contact hole CH formed in the insulating film 14. Furthermore, since the upper surface of the insulating film 14 of the present embodiment is flat, it can be placed on the upper wiring portion 13 with good balance when the IC chip 20 is mounted.

絶縁膜１４にコンタクトホールＣＨを形成する方法としては、例えばフォトリソグラフィ法が挙げられる。なお、コンタクトホールＣＨを形成する工程は、表示エリア内の有機層間絶縁膜にコンタクトホールを形成する工程と同時にあるいは別に行なっても良い。 As a method for forming the contact hole CH in the insulating film 14, for example, a photolithography method is exemplified. The step of forming the contact hole CH may be performed simultaneously with or separately from the step of forming the contact hole in the organic interlayer insulating film in the display area.

（実施形態４）
図９は実施形態４の端子を模式的に示す平面図であり、図１０（ａ）は図９中のＡ−Ａ’線断面図、図１０（ｂ）は図９中のＢ−Ｂ’線断面図、図１０（ｃ）は図９中のＣ−Ｃ’線断面図である。なお、実施形態１と同様に、図９ではＩＣチップ２０の記載を省いている。 (Embodiment 4)
9 is a plan view schematically showing the terminal of the fourth embodiment. FIG. 10A is a cross-sectional view taken along line AA ′ in FIG. 9, and FIG. 10B is a line BB ′ in FIG. FIG. 10C is a cross-sectional view taken along line CC ′ in FIG. As in the first embodiment, the IC chip 20 is not shown in FIG.

本実施形態の端子は、下層配線部１２がバンプ２１の下を通らずに、迂回して形成されている。言い換えれば、下層配線部１２が被加圧領域を除く領域に形成されている。したがって、ＩＣチップ２０を実装する際に、上層配線部１３がバンプ２１や導電性粒子により加圧されて、素子基板１０が変形した場合でも、下層配線部１２にクラックが発生する可能性をさらに低減することができる。また、ＩＣチップ２０の実装により下層配線部１２にクラックの発生する可能性が低いので、下層配線部１２の材料を自由に選定することができる。言い換えれば、上層配線部１３にクラックが発生し難くなるように、絶縁膜１４の材料を選定すれば良いので、端子設計の自由度が拡大される。 The terminal of the present embodiment is formed so that the lower wiring portion 12 does not pass under the bump 21 and is bypassed. In other words, the lower wiring portion 12 is formed in a region excluding the pressurized region. Therefore, when the IC chip 20 is mounted, even when the upper layer wiring portion 13 is pressed by the bumps 21 or the conductive particles and the element substrate 10 is deformed, there is a possibility that the lower layer wiring portion 12 may crack. Can be reduced. Further, since the possibility of cracks occurring in the lower layer wiring portion 12 due to the mounting of the IC chip 20 is low, the material of the lower layer wiring portion 12 can be freely selected. In other words, since the material of the insulating film 14 may be selected so that cracks are unlikely to occur in the upper wiring portion 13, the degree of freedom in terminal design is expanded.

本実施形態の絶縁膜１４は、実施形態２のように、複数の端子における絶縁膜１４がそれぞれ分離していても良い。また、実施形態３のように、コンタクトホールが形成され、コンタクトホールを介して上層配線部１３と下層配線部１２とが接続されていても良い。 As in the second embodiment, the insulating film 14 of the present embodiment may be separated from each other at a plurality of terminals. Further, as in the third embodiment, a contact hole may be formed, and the upper wiring portion 13 and the lower wiring portion 12 may be connected via the contact hole.

本実施形態の端子は、下層配線部１２のパターンが異なることを除いて、実施形態１と同様であるので、下層配線部１２をパターニングする際に用いるフォトマスク等を実施形態１のものと変更することにより作成することができる。 Since the terminal of this embodiment is the same as that of the first embodiment except that the pattern of the lower wiring portion 12 is different, the photomask used for patterning the lower wiring portion 12 is changed from that of the first embodiment. Can be created.

（実施形態５）
図１１は実施形態５の端子を模式的に示す平面図であり、図１２（ａ）は図１１中のＡ−Ａ’線断面図、図１２（ｂ）は図１１中のＢ−Ｂ’線断面図、図１２（ｃ）は図１１中のＣ−Ｃ’線断面図である。なお、実施形態１と同様に、図１１ではＩＣチップ２０の記載を省いている。 (Embodiment 5)
FIG. 11 is a plan view schematically showing the terminal of the fifth embodiment. FIG. 12A is a cross-sectional view taken along line AA ′ in FIG. 11, and FIG. 12B is a line BB ′ in FIG. FIG. 12C is a sectional view taken along line CC ′ in FIG. As in the first embodiment, the IC chip 20 is not shown in FIG.

実施形態１〜４では本発明を信号線に接続された端子に適用した場合について説明したが、本実施形態では本発明を信号線以外の配線（例えば電源ライン）に接続された端子について説明する。本実施形態の端子は、バンプ２１の接続領域（被加圧領域）に対して少なくとも２方向にて上層配線部１３と下層配線部１２とが接続されている。図１１では、バンプ２１の少なくとも右側および下側で両配線部１２，１３が接続されている。 In the first to fourth embodiments, the case where the present invention is applied to a terminal connected to a signal line has been described. In the present embodiment, the present invention is described to a terminal connected to a wiring (for example, a power supply line) other than the signal line. . In the terminal of this embodiment, the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected in at least two directions with respect to the connection region (pressurized region) of the bump 21. In FIG. 11, both wiring parts 12 and 13 are connected at least on the right side and the lower side of the bump 21.

本実施形態では下層配線部１２がバンプ２１の下（被加圧領域）にも形成されているが、実施形態４のように、下層配線部１２がバンプ２１の下を避けて形成されていても良い。 In the present embodiment, the lower layer wiring portion 12 is also formed under the bump 21 (a pressurized region). However, as in the fourth embodiment, the lower layer wiring portion 12 is formed so as to avoid the lower portion of the bump 21. Also good.

（実施形態６）
実施形態１〜５では、ガラスまたはプラスチックからなる素子基板１０上にＩＣチップ２０を実装する場合、すなわちＣＯＧ（Chip On Glass ）やＣＯＦ（Chip On Film）について説明した。本実施形態では、ＦＰＣ、ＴＣＰ、ＣＯＦなどのフィルム基板を素子基板に実装する場合、例えば図１中の液晶パネルＰの端部にＦＰＣ３０を接続する場合について説明する。 (Embodiment 6)
In the first to fifth embodiments, the case where the IC chip 20 is mounted on the element substrate 10 made of glass or plastic, that is, COG (Chip On Glass) or COF (Chip On Film) has been described. In the present embodiment, a case where a film substrate such as FPC, TCP, or COF is mounted on an element substrate, for example, a case where the FPC 30 is connected to an end portion of the liquid crystal panel P in FIG. 1 will be described.

ＦＰＣ３０の裏面には銅などからなる実装用配線３１が形成され、図１に示すように、素子基板１０上に形成された端子（不図示）にＦＰＣ３０の実装用配線３１が接続される。素子基板１０上に形成された端子（不図示）は配線を介してＩＣチップ２０に接続され、ＦＰＣ３０から端子および配線を介してＩＣチップ２０に信号が入力される。 A mounting wiring 31 made of copper or the like is formed on the back surface of the FPC 30, and the mounting wiring 31 of the FPC 30 is connected to a terminal (not shown) formed on the element substrate 10 as shown in FIG. Terminals (not shown) formed on the element substrate 10 are connected to the IC chip 20 via wiring, and signals are input from the FPC 30 to the IC chip 20 via terminals and wiring.

図１３は本実施形態の端子を模式的に示す平面図であり、図１４（ａ）は図１３中のＡ−Ａ’線断面図、図１４（ｂ）は図１３中のＢ−Ｂ’線断面図、図１４（ｃ）は図１３中のＣ−Ｃ’線断面図である。なお、図１３ではＦＰＣ３０の記載を省いている。 13 is a plan view schematically showing the terminal of the present embodiment. FIG. 14A is a cross-sectional view taken along the line AA ′ in FIG. 13, and FIG. 14B is a line BB ′ in FIG. FIG. 14C is a cross-sectional view taken along line CC ′ in FIG. In FIG. 13, the description of the FPC 30 is omitted.

各端子はそれぞれ上層配線部１３および下層配線部１２を含み、上層配線部１３はＦＰＣ３０の実装用配線３１により加圧を受ける被加圧領域を含む。上層配線部１３と下層配線部１２との間には絶縁膜１４が介在している。本実施形態の絶縁膜１４は複数の端子に共通して設けられている。上層配線部１３と下層配線部１２は、端子の長手方向における絶縁膜１４の両端にて、接続されている。言い換えれば、上層配線部１３および下層配線部１２は平面視において被加圧領域を縦方向に挟む２箇所にて接続されている。 Each terminal includes an upper layer wiring portion 13 and a lower layer wiring portion 12, and the upper layer wiring portion 13 includes a pressurized region that is pressurized by the mounting wiring 31 of the FPC 30. An insulating film 14 is interposed between the upper wiring portion 13 and the lower wiring portion 12. The insulating film 14 of this embodiment is provided in common for a plurality of terminals. The upper wiring portion 13 and the lower wiring portion 12 are connected at both ends of the insulating film 14 in the longitudinal direction of the terminal. In other words, the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at two locations sandwiching the pressurized region in the vertical direction in plan view.

したがって、上層配線部１３の被加圧領域よりもＩＣチップ２０側（図１３では被加圧領域よりも上方）で断線が発生した場合でも、ＦＰＣ３０の実装用配線３１から入力された信号は、上層配線部１３の被加圧領域よりもパネル周縁側（図１３では被加圧領域よりも下方）から下層配線部１２を介してＩＣチップ２０へと供給される。このように、ＦＰＣ３０の実装用配線３１からＩＣチップ２０へ信号が入力される経路を２通りとすることにより、言い換えれば端子を冗長構造にすることにより、いずれか一方の経路で断線が発生した場合でも、実装用配線３１からＩＣチップ２０へ信号を入力することができる。すなわち、実装不良の発生率を抑えることができる。 Therefore, even when a disconnection occurs on the IC chip 20 side (above the pressurized region in FIG. 13) with respect to the pressurized region of the upper layer wiring portion 13, the signal input from the mounting wiring 31 of the FPC 30 is It is supplied to the IC chip 20 via the lower layer wiring portion 12 from the panel peripheral side (lower than the pressurized region in FIG. 13) than the pressurized region of the upper layer wiring portion 13. In this way, disconnection occurs in one of the paths by using two paths through which signals are input from the mounting wiring 31 of the FPC 30 to the IC chip 20, in other words, by using a redundant structure for the terminals. Even in this case, a signal can be input from the mounting wiring 31 to the IC chip 20. That is, the occurrence rate of mounting defects can be suppressed.

本実施形態の絶縁膜１４は、実施形態２のように、複数の端子における絶縁膜１４がそれぞれ分離していても良い。また、実施形態３のように、絶縁膜１４にコンタクトホールが形成され、コンタクトホールを介して上層配線部１３と下層配線部１２とが接続されていても良い。さらに、本実施形態では下層配線部１２が被加圧領域にも形成されているが、実施形態４のように、下層配線部１２が被加圧領域を避けて形成されていても良い。また、本実施形態では下層配線部１２がＩＣチップ２０に接続されているが、上層配線部１３がＩＣチップ２０に接続されていても良い。 As in the second embodiment, the insulating film 14 of the present embodiment may be separated from each other at a plurality of terminals. Further, as in the third embodiment, a contact hole may be formed in the insulating film 14 and the upper wiring portion 13 and the lower wiring portion 12 may be connected via the contact hole. Furthermore, in the present embodiment, the lower layer wiring portion 12 is also formed in the pressurized region. However, as in the fourth embodiment, the lower layer wiring portion 12 may be formed so as to avoid the pressurized region. In the present embodiment, the lower layer wiring portion 12 is connected to the IC chip 20, but the upper layer wiring portion 13 may be connected to the IC chip 20.

（実施形態７）
図１５は実施形態７の端子を模式的に示す平面図であり、図１６（ａ）は図１５中のＡ−Ａ’線断面図、図１６（ｂ）は図１５中のＢ−Ｂ’線断面図、図１６（ｃ）は図１５中のＣ−Ｃ’線断面図である。なお、実施形態６と同様に、図１５ではＦＰＣ３０の記載を省いている。 (Embodiment 7)
15 is a plan view schematically showing the terminal of the seventh embodiment, FIG. 16A is a cross-sectional view taken along line AA ′ in FIG. 15, and FIG. 16B is a line BB ′ in FIG. FIG. 16C is a cross-sectional view taken along line CC ′ in FIG. As in the sixth embodiment, the FPC 30 is not shown in FIG.

本実施形態は、複数の端子のそれぞれに絶縁膜１４が形成されている点で、複数の端子に共通する絶縁膜１４が形成されている実施形態６と異なる。言い換えれば、本実施形態では、複数の端子における絶縁膜１４がそれぞれ分離している。また、本実施形態は、上層配線部１３および下層配線部１２が端子の長手方向に対して交差する方向（図１５の横方向）における絶縁膜１４の両端にて接続されている。言い換えれば、上層配線部１３と下層配線部１２とが、平面視において被加圧領域を横方向に挟む２箇所にて接続されている。 This embodiment is different from the sixth embodiment in which the insulating film 14 common to the plurality of terminals is formed in that the insulating film 14 is formed on each of the plurality of terminals. In other words, in this embodiment, the insulating films 14 in the plurality of terminals are separated from each other. Further, in the present embodiment, the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at both ends of the insulating film 14 in a direction intersecting the longitudinal direction of the terminal (lateral direction in FIG. 15). In other words, the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at two locations sandwiching the pressurized area in the lateral direction in plan view.

本実施形態では、平面視において被加圧領域を横方向に挟む２箇所にて、上層配線部１３と下層配線部１２とが接続されているが、さらに平面視において被加圧領域を縦方向に挟む２箇所でも両配線部１２，１３が接続されていても良い。また、絶縁膜１４にコンタクトホールが形成され、コンタクトホールを介して上層配線部１３と下層配線部１２とが接続されていても良い。さらに、本実施形態では下層配線部１２が被加圧領域にも形成されているが、実施形態４のように、下層配線部１２が被加圧領域を避けて形成されていても良い。また、本実施形態では下層配線部１２がＩＣチップ２０に接続されているが、上層配線部１３がＩＣチップ２０に接続されていても良い。 In the present embodiment, the upper layer wiring portion 13 and the lower layer wiring portion 12 are connected at two positions sandwiching the pressurized region in the horizontal direction in a plan view. Both wiring parts 12 and 13 may be connected at two places between the two. In addition, a contact hole may be formed in the insulating film 14, and the upper wiring portion 13 and the lower wiring portion 12 may be connected via the contact hole. Furthermore, in the present embodiment, the lower layer wiring portion 12 is also formed in the pressurized region. However, as in the fourth embodiment, the lower layer wiring portion 12 may be formed so as to avoid the pressurized region. In the present embodiment, the lower layer wiring portion 12 is connected to the IC chip 20, but the upper layer wiring portion 13 may be connected to the IC chip 20.

（実施形態８）
本実施形態では、図１に示すシール材４０の領域における配線に本発明を適用した場合について説明する。表示エリア内からＩＣチップ２０側へ引き出された引き出し配線は、シール材４０の形成領域を横断して延びている。素子基板１０と対向基板５０とのセルギャップを一定に保持するために、典型的には、プラスチックビーズなどのスペーサがシール材４０中に含まれている。また、シール材４０の領域の所定位置に、フォトスペーサが形成されることがある。したがって、両基板１０，５０の貼り合わせ箇所であるシール材４０の領域において、引き出し配線がスペーサやフォトスペーサにより加圧され、引き出し配線にクラックが発生するおそれがある。本実施形態では引き出し配線に本発明を適用する。 (Embodiment 8)
In the present embodiment, the case where the present invention is applied to the wiring in the region of the sealing material 40 shown in FIG. 1 will be described. The lead-out wiring led out from the display area to the IC chip 20 side extends across the region where the sealing material 40 is formed. In order to keep the cell gap between the element substrate 10 and the counter substrate 50 constant, typically, spacers such as plastic beads are included in the sealing material 40. In addition, a photo spacer may be formed at a predetermined position in the region of the sealing material 40. Accordingly, in the region of the sealing material 40 where the two substrates 10 and 50 are bonded, the lead-out wiring is pressurized by the spacer or the photo spacer, and there is a possibility that the lead-out wiring may crack. In the present embodiment, the present invention is applied to the lead wiring.

図１７は本実施形態の引き出し配線を模式的に示す平面図であり、図１８（ａ）は図１７中のＡ−Ａ’線断面図、図１８（ｂ）は図１７中のＢ−Ｂ’線断面図、図１８（ｃ）は図１７中のＣ−Ｃ’線断面図である。なお、図１７では対向基板５０およびスペーサ４１の記載を省いている。 17 is a plan view schematically showing the lead-out wiring of this embodiment. FIG. 18A is a cross-sectional view taken along line AA ′ in FIG. 17, and FIG. 18B is a cross-sectional view taken along line BB in FIG. FIG. 18C is a cross-sectional view taken along the line CC 'in FIG. In FIG. 17, the counter substrate 50 and the spacer 41 are not shown.

図１７に示す複数の引き出し配線はそれぞれ上層配線部１３および下層配線部１２を含む。上層配線部１３はシール材４０中のスペーサ４１により加圧を受ける可能性がある被加圧領域を含む。本実施形態では、シール材４０に重なる領域が被加圧領域となり、引き出し配線が延びる方向に対して交差する方向にシール材４０が形成されている。 17 includes an upper layer wiring portion 13 and a lower layer wiring portion 12, respectively. The upper wiring portion 13 includes a pressurized region that may be pressurized by the spacer 41 in the sealing material 40. In the present embodiment, a region that overlaps the seal material 40 is a pressurized region, and the seal material 40 is formed in a direction that intersects the direction in which the lead wiring extends.

各引き出し配線の被加圧領域を含む領域には、上層配線部１３と下層配線部１２とにより厚み方向に挟まれた絶縁膜１４が形成されている。本実施形態ではシール材４０の下方に、シール材４０が延びる方向に沿って絶縁膜１４が形成されている。上層配線部１３と下層配線部１２は、引き出し配線が延びる方向（図１７の横方向）における絶縁膜１４の両端にて、接続されている。 An insulating film 14 sandwiched in the thickness direction by the upper layer wiring portion 13 and the lower layer wiring portion 12 is formed in a region including the pressurized region of each lead-out wiring. In the present embodiment, the insulating film 14 is formed below the sealing material 40 along the direction in which the sealing material 40 extends. The upper wiring portion 13 and the lower wiring portion 12 are connected at both ends of the insulating film 14 in the direction in which the lead wiring extends (lateral direction in FIG. 17).

絶縁膜１４が上層配線部１３と下層配線部１２との間に介在することにより、両基板１０，５０を貼り合わせるときに、絶縁膜１４の下の下層配線部１２にクラックなどのダメージが発生するのを抑えることができる。特に、絶縁膜１４が樹脂膜であれば、シール材４０中のスペーサ４１による加圧が緩衝されるので、下層配線部１２のダメージの発生をより確実に抑えることができる。また、上層配線部１３にクラックが発生するおそれも低減される。 Since the insulating film 14 is interposed between the upper wiring portion 13 and the lower wiring portion 12, damage such as cracks occurs in the lower wiring portion 12 below the insulating film 14 when the substrates 10 and 50 are bonded together. Can be suppressed. In particular, if the insulating film 14 is a resin film, the pressure applied by the spacer 41 in the sealing material 40 is buffered, so that the occurrence of damage to the lower wiring portion 12 can be more reliably suppressed. In addition, the risk of cracks occurring in the upper wiring portion 13 is also reduced.

上層配線部１３と下層配線部１２は被加圧領域において２つの経路を構成しているので、両配線部１２，１３の一方において断線が発生した場合でも、ＩＣチップ２０から表示エリア内へ信号を送ることができる。すなわち、貼り合わせによる引き出し配線の断線を抑えることができる。 Since the upper layer wiring portion 13 and the lower layer wiring portion 12 constitute two paths in the pressurized region, even if a disconnection occurs in one of the wiring portions 12 and 13, a signal is sent from the IC chip 20 into the display area. Can send. That is, disconnection of the lead wiring due to bonding can be suppressed.

本実施形態ではシール材４０中のスペーサ４１が上層配線部１３に圧力を加える被加圧領域を特定できないので、シール材４０の形成領域を被加圧領域に設定し、シール材４０の下方に絶縁膜１４を形成している。しかし、フォトスペーサなどを形成する場合では、上層配線部１３が加圧を受ける被加圧領域を特定できるので、その被加圧領域にのみ絶縁膜１４を形成しても良い。すなわち、フォトスペーサと上層配線部１３とが重なる領域にのみ絶縁膜１４を形成しても良い。 In the present embodiment, the spacer 41 in the sealing material 40 cannot specify the pressurized region where the pressure is applied to the upper wiring part 13, so the region where the sealing material 40 is formed is set as the pressurized region and below the sealing material 40. An insulating film 14 is formed. However, in the case of forming a photo spacer or the like, since the pressurized region where the upper wiring portion 13 is pressurized can be specified, the insulating film 14 may be formed only in the pressurized region. That is, the insulating film 14 may be formed only in a region where the photo spacer and the upper wiring portion 13 overlap.

本実施形態の絶縁膜１４は、実施形態２のように、複数の引き出し配線における絶縁膜１４がそれぞれ分離していても良い。また、実施形態３のように、絶縁膜１４にコンタクトホールが形成され、コンタクトホールを介して上層配線部１３と下層配線部１２とが接続されていても良い。さらに、本実施形態では下層配線部１２が被加圧領域にも形成されているが、実施形態４のように、下層配線部１２が被加圧領域を避けて形成されていても良い。また、上層配線部１３上に、別の樹脂膜や無機膜などが形成されていても良い。 As in the second embodiment, the insulating film 14 of the present embodiment may be separated from each other in the plurality of lead-out wirings. Further, as in the third embodiment, a contact hole may be formed in the insulating film 14 and the upper wiring portion 13 and the lower wiring portion 12 may be connected via the contact hole. Furthermore, in the present embodiment, the lower layer wiring portion 12 is also formed in the pressurized region. However, as in the fourth embodiment, the lower layer wiring portion 12 may be formed so as to avoid the pressurized region. Further, another resin film, an inorganic film, or the like may be formed on the upper wiring portion 13.

以上の実施形態１〜８では、ＩＣチップ２０を素子基板１０に実装する場合（実施形態１〜５）、ＦＰＣなどのフィルム基板を素子基板１０に実装する場合（実施形態６，７）、シール材４０を介して一対の基板１０，５０を貼り合わせる場合（実施形態８）について説明した。しかし、本発明はこれらに限定されず、加圧によって配線（端子を含む）にクラックが発生する可能性のある全ての場合に本発明を適用することができる。例えば、ＩＣチップをＦＰＣへＴＡＢする場合にも本発明を適用することができる。 In the above Embodiments 1 to 8, when the IC chip 20 is mounted on the element substrate 10 (Embodiments 1 to 5), when the film substrate such as FPC is mounted on the element substrate 10 (Embodiments 6 and 7), the seal The case where the pair of substrates 10 and 50 are bonded together via the material 40 (Embodiment 8) has been described. However, the present invention is not limited to these, and the present invention can be applied to all cases where cracks may occur in wiring (including terminals) due to pressurization. For example, the present invention can be applied to a case where an IC chip is TAB to an FPC.

以上、実施形態に基づいて本発明を説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態は例示であり、それらの各構成要素や各処理プロセスの組合せに、さらにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。例えば、上記実施形態ではＴＦＴを用いたアクティブマトリクス型液晶表示装置を例にして説明した。しかし、ＭＩＭ(Metal Insulator Metal) などの二端子素子をスイッチング素子とするアクティブマトリクス型の表示装置やパッシブ（マルチプレックス）駆動型の表示装置にも本発明を適用することができる。また、透過型、反射型、透過反射両用型のいずれのタイプの表示装置にも本発明を適用することができる。 As mentioned above, although this invention was demonstrated based on embodiment, the technical scope of this invention is not limited to the range as described in the said embodiment. Those skilled in the art will understand that the above-described embodiments are exemplifications, and that various modifications can be made to combinations of the respective constituent elements and processing processes, and such modifications are also within the scope of the present invention. By the way. For example, in the above embodiment, the active matrix liquid crystal display device using TFTs has been described as an example. However, the present invention can also be applied to an active matrix display device or a passive (multiplex) drive type display device in which a two-terminal element such as MIM (Metal Insulator Metal) is used as a switching element. Further, the present invention can be applied to any type of display device of a transmissive type, a reflective type, and a transmissive / reflective type.

液晶表示装置を模式的に示す平面図である。It is a top view which shows a liquid crystal display device typically. 素子基板１０の周縁領域にＩＣチップ２０が実装された状態を模式的に示す断面図である。2 is a cross-sectional view schematically showing a state in which an IC chip 20 is mounted on a peripheral region of an element substrate 10. FIG. 実施形態１の端子を模式的に示す平面図である。FIG. 3 is a plan view schematically showing a terminal according to the first embodiment. 図４（ａ）は図３中のＡ−Ａ’線断面図、図４（ｂ）は図３中のＢ−Ｂ’線断面図、図４（ｃ）は図３中のＣ−Ｃ’線断面図である。4A is a cross-sectional view taken along line AA ′ in FIG. 3, FIG. 4B is a cross-sectional view taken along line BB ′ in FIG. 3, and FIG. 4C is a cross-sectional view taken along line CC ′ in FIG. It is line sectional drawing. 実施形態２の端子を模式的に示す平面図である。6 is a plan view schematically showing a terminal according to Embodiment 2. FIG. 図６（ａ）は図５中のＡ−Ａ’線断面図、図６（ｂ）は図５中のＢ−Ｂ’線断面図、図６（ｃ）は図５中のＣ−Ｃ’線断面図である。6A is a cross-sectional view taken along line AA ′ in FIG. 5, FIG. 6B is a cross-sectional view taken along line BB ′ in FIG. 5, and FIG. 6C is a cross-sectional view taken along line CC ′ in FIG. It is line sectional drawing. 実施形態３の端子を模式的に示す平面図である。It is a top view which shows the terminal of Embodiment 3 typically. 図８（ａ）は図７中のＡ−Ａ’線断面図、図８（ｂ）は図７中のＢ−Ｂ’線断面図、図８（ｃ）は図７中のＣ−Ｃ’線断面図である。8A is a cross-sectional view taken along line AA ′ in FIG. 7, FIG. 8B is a cross-sectional view taken along line BB ′ in FIG. 7, and FIG. 8C is a cross-sectional view taken along line CC ′ in FIG. It is line sectional drawing. 実施形態４の端子を模式的に示す平面図である。It is a top view which shows the terminal of Embodiment 4 typically. 図１０（ａ）は図９中のＡ−Ａ’線断面図、図１０（ｂ）は図９中のＢ−Ｂ’線断面図、図１０（ｃ）は図９中のＣ−Ｃ’線断面図である。10A is a cross-sectional view taken along line AA ′ in FIG. 9, FIG. 10B is a cross-sectional view taken along line BB ′ in FIG. 9, and FIG. 10C is a cross-sectional view taken along line CC ′ in FIG. It is line sectional drawing. 実施形態５の端子を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a terminal according to a fifth embodiment. 図１２（ａ）は図１１中のＡ−Ａ’線断面図、図１２（ｂ）は図１１中のＢ−Ｂ’線断面図、図１２（ｃ）は図１１中のＣ−Ｃ’線断面図である。12A is a cross-sectional view taken along line AA ′ in FIG. 11, FIG. 12B is a cross-sectional view taken along line BB ′ in FIG. 11, and FIG. 12C is a cross-sectional view taken along line CC ′ in FIG. It is line sectional drawing. 実施形態６の端子を模式的に示す平面図である。It is a top view which shows the terminal of Embodiment 6 typically. 図１４（ａ）は図１３中のＡ−Ａ’線断面図、図１４（ｂ）は図１３中のＢ−Ｂ’線断面図、図１４（ｃ）は図１３中のＣ−Ｃ’線断面図である。14A is a cross-sectional view taken along line AA ′ in FIG. 13, FIG. 14B is a cross-sectional view taken along line BB ′ in FIG. 13, and FIG. 14C is a cross-sectional view taken along line CC ′ in FIG. It is line sectional drawing. 実施形態７の端子を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a terminal according to a seventh embodiment. 図１６（ａ）は図１５中のＡ−Ａ’線断面図、図１６（ｂ）は図１５中のＢ−Ｂ’線断面図、図１６（ｃ）は図１５中のＣ−Ｃ’線断面図である。16A is a cross-sectional view taken along line AA ′ in FIG. 15, FIG. 16B is a cross-sectional view taken along line BB ′ in FIG. 15, and FIG. 16C is a cross-sectional view taken along line CC ′ in FIG. It is line sectional drawing. 実施形態８の引き出し配線を模式的に示す平面図である。FIG. 10 is a plan view schematically showing a lead wiring according to an eighth embodiment. 図１８（ａ）は図１７中のＡ−Ａ’線断面図、図１８（ｂ）は図１７中のＢ−Ｂ’線断面図、図１８（ｃ）は図１７中のＣ−Ｃ’線断面図である。18A is a cross-sectional view taken along line AA ′ in FIG. 17, FIG. 18B is a cross-sectional view taken along line BB ′ in FIG. 17, and FIG. 18C is a cross-sectional view taken along line CC ′ in FIG. It is line sectional drawing. 従来の表示パネルにおいて、ガラス基板にＩＣチップを実装した状態を模式的に示す断面図である。In the conventional display panel, it is sectional drawing which shows typically the state which mounted the IC chip in the glass substrate. ＩＣチップをプラスチック基板に実装した場合にクラックが入っている様子を模式的に示す断面図である。It is sectional drawing which shows typically a mode that the crack has entered when an IC chip is mounted in a plastic substrate. 図２０の部分拡大図である。It is the elements on larger scale of FIG. ＡＣＦを挟んでＩＣチップを実装した状態を模式的に示す断面図である。It is sectional drawing which shows typically the state which mounted the IC chip on both sides of ACF.

Explanation of symbols

１０素子基板
１１コート層
１２下層配線部
１３上層配線部
１４絶縁膜
３０ＦＰＣ
３１実装用配線
４０シール材
４１スペーサ
５０対向基板
６０液晶層
１００ガラス基板
１１０コート層
１２０配線
１５０プラスチック基板
２００ＩＣチップ
２１０バンプ
３００ヘッド
４００導電性粒子 DESCRIPTION OF SYMBOLS 10 Element substrate 11 Coat layer 12 Lower layer wiring part 13 Upper layer wiring part 14 Insulating film 30 FPC
31 mounting wiring 40 sealing material 41 spacer 50 counter substrate 60 liquid crystal layer 100 glass substrate 110 coat layer 120 wiring 150 plastic substrate 200 IC chip 210 bump 300 head 400 conductive particles

Claims

A wiring board having an insulating substrate and wiring formed on the insulating substrate,
The wiring includes an upper layer wiring part, a lower layer wiring part formed closer to the insulating substrate than the upper layer wiring part, and an insulating film formed between the upper layer wiring part and the lower layer wiring part. The upper layer wiring portion includes a pressurized region that receives pressure,
The insulating film is formed in a region including at least the pressed region,
The wiring substrate in which the upper layer wiring portion and the lower layer wiring portion are connected in a region excluding the pressurized region in a region where both wiring portions overlap in a plan view.

The wiring board according to claim 1, wherein a plurality of the wirings are provided, and the insulating film is common to the plurality of wirings.

The wiring board according to claim 1, comprising a plurality of the wirings, wherein the insulating films in the plurality of wirings are separated from each other.

The wiring board according to claim 1, wherein the upper wiring portion and the lower wiring portion are connected via a contact hole formed in the insulating film.

The wiring board according to claim 1, wherein the lower layer wiring portion is formed in a region excluding the pressed region.

2. The wiring board according to claim 1, wherein the upper layer wiring portion and the lower layer wiring portion are connected at least at two positions sandwiching the pressurized region in plan view.

The wiring board according to claim 1, wherein the insulating film is a resin film.

The wiring board according to claim 1, wherein the insulating film is an inorganic film.

The wiring board according to claim 1, wherein the insulating film has a laminated structure of a resin film and an inorganic film having higher hardness than particles contained in the anisotropic conductive film.

The wiring substrate according to claim 1, wherein the upper wiring portion has a single layer or a laminated structure, and at least one layer contains at least one selected from the group consisting of Cu, Al, Au, Ag, and Ti.

The wiring board according to claim 1, wherein the upper wiring portion has a single layer or a laminated structure, and at least one layer is a conductive film containing a conductive resin or a non-conductive resin.

The wiring board according to claim 1, wherein the insulating substrate is a flexible substrate.

The wiring substrate according to claim 12, wherein the flexible substrate is a plastic substrate.

The flexible substrate has a coating layer formed on a surface thereof, and the coating layer is an inorganic film or a single layer film made of an organic film or a laminated film of an inorganic film and an organic film. Wiring board.

The wiring board according to claim 1, wherein the pressed area is pressurized by mounting wiring of a flexible printed board, bumps of an integrated circuit chip, or spacers.

The wiring substrate according to claim 1, wherein the pressurized region is pressurized through an anisotropic conductive film.