JP2008249793A - 電気泳動表示装置、電気泳動表示装置の駆動方法及び電子機器 - Google Patents

Abstract

【課題】電気泳動素子に加える電界を高精度に制御し、高品質な階調表示を行う。
【解決手段】複数の画素の各々は、走査線と、データ線と、第１の制御線と、第２の制御線と、画素スイッチング素子と、１ビットデータを記憶し当該１ビットデータを示す出力信号を出力するメモリ回路と、メモリ回路と第１の電極との間に設けられ、メモリ回路からの出力信号に基づいて第１の制御線または第２の制御線のいずれか一方を第１の電極と電気的に接続するスイッチ回路とを有し、第１の電極が第１の制御線と接続された画素の階調を規定する第１の駆動信号を第１の制御線に供給し、第１の電極が前記第２の制御線と接続された画素の階調を規定する第２の駆動信号を第２の制御線に供給する信号供給手段を具備する。
【選択図】図１

Description

本発明は、電気泳動表示装置、電気泳動表示装置の駆動方法及び電子機器に関する。

近年、表示装置の一形態として、電気泳動材料を用いた電気泳動表示装置が注目されている。この電気泳動表示装置は、スイッチング素子やデータ線、走査線、画素電極等から構成される画素回路が形成された回路基板と、当該回路基板に対向する共通電極が形成された対向基板との間に、正または負に帯電した電気泳動粒子を内包するマイクロカプセルを複数含んだ電気泳動素子が狭持された構成となっている。このような構成の電気泳動表示装置では、画素電極と共通電極間に電位差を与えると、正または負に帯電した電気泳動粒子の一方は画素電極側に、他方は対向電極側に移動するので、共通電極側（表示面側）に移動した電気泳動粒子の色（黒または白）によって画像を形成することができる。

例えば、下記特許文献１には、回路基板側の画素回路において、スイッチング素子と画素電極との間に１ビットのデータを記憶可能なメモリ回路を設けることにより、従来必要とされる周期的なリフレッシュ動作を省略することのできる電気泳動表示装置が開示されている。

このような画素回路に設けるメモリ回路として、ＳＲＡＭ（Static Random Access Memory）を用いた場合の表示駆動方法の一例について以下説明する。まず、走査線を順次選択して走査信号を各画素回路のスイッチング素子に供給し、当該スイッチング素子をオン・オフ制御すると共に、データ線を介して各画素回路に対応する画像データを供給することにより、全画素回路のＳＲＡＭに画像データを記憶させる。例えば、黒色の電気泳動粒子を正に帯電させ、白色の電気泳動粒子を負に帯電させた場合、黒色を表示させたい画素（画素回路）のＳＲＡＭには「１」（つまりハイレベル）の画像データを記憶させ、白色を表示させたい画素（画素回路）のＳＲＡＭには「０」（つまりローレベル）の画像データを記憶させる。このように画像データを記憶する期間では、ＳＲＡＭの電源電圧を５（Ｖ）に設定する。

次に、ＳＲＡＭの電源電圧を５（Ｖ）から、例えば電気泳動粒子が十分に駆動される１５（Ｖ）程度に上げる。これにより、「１」が記憶されたＳＲＡＭからは１５（Ｖ）の電圧値を有するハイレベル信号が画素電極に供給され、「０」が記憶されたＳＲＡＭからは０（Ｖ）の電圧値を有するローレベル信号が画素電極に供給される。ここで、共通電極に振幅１５（Ｖ）のパルス信号を供給することにより、各々の画素電極と共通電極間の電位差で生じる電界によって電気泳動粒子が移動し、白黒表示を行うことができる。
特開２００３−８４３１４号公報

上記従来技術では、ＳＲＡＭは電源供給されている限り、記憶している画像データを示す信号を常に画素電極に出力している。つまり、電気泳動素子にはＳＲＡＭに画像データが記憶された直後から５（Ｖ）または１５（Ｖ）の電位差による電界が加わることになる。従って、例えば中間調表示（グレー表示）や複数の階調から形成されるグレースケール表示のような高精度な電界制御を必要とする階調表示を行うことが困難であった。

本発明は、このような事情に鑑みてなされたものであり、電気泳動素子に加える電界を高精度に制御し、高品質な階調表示を行うことが可能な電気泳動表示装置、電気泳動表示装置の駆動方法及び電子機器を提供することを目的とする。

上記目的を達成するために、本発明に係る電気泳動表示装置は、第１の電極と、前記第１の電極と対向する第２の電極と、前記第１の電極と前記第２の電極とで挟持され帯電した電気泳動粒子を含む電気泳動素子とを備えた複数の画素を有する電気泳動表示装置であって、前記複数の画素の各々は、走査線と、データ線と、第１の制御線と、第２の制御線と、前記走査線及び前記データ線に接続された画素スイッチング素子と、前記画素スイッチング素子に接続され、前記データ線及び前記画素スイッチング素子を介して入力される１ビットデータを記憶し、当該１ビットデータを示す出力信号を出力するメモリ回路と、前記メモリ回路と前記第１の電極との間に設けられ、前記メモリ回路からの出力信号に基づいて前記第１の制御線または前記第２の制御線のいずれか一方を前記第１の電極と電気的に接続するスイッチ回路とを有し、前記第１の電極が前記第１の制御線と接続された画素の階調を規定する第１の駆動信号を前記第１の制御線に供給し、前記第１の電極が前記第２の制御線と接続された画素の階調を規定する第２の駆動信号を前記第２の制御線に供給する信号供給手段を具備することを特徴とする。
このような構成を採用することにより、第１の電極に供給する駆動信号（第１の駆動信号または第２の駆動信号）の供給タイミングを任意に制御することができるので、従来のようにメモリ回路にデータが記憶された直後から第１の電極に電圧が印加されることを防止することができる。また、画素の階調は、第１の制御線または第２の制御線を介して供給される第１の駆動信号または第２の駆動信号によって規定されるので、これら第１の駆動信号または第２の駆動信号の電圧値やパルス幅等を制御することによって多様な階調表示に対応することができる。すなわち、電気泳動素子に加える電界を高精度に制御でき、高品質な階調表示を行うことが可能となる。

また、本発明に係る電気泳動表示装置において、前記データ線に前記１ビットデータを供給するデータ線駆動回路と、前記走査線に前記画素スイッチングのオンタイミングを規定する選択信号を供給する走査線駆動回路とを具備し、データ書込期間において、前記データ線駆動回路によって各データ線に前記１ビットデータを供給し、前記走査線駆動回路によって順次選択した走査線に前記選択信号を供給することにより、各画素の前記メモリ回路に前記１ビットデータを記憶させ、表示期間において、前記信号供給手段によって前記第１の駆動信号を前記第１の制御線に供給し、前記第２の駆動信号を前記第２の制御線に供給することが好ましい。
このように、各画素のメモリ回路にデータを記憶するデータ書込期間と、データ書込期間によって第１の電極と接続された第１の制御線または第２の制御線に、第１の駆動信号または第２の駆動信号を供給して画像を表示する表示期間と区別して設けることにより、表示期間に各画素の第１の電極に同時に電圧が印加されるので、電気泳動素子に加える電界を高精度に制御することができ、階調表示の品質向上を図ることができる。

また、本発明に係る電気泳動表示装置において、１つの階調から形成されている画像を表示する場合、前記データ書込期間において、前記データ線駆動回路によって同値の１ビットデータを各データ線に供給することにより、全画素のメモリ回路に前記同値の１ビットデータを記憶させ、前記表示期間において、前記信号供給手段によって、全画素の第１の電極に接続された第１の制御線または第２の制御線に前記１つの階調を規定する第１の駆動信号または第２の駆動信号を供給することが好ましい。
これにより、１つの階調から形成されている画像を表示する場合において、電気泳動素子に加える電界を高精度に制御することができ、階調表示の品質向上を図ることができる。

また、本発明に係る電気泳動表示装置において、１つの階調から形成されている画像を表示する場合で、且つ全画素のメモリ回路に既に１ビットデータが記憶されている場合、
前記データ書込期間を省略して前記表示期間に移行し、前記信号供給手段によって前記１つの階調を規定する第１の駆動信号を前記第１の制御線に供給すると共に、前記１つの階調を規定する第２の駆動信号を前記第２の制御線に供給することが好ましい。
このように、１つの階調から形成されている画像を表示する場合で、且つ全画素のメモリ回路に既に１ビットデータが記憶されている場合は、データ書込期間を省略することができるので、電気泳動表示装置の低消費電力化及び動作速度の向上を図ることができる。

また、本発明に係る電気泳動表示装置において、３以上の複数の階調から形成されている画像を表示する場合、前記データ書込期間において、前記データ線駆動回路及び前記走査線駆動回路によって、前記複数の階調の内の１つの階調に該当する画素のメモリ回路と、その他の画素のメモリ回路とで異なる値の１ビットデータを記憶させ、前記表示期間において、前記信号供給手段によって、前記１つの階調に該当する画素の第１の電極に接続された第１の制御線または第２の制御線に、前記１つの階調を規定する第１の駆動信号または第２の駆動信号を供給し、前記その他の画素のメモリ回路の第１の電極に接続された第１の制御線または第２の制御線を電気的に切断するという組合せ動作を、前記複数の階調の各々について行うことが好ましい。
このような組合せ動作を前記複数の階調の各々について行うことにより、例えばグレースケール表示等の３以上の複数の階調から形成されている画像を表示することができる。

また、本発明に係る電気泳動表示装置において、最初の前記組合せ動作時では、前記データ書込期間において、前記データ線駆動回路及び前記走査線駆動回路によって、全画素のメモリ回路に同値の１ビットデータを記憶させ、前記表示期間において、前記信号供給手段によって、全画素の第１の電極に接続された第１の制御線または第２の制御線に前記１つの階調を規定する第１の駆動信号または第２の駆動信号を供給することが好ましい。
これにより、３以上の複数の階調から形成されている画像を表示する場合における最初の組合せ動作時の動作を簡略化することができ、低消費電力化及び動作速度の向上を図ることができる。

また、本発明に係る電気泳動表示装置において、最初の前記組合せ動作時において全画素のメモリ回路に既に１ビットデータが記憶されている場合、前記データ書込期間を省略して前記表示期間に移行し、前記信号供給手段によって前記１つの階調を規定する第１の駆動信号を前記第１の制御線に供給すると共に、前記１つの階調を規定する第２の駆動信号を前記第２の制御線に供給することが好ましい。
このように全画素のメモリ回路に既に１ビットデータが記憶されている場合、３以上の複数の階調から形成されている画像を表示する場合における最初の組合せ動作時の動作をさらに簡略化することができ、低消費電力化及び動作速度の向上を図ることができる。

また、本発明に係る電気泳動表示装置において、前記複数の画素の各々は、正極側電源線と負極側電源線とを有し、前記メモリ回路は、正極側電源端子が前記正極側電源線に接続され、負極側電源端子が前記負極側電源線に接続された、１入力２出力のＳＲＡＭ（Static Random Access Memory）であり、前記スイッチ回路は、前記ＳＲＡＭの一方の出力信号に基づいて前記第１の電極と前記第１の制御線とを接続させる第１のトランスミッションゲートと、前記ＳＲＡＭの他方の出力信号に基づいて前記第１の電極と前記第２の制御線とを接続させる第２のトランスミッションゲートとを有し、前記信号供給手段は、前記正極側電源線及び前記負極側電源線への電源電圧信号の供給と、前記第２の電極へのコモン電圧信号の供給とを行うことが好ましい。
このように、メモリ回路としてＳＲＡＭを使用することにより、リフレッシュ動作が不要となるため回路構成が簡単となり、低消費電力化及び動作速度の向上に寄与する。また、スイッチ回路を第１のトランスミッションゲート及び第２のトランスミッションゲートから構成することにより、簡単な回路構成でスイッチ回路を実現することができる。また、この構成によると、第１のトランスミッションゲート及び第２のトランスミッションゲートは、ＳＲＡＭの電源電圧範囲内の電圧値を有する第１の駆動信号または第２の駆動信号を第１の電極に通過させるので、ＳＲＡＭの電源電圧範囲内で第１の駆動信号または第２の駆動信号の電圧値を任意に制御することができる（つまり多様な階調表現に対応することができる）。

また、本発明に係る電気泳動表示装置において、前記信号供給手段は、前記データ書込期間及び前記表示期間において、前記正極側電源線及び前記負極側電源線に前記電源電圧信号の供給を行う一方、前記データ書込期間において、前記第１の制御線、前記第２の制御線及び前記コモン電圧信号の給電線を電気的に切断することが好ましい。
これにより、データ書込期間において前記第１の制御線、前記第２の制御線及び前記コモン電圧信号の給電線に生じるリーク電流を抑制することができ、低消費電力化を図ることができる。

また、本発明に係る電気泳動表示装置において、前記信号供給手段は、前記表示期間以降に同一画像の表示を維持する場合、前記正極側電源線、前記負極側電源線、前記第１の制御線、前記第２の制御線及び前記コモン電圧信号の給電線を電気的に切断することが好ましい。
これにより、表示期間以降に同一画像の表示を維持する場合に、前記正極側電源線、前記負極側電源線、前記第１の制御線、前記第２の制御線及び前記コモン電圧信号の給電線に生じるリーク電流を抑制することができ、低消費電力化を図ることができると共に、表示品質の劣化を抑制することができる。

一方、本発明に係る電気泳動表示装置の駆動方法は、第１の電極と、前記第１の電極と対向する第２の電極と、前記第１の電極と前記第２の電極とで挟持され帯電した電気泳動粒子を含む電気泳動素子とを備えた複数の画素を有する電気泳動表示装置の駆動方法であって、前記複数の画素の各々に設けられたメモリ回路に１ビットデータを記憶する第１の工程と、前記メモリ回路と前記第１の電極との間に設けられたスイッチ回路によって、前記メモリ回路に記憶された前記１ビットデータに基づいて第１の制御線または第２の制御線のいずれか一方を前記第１の電極と電気的に接続する第２の工程と、前記第１の電極が前記第１の制御線と接続された画素の階調を規定する第１の駆動信号を前記第１の制御線に供給し、前記第１の電極が前記第２の制御線と接続された画素の階調を規定する第２の駆動信号を前記第２の制御線に供給する第３の工程とを有することを特徴とする。
このような特徴を有する電気泳動表示装置の駆動方法によれば、電気泳動素子に加える電界を高精度に制御でき、高品質な階調表示を行うことが可能となる。

さらに、本発明に係る電子機器は、上述した電気泳動表示装置を具備することを特徴とする。
このような特徴を有する電子機器によれば、高品質な階調表示を行うことが可能となる。

以下、本発明に係る電気泳動表示装置、電気泳動表示装置の駆動方法及び電子機器の一実施形態について図面を参照しながら説明する。
〔電気泳動表示装置〕
図１は、本発明の一実施形態に係る電気泳動表示装置１の構成ブロック図である。この図１に示すように、本電気泳動表示装置１は、表示部３と、走査線駆動回路６と、データ線駆動回路７と、共通電源変調回路（信号供給手段）８とコントローラ１０とを備えている。

表示部３には、Ｙ軸方向に沿ってｍ個、Ｘ軸方向に沿ってｎ個のマトリクス状に複数の画素２が形成されている。走査線駆動回路６は、表示部３をＸ軸方向に沿って延在するｍ本の走査線４（Ｙ１、Ｙ２、…、Ｙｍ）を介して各画素２に接続されており、コントローラ１０の制御の下、１行目からｍ行目までの走査線４を順次選択し、後述する画素２に形成された駆動用ＴＦＴ（Thin Film Transistor）２４のオンタイミングを規定する選択信号を、選択した走査線４を介して各画素２（詳細には駆動用ＴＦＴ２４のゲート電極）に供給する。データ線駆動回路７は、表示部３をＹ軸方向に沿って延在するｎ本のデータ線５（Ｘ１、Ｘ２、…、Ｘｎ）を介して各画素２に接続されており、コントローラ１０の制御の下、各画素２の各々に対応する１ビットの画像データ（１ビットデータ）を規定する画像信号を、１列目からｎ列目までのデータ線５を介して、各画素２（詳細には駆動用ＴＦＴ２４のソース電極）に供給する。なお、本実施形態では、画像データ「０」を規定する場合はローレベルの画像信号を供給し、また、画像データ「１」を規定する場合はハイレベルの画像信号を供給するものとする。

共通電源変調回路８は、第１の制御線１１、第２の制御線１２、第１の電源線（正極側電源線）１３、第２の電源線（負極側電源線）１４及び共通電極電源配線（コモン電圧信号の給電線）１５を介して各画素２に接続されており、コントローラ１０の制御の下、これら各配線の各々に供給すべき各種信号を生成する一方、これら各配線の電気的な接続及び切断（高インピーダンス化）を行う。より具体的には、この共通電源変調回路８は、後述する画素電極２１が第１の制御線１１と接続された画素２の階調を規定する第１の駆動信号を生成して第１の制御線１１に供給し、また、画素電極２１が第２の制御線１２と接続された画素２の階調を規定する第２の駆動信号を生成して第２の制御線１２に供給し、また、後述する画素２に形成されたＳＲＡＭ（Static Random Access Memory）２５用の電源電圧信号を生成して第１の電源線１３に供給し、また、グランドラインと第２の電源線１４とを電気的に接続または切断し、また、後述する画素２に設けられた共通電極２２に供給すべきコモン電圧信号を生成して共通電極電源配線１５に供給する。

コントローラ１０は、本電気泳動表示装置１の全体動作を制御するものであり、図示しない外部の上位制御装置から入力される画像信号や同期信号を基に、走査線駆動回路６、データ線駆動回路７及び共通電源変調回路８を制御する。

続いて、図２を参照して画素２の詳細な構成について説明する。図２は、画素２の回路構成図である。この図２に示すように、画素２は、駆動用ＴＦＴ（画素スイッチング素子）２４と、ＳＲＡＭ（メモリ回路）２５と、スイッチ回路３５と、画素電極（第１の電極）２１と、共通電極（第２の電極）２２と、電気泳動素子２３とで構成される。

駆動用ＴＦＴ２４は、例えばＮ−ＭＯＳ（Negative Metal Oxide Semiconductor）トランジスタであり、ゲート電極が走査線４に接続され、ソース電極がデータ線５に接続され、またドレイン電極がＳＲＡＭ２５のデータ入力端子Ｐ１に接続されている。

ＳＲＡＭ２５は、Ｃ−ＭＯＳ(Complementary Metal Oxide Semiconductor)型ＳＲＡＭであり、２つのＰ−ＭＯＳ（Positive Metal Oxide Semiconductor）トランジスタ２５a及び２５bと、２つのＮ−ＭＯＳトランジスタ２５c及び２５dから構成されている。Ｐ−ＭＯＳトランジスタ２５aのソース電極は正極側電源端子ＰＨに接続され、ドレイン電極はデータ入力端子Ｐ１、ゲート電極はＮ−ＭＯＳトランジスタ２５cのゲート電極及び第１のデータ出力端子Ｐ２に接続されている。また、正極側電源端子ＰＨは、第１の電源線１３に接続されている。

Ｐ−ＭＯＳトランジスタ２５bのソース電極は正極側電源端子ＰＨに接続され、ドレイン電極は第１のデータ出力端子Ｐ２、ゲート電極は第２のデータ出力端子Ｐ３に接続されている。Ｎ−ＭＯＳトランジスタ２５cのソース電極はデータ入力端子Ｐ１に接続され、ドレイン電極は負極側電源端子ＰＬに接続され、ゲート電極はＰ−ＭＯＳトランジスタ２５aのゲート電極及び第１のデータ出力端子Ｐ２に接続されている。また、負極側電源端子ＰＬは第２の電源線１４に接続されている。

Ｎ−ＭＯＳトランジスタ２５dのソース電極は第１のデータ出力端子Ｐ２に接続され、ドレイン電極は負極側電源端子ＰＬに接続され、ゲート電極は第２のデータ出力端子Ｐ３に接続されている。また、データ入力端子Ｐ１と第２のデータ出力端子Ｐ３は接続されている。

このようにＳＲＡＭ２５は、１ビットの画像データを記憶可能な１入力２出力のメモリ回路であり、データ入力端子Ｐ１に画像データ「１」を規定する画像信号、つまりハイレベルの画像信号が入力された場合、第１のデータ出力端子Ｐ２からはローレベルの信号が出力され、第２のデータ出力端子Ｐ３からはハイレベルの信号が出力される。

スイッチ回路３５は、第１のトランスミッションゲート３６及び第２のトランスミッションゲート３７から構成されている。第１のトランスミッションゲート３６は、Ｎ−ＭＯＳトランジスタ３６aとＰ−ＭＯＳトランジスタ３６bとから構成されており、Ｎ−ＭＯＳトランジスタ３６a及びＰ−ＭＯＳトランジスタ３６bのソース電極は、信号入力端子Ｐ４を介して第１の制御線１１と接続され、Ｎ−ＭＯＳトランジスタ３６a及びＰ−ＭＯＳトランジスタ３６bのドレイン電極は、信号出力端子Ｐ５を介して画素電極２１に接続されている。また、Ｎ−ＭＯＳトランジスタ３６aのゲート電極は、ＳＲＡＭ２５の第２のデータ出力端子Ｐ３に接続されており、Ｐ−ＭＯＳトランジスタ３６bのゲート電極は、ＳＲＡＭ２５の第１のデータ出力端子Ｐ２に接続されている。

第２のトランスミッションゲート３７は、Ｎ−ＭＯＳトランジスタ３７aとＰ−ＭＯＳトランジスタ３７bとから構成されており、Ｎ−ＭＯＳトランジスタ３７a及びＰ−ＭＯＳトランジスタ３７bのソース電極は、信号入力端子Ｐ６を介して第２の制御線１２と接続され、Ｎ−ＭＯＳトランジスタ３７a及びＰ−ＭＯＳトランジスタ３７bのドレイン電極は、信号出力端子Ｐ７を介して画素電極２１に接続されている。また、Ｎ−ＭＯＳトランジスタ３７aのゲート電極は、ＳＲＡＭ２５の第１のデータ出力端子Ｐ２に接続されており、Ｐ−ＭＯＳトランジスタ３７bのゲート電極は、ＳＲＡＭ２５の第２のデータ出力端子Ｐ３に接続されている。

つまり、ＳＲＡＭ２５に画像データ「１」が記憶され、第１のデータ出力端子Ｐ２からローレベルの信号が出力され、第２のデータ出力端子Ｐ３からハイレベルの信号が出力された場合、第１のトランスミッションゲート３６がオン状態となり、第１の制御線１１を介して信号入力端子Ｐ４に供給された第１の駆動信号は、信号出力端子Ｐ５から画素電極２１に供給される。一方、ＳＲＡＭ２５に画像データ「０」が記憶され、第１のデータ出力端子Ｐ２からハイレベルの信号が出力され、第２のデータ出力端子Ｐ３からローレベルの信号が出力された場合、第２のトランスミッションゲート３７がオン状態となり、第２の制御線１２を介して信号入力端子Ｐ６に供給された第２の駆動信号は、信号出力端子Ｐ７から画素電極２１に供給される。

画素電極２１は、Ａｌ（アルミニウム）などから形成された、電気泳動素子２３への電圧印加用の電極であり、第１のトランスミッションゲート３６の信号出力端子Ｐ５及び第２のトランスミッションゲート３７の信号出力端子Ｐ７と電気的に接続されている。共通電極２２は、画素電極２１の対向電極としての機能を有し、ＭｇＡｇ（マグネシウム銀）や、ＩＴＯ（インジウム・スズ酸化物）、ＩＺＯ（インジウム・亜鉛酸化物）などから形成された透明電極であり、共通電極電源配線１５と電気的に接続されている。電気泳動素子２３は、画素電極２１と共通電極２２との間に狭持されており、これら画素電極２１と共通電極２２間の電位差によって生じる電界によって画像を表示させるものである。

図３は電気泳動表示装置１の表示部３の部分断面図である。表示部３は画素電極２１を備えた素子基板２８及び共通電極２２が形成された対向基板２９で、電気泳動素子２３を挟持する構成となっている。電気泳動素子２３は、複数のマイクロカプセル４０により構成されている。電気泳動素子２３は、接着剤層３０によって両基板２８、２９の間で固定されている。

素子基板２８は、例えばガラスやプラスティックなどの材料を矩形に成型した基板である。素子基板２８上に画素電極２１が形成され、画素電極２１はそれぞれの画素２ごとに矩形に形成されている。図示は省略しているが、各画素電極２１の間の領域や画素電極２１の下面には、図１、２で示した走査線４、データ線５、第１の制御線１１、第２の制御線１２、第１の電源線１３、第２の電源線１４、共通電極電源配線１５、駆動用ＴＦＴ２４、ＳＲＡＭ２５、スイッチ回路３５などが形成されている。対向基板２９は、画像を表示する側となるため、例えば、ガラス等の透光性を持つ材質を矩形状に形成させたものである。

図４は、マイクロカプセル４０の構成図である。マイクロカプセル４０は、例えば５０μｍ程度の粒径を有すると共にポリメタクリル酸メチル、ポリメタクリル酸エチル等のアクリル樹脂、ユリア樹脂、アラビアゴム等の透光性を持つ高分子樹脂によって形成されている。このマイクロカプセル４０は、共通電極２２と上述の画素電極２１との間に挟持されており、一つの画素内に複数のマイクロカプセル４０が縦横に配列された構成になっている。マイクロカプセル４０の周囲を埋めるように、当該マイクロカプセル４０を固定するバインダ（図示は省略）が設けられている。マイクロカプセル４０の内部には、分散媒４１と、電気泳動粒子として複数の白色粒子４２、複数の黒色粒子４３の帯電粒子が封入されている。

分散媒４１としては、例えば水、メタノール、エタノール、イソプロパノール、ブタノール、オクタノール、メチルセルソルブ等のアルコール系溶媒、酢酸エチル、酢酸ブチル等の各種エステル類、アセトン、メチルエチルケトン、メチルイソブチルケトン等のケトン類、ぺンタン、ヘキサン、オクタン等の脂肪族炭化水素、シクロへキサン、メチルシクロへキサン等の脂環式炭化水素、ベンゼン、トルエン、キシレン、ヘキシルベンゼン、ヘブチルベンゼン、オクチルベンゼン、ノニルベンゼン、デシルベンゼン、ウンデシルベンゼン、ドデシルベンゼン、トリデシルベンゼン、テトラデシルベンゼン等の長鎖アルキル基を有するベンゼン類等の芳香族炭化水素、塩化メチレン、クロロホルム、四塩化炭素、１，２−ジクロロエタン等のハロゲン化炭化水素、カルボン酸塩又はその他の種々の油類等の単独又はこれらの混合物に界面活性剤等を配合したものからなり、白色粒子４２と黒色粒子４３とをマイクロカプセル４０内に分散させる液体である。

白色粒子４２は、例えば、二酸化チタン、亜鉛華、三酸化アンチモン等の白色顔料からなる粒子（高分子あるいはコロイド）であり、例えば負に帯電されている。
黒色粒子４３は、例えば、アニリンブラック、カーボンブラック等の黒色顔料からなる粒子（高分子あるいはコロイド）であり、例えば正に帯電されている。
このため、白色粒子４２及び黒色粒子４３は、分散媒４１中で画素電極２１と共通電極２２との間の電位差によって発生する電界中を移動することができる。

これらの顔料には、必要に応じ、電解質、界面活性剤、金属石鹸、樹脂、ゴム、油、ワニス、コンパウンド等の粒子からなる荷電制御剤、チタン系カップリング剤、アルミニウム系カップリング剤、シラン系カップリング剤等の分散剤、潤滑剤、安定化剤等を添加することができる。

白色粒子４２及び黒色粒子４３は溶媒中のイオンによって覆われており、これらの粒子の表面にはイオン層４４が形成されている。帯電している白色粒子４２及び黒色粒子４３とイオン層４４との間には、電気二重層が形成されている。一般的に、白色粒子４２や黒色粒子４３などの帯電粒子は、１０ｋＨｚ以上の周波数の電界を印加しても、電界にほとんど反応せず、ほとんど移動しないことが知られている。帯電粒子の周りのイオンは、帯電粒子に比べて粒子径がはるかに小さいので、電界の周波数が１０ｋＨｚ以上の電界を印加すると電界に応じて移動することが知られている。

図５はマイクロカプセル４０の動作を説明した図である。ここでは、イオン層４４が形成されない理想的な場合を例に挙げて説明する。画素電極２１と共通電極２２との間で相対的に共通電極２２の電圧が高くなるように電圧を印加すると、図５（ａ）に示すように、正に帯電された黒色粒子４３はクーロン力によってマイクロカプセル４０内で画素電極２１側に引き寄せられる。一方、負に帯電された白色粒子４２はクーロン力によってマイクロカプセル４０内で共通電極２２側に引き寄せられる。この結果、マイクロカプセル４０内の表示面側には白色粒子４２が集まることになり、表示面にはこの白色粒子４２の色（白色）が表示されることとなる。

一方、画素電極２１と共通電極２２との間に相対的に画素電極２１の電位が高くなるように電圧を印加すると、図５（ｂ）に示すように、負に帯電された白色粒子４２がクーロン力によって画素電極２１側に引き寄せられる。逆に、正に帯電された黒色粒子４３はクーロン力によって共通電極２２側に引き寄せられる。この結果、マイクロカプセル４０の表示面側には黒色粒子４３が集まることになり、表示面にはこの黒色粒子４３の色（黒色）が表示されることとなる。
なお、白色粒子４２、黒色粒子４３に用いる顔料を、例えば赤色、緑色、青色等の顔料に代えることによって、赤色、緑色、青色等を表示する電気泳動表示装置１とすることができる。

〔電気泳動表示装置の駆動方法〕
次に、上記のように構成された本実施形態に係る電気泳動表示装置１の動作（駆動方法）について説明する。

（１）白黒表示
まず、各画素２のＳＲＡＭ２５に画像データを記憶する必要がある。本実施形態では、画像データをＳＲＡＭ２５に記憶する期間をデータ書込期間と称する。まず、このデータ書込期間において、共通電源変調回路８は、コントローラ１０の制御の下、第１の電源線１３を介して各画素２のＳＲＡＭ２５に、直流５（Ｖ）の電源電圧信号を供給すると共に、第２の電源線１４とグランドラインとを接続する。この時、共通電源変調回路８は、第１の制御線１１、第２の制御線１２及び共通電極電源配線１５を電気的に切断する。つまり、第１の制御線１１、第２の制御線１２及び共通電極電源配線１５は開放され、高インピーダンス状態となる。

そして、データ書込期間において、データ線駆動回路７は、コントローラ１０の制御の下、１列目からｎ列目までのデータ線５を介して、白表示用の画像データ「０」を規定するローレベル信号及び黒色表示用の画像データ「１」を規定するハイレベル信号からなる
パルス状の画像信号を各画素２に供給する。一方、走査線駆動回路６は、コントローラ１０の制御の下、１行目からｍ行目までの走査線４を順次選択して、駆動用ＴＦＴ２４のオンタイミングを規定する選択信号を各画素２に供給する。これにより、データ書込期間において、各画素２のＳＲＡＭ２５には、白表示用の画像データ「０」を規定するローレベルの画像信号、または黒表示用の画像データ「１」を規定するハイレベルの画像信号が記憶される。

この時点で、ローレベルの画像信号が記憶されたＳＲＡＭ２５の第１のデータ出力端子Ｐ２からは５（Ｖ）のハイレベル信号が出力され、第２のデータ出力端Ｐ３からはグランドレベルのローレベル信号が出力されるため、第２のトランスミッションゲート３７はオン状態となるが、第２の制御線１２が高インピーダンス状態であるため、画素電極２１も高インピーダンス状態となる。また、ハイレベルの画像信号が記憶されたＳＲＡＭ２５の第１のデータ出力端子Ｐ２からはローレベル信号が出力され、第２のデータ出力端子Ｐ３からはハイレベル信号が出力されるため、第１のトランスミッションゲート３６はオン状態となるが、第１の制御線１１が高インピーダンス状態であるため、画素電極２１も高インピーダンス状態となる。つまり、データ書込期間では、全画素２の画素電極２１と共通電極２２には電圧が印加されないので、電気泳動素子２３は動作しない。

このようなデータ書込期間が終了すると、次に表示期間に移行する。この表示期間において、共通電源変調回路８は、コントローラ１０の制御の下、第１の電源線１３を介して各画素２のＳＲＡＭ２５に、直流１５（Ｖ）の電源電圧信号を供給すると共に、第２の電源線１４とグランドラインとを接続する。この時、共通電源変調回路８は、第１の制御線１１、第２の制御線１２及び共通電極電源配線１５を電気的に接続し、第１の制御線１１を介して１５（Ｖ）のハイレベルの第１の駆動信号を各画素２に供給し、第２の制御線１２を介してローレベルの第２の駆動信号を各画素２に供給し、また、共通電極電源配線１５を介して共通電極２２にコモン電圧信号を供給する。ここでは、コモン電圧信号として振幅１５（Ｖ）のパルス信号を供給する。

これにより、ローレベルの画像信号が記憶されたＳＲＡＭ２５の第１のデータ出力端子Ｐ２からは１５（Ｖ）のハイレベル信号が出力され、第２のデータ出力端子Ｐ３からはローレベル信号が出力されるため、第２のトランスミッションゲート３７はオン状態となる。つまり、画素電極２１には、第２のトランスミッションゲート３７を介してローレベルの第２の駆動信号が供給される。従って、ローレベルの画像信号が記憶されたＳＲＡＭ２５に対応する画素２の電気泳動素子２３では、図５（a）で説明したように、白色粒子４２が共通電極２２側（表示面側）に移動し、黒色粒子４３が画素電極２１側に移動するため、白色表示が行われることになる。

一方、ハイレベルの画像信号が記憶されたＳＲＡＭ２５の第２のデータ出力端子Ｐ３からは１５（Ｖ）のハイレベル信号が出力され、第１のデータ出力端子Ｐ２からはローレベル信号が出力されるため、第１のトランスミッションゲート３６はオン状態となる。つまり、画素電極２１には、第１のトランスミッションゲート３６を介してハイレベルの第１の駆動信号が供給される。従って、ハイレベルの画像信号が記憶されたＳＲＡＭ２５に対応する画素２の電気泳動素子２３では、図５（b）で説明したように、黒色粒子４３が共通電極２２側（表示面側）に移動し、白色粒子４２が画素電極２１側に移動するため、黒色表示が行われることになる。以上のような動作により、表示部３に白黒画面を表示することが可能である。また、表示画面を切り替えたい場合は、データ書込期間から上記と同様の動作を行えば良い。

なお、白黒反転表示を行う場合には、第１の駆動信号をローレベルに制御し、第２の駆動信号をハイレベルに制御すれば良い。また、同一画像の表示を維持する場合、表示が安定した後、つまり黒色粒子４３または白色粒子４２が十分に共通電極２２側に移動した後は、共通電源変調回路８によって、第１の制御線１１、第２の制御線１２、第１の電源線１３、第２の電源線１４及び共通電極電源配線１５を切断することが望ましい。これにより、画素電極２１と共通電極２２との間で保持された電荷がリーク電流として、第１の制御線１１、第１の電源線１３、第２の電源線１４及び第２の制御線１２及び共通電極電源配線１５から漏れるのを防止することができ、表示品質の劣化を防止することができる。

また、白黒表示だけでなく、白黒以外の第１の階調と第２の階調とを表示することもできる。この場合、例えば第１の階調に対応する画像データを「０」、第２の階調に対応する画像データを「１」とすると、第１の階調を規定する第１の駆動信号を第１の制御線１１に供給し、第２の階調を規定する第２の駆動信号を第１の制御線１２に供給すれば良い。なお、階調を規定するためには、それぞれの駆動信号の電圧値やパルス幅を調整すれば良い。第１のトランスミッションゲート３６及び第２のトランスミッションゲート３７は、ＳＲＡＭ２５の電源電圧範囲内（１５Ｖ以内）の電圧値を有する第１の駆動信号または第２の駆動信号を画素電極２１に通過させるので、ＳＲＡＭ２５の電源電圧範囲内で第１の駆動信号または第２の駆動信号の電圧値を任意に制御することができる。

（全白表示）
全白表示を行う場合（１つの階調から形成されている画像を表示する場合）、ＳＲＡＭ２５に既に画像データ（どんな表示の画像データでも良い）が記憶されているか否かで２通りの方法がある。まず、ＳＲＡＭ２５に既に画像データが記憶されている場合、つまり、例えば上述したような白黒表示が行われた場合に、次の表示として全白表示に切り替える場合の動作について説明する。

このようにＳＲＡＭ２５に既に画像データが記憶されている場合、第１のトランスミッションゲート３６または第２のトランスミッションゲート３７のいずれか一方は必ずオン状態となる。そこで、共通電源変調回路８によって、第１の制御線１１を介して供給する第１の駆動信号と第２の制御線１２を介して供給する第２の駆動信号とを、両方ともローレベルに制御することにより、ＳＲＡＭ２５に記憶されている画像データに関わらず、全ての画素電極２１にはローレベルの駆動信号が供給されることになる。この時、共通電極２２には、振幅１５（Ｖ）のパルス状のコモン電圧信号を供給しても良いし、ハイレベル（１５Ｖ）一定のコモン電圧信号を供給しても良い。以上のように、ＳＲＡＭ２５に既に画像データが記憶されている場合は、データ書込期間を必要とすることなく、全白表示に切り替えることができる。

一方、ＳＲＡＭ２５に画像データが記憶されていない場合は、上述した白黒表示と同様に、データ書込期間において、全画素２のＳＲＡＭ２５に白表示用の画像データ「０」を規定する画像信号を記憶させ、表示期間において、第２の制御線１２を介して全画素２にローレベルの第２の駆動信号を供給すれば良い。なお、この時、第１の制御線１１は切断しておけば良い。

（全黒表示）
全黒表示を行う場合（１つの階調から形成されている画像を表示する場合）も、全白表示を行う場合と同様である。すなわち、ＳＲＡＭ２５に既に画像データが記憶されている場合、共通電源変調回路８によって、第１の制御線１１を介して供給する第１の駆動信号と第２の制御線１２を介して供給する第２の駆動信号とを、両方ともハイレベルに制御することにより、ＳＲＡＭ２５に記憶されている画像データに関わらず、全ての画素電極２１にはハイレベルの駆動信号が供給されることになる。この時、共通電極２２には、振幅１５（Ｖ）のパルス状のコモン電圧信号を供給しても良いし、ローレベル（グランドレベル）一定のコモン電圧信号を供給しても良い。以上のように、ＳＲＡＭ２５に既に画像データが記憶されている場合は、データ書込期間を必要とすることなく、全黒表示に切り替えることができる。

一方、ＳＲＡＭ２５に画像データが記憶されていない場合は、上述した白黒表示と同様に、データ書込期間において、全画素２のＳＲＡＭ２５に黒表示用の画像データ「１」を規定する画像信号を記憶させ、表示期間において、第１の制御線１１を介して全画素２にハイレベルの第１の駆動信号を供給すれば良い。なお、この時、第２の制御線１２は切断しておけば良い。

また、白黒以外の１つの階調から形成されている画像を表示する場合、すなわち中間調表示（グレー表示）を行う場合は、全画素２のＳＲＡＭ２５に画像データ「１」または「０」のいずれか一方を規定する画像信号を記憶させておき、「１」を記憶させたならば中間調の階調を規定する第１の駆動信号を第１の制御線１１に供給し、また、「０」を記憶させたならば中間調の階調を規定する第２の駆動信号を第２の制御線１２に供給すれば良い。

（グレースケール表示）
次に、上述した基本的な動作を踏まえて、グレースケール表示を行う場合（３以上の複数の階調から形成されている画像を表示する場合）の動作について図６のタイミングチャートを参照して説明する。以下では、図７に示すように、１画面分が白階調Ｗ、最も薄いグレー階調Ｇr１、中間程度の濃さを有するグレー階調Ｇr２、最も濃いグレー階調Ｇr３の４つの階調から形成されたグレースケール表示を行う場合を例示して説明する。なお、初期状態において、各画素２のＳＲＡＭ２５には画像データが記憶されていないものとする。

まず、図６の第１のデータ書込期間Ｔ１において、図８（a）に示すような全白表示用の画像データを全画素２のＳＲＡＭ２５に記憶する。具体的には、この第１のデータ書込期間Ｔ１において、共通電源変調回路８は、コントローラ１０の制御の下、第１の電源線１３を介して各画素２のＳＲＡＭ２５に、直流５（Ｖ）の電源電圧信号を供給すると共に、第２の電源線１４とグランドラインとを接続する。この時、共通電源変調回路８は、第１の制御線１１、第２の制御線１２及び共通電極電源配線１５を電気的に切断する。

そして、データ線駆動回路７は、コントローラ１０の制御の下、１列目からｎ列目までのデータ線５を介して、白表示用の画像データ「０」を規定するローレベルの画像信号を各画素２に供給する。一方、走査線駆動回路６は、コントローラ１０の制御の下、１行目からｍ行目までの走査線４を順次選択して、駆動用ＴＦＴ２４のオンタイミングを規定する選択信号を各画素２に供給する。これにより、第１のデータ書込期間Ｔ１において、各画素２のＳＲＡＭ２５には、白表示用の画像データ「０」を規定するローレベルの画像信号が記憶される。

この時点で、ローレベルの画像信号が記憶されたＳＲＡＭ２５の第１のデータ出力端子Ｐ２からは５（Ｖ）のハイレベル信号が出力され、第２のデータ出力端子Ｐ３からはグランドレベルのローレベル信号が出力されるため、第２のトランスミッションゲート３７はオン状態となるが、第２の制御線１２が高インピーダンス状態であるため、画素電極２１も高インピーダンス状態となる。つまり、第１のデータ書込期間Ｔ１では、全画素２の画素電極２１と共通電極２２には電圧が印加されないので、電気泳動素子２３は動作しない。

続いて、第１の表示期間Ｔ２において、共通電源変調回路８は、コントローラ１０の制御の下、第１の電源線１３を介して各画素２のＳＲＡＭ２５に、直流１５（Ｖ）の電源電圧信号を供給すると共に、第２の電源線１４とグランドラインとを接続する。この時、共通電源変調回路８は、第１の制御線１１の切断を継続する一方、第２の制御線１２及び共通電極電源配線１５を電気的に接続し、第２の制御線１２を介してローレベルの第２の駆動信号を各画素２に供給すると共に、共通電極電源配線１５を介して共通電極２２にハイレベル（１５Ｖ）一定のコモン電圧信号を供給する。なお、ここでコモン電圧信号として振幅１５（Ｖ）のパルス信号を供給しても良い。

これにより、全画素２のＳＲＡＭ２５の第１のデータ出力端子Ｐ２からは１５（Ｖ）のハイレベル信号が出力され、第２のデータ出力端子Ｐ３からはローレベル信号が出力されるため、第２のトランスミッションゲート３７はオン状態となる。つまり、全画素２の画素電極２１には、第２のトランスミッションゲート３７を介してローレベルの第２の駆動信号が供給され、全白色表示が行われる。なお、この第１の表示期間Ｔ２は、白色粒子４２が十分に共通電極２２側に移動し、表示が安定する時間を考慮して設定されている。

続いて、第２のデータ書込期間Ｔ３において、図８（b）に示すようなグレー階調Ｇr１を表示するための画像データを各画素２のＳＲＡＭ２５に記憶する。具体的には、グレー階調Ｇr１に該当する画素２のＳＲＡＭ２５には画像データ「１」を規定する画像信号を記憶し、その他の階調に該当する画素２のＳＲＡＭ２５には画像データ「０」を規定する画像信号を記憶する。この記憶動作は上記と同様なので説明を省略する。

これにより、グレー階調Ｇr１に該当する画素２では第１のトランスミッションゲート３６がオン状態となり、他の階調に該当する画素２では第２のトランスミッションゲート３７がオン状態となる。なお、この第２のデータ書込期間Ｔ３においても、第１のデータ書込期間Ｔ１と同様に、第１の電源線１３を介して直流５（Ｖ）の電源電圧信号が供給され、第２の電源線１４とグランドラインとが接続され、第１の制御線１１、第２の制御線１２及び共通電極電源配線１５は電気的に切断されている。

続いて、第２の表示期間Ｔ４において、共通電源変調回路８は、コントローラ１０の制御の下、第１の電源線１３を介して各画素２のＳＲＡＭ２５に、直流１５（Ｖ）の電源電圧信号を供給すると共に、第２の電源線１４とグランドラインとを接続する。この時、共通電源変調回路８は、第２の制御線１２の切断を継続する一方、第１の制御線１１及び共通電極電源配線１５を電気的に接続し、第１の制御線１１を介してハイレベル（１５Ｖ）のパルス状の第１の駆動信号を各画素２に供給すると共に、共通電極電源配線１５を介して共通電極２２にローレベルのコモン電圧信号を供給する。

これにより、グレー階調Ｇr１に該当する画素２の画素電極２１にのみ、第１のトランスミッションゲート３６を介してハイレベルの第１の駆動信号が供給されることになり、黒色粒子４３が共通電極２２側に移動することになる。ここで、第１の駆動信号のパルス幅（第２の表示期間Ｔ４の長さ）に依存して、当該画素２の黒色濃度は変化する。例えば、第１の駆動信号のパルス幅が短い程、共通電極２２側に移動する黒色粒子４３の数は少なくなり（逆に言えば画素電極２１側に移動する白色粒子４２も少ない）、当該画素２は濃度の薄いグレーとなる。すなわち、第１の駆動信号のパルス幅（第２の表示期間Ｔ４の長さ）によって、グレー階調Ｇr１の階調を規定している。この時点では、グレー階調Ｇr１とその他の階調（白）が表示されている。

続いて、第３のデータ書込期間Ｔ５において、図８（c）に示すようなグレー階調Ｇr２を表示するための画像データを各画素２のＳＲＡＭ２５に記憶する。具体的には、グレー階調Ｇr２に該当する画素２のＳＲＡＭ２５には画像データ「１」を規定する画像信号を記憶し、その他の階調に該当する画素２のＳＲＡＭ２５には画像データ「０」を規定する画像信号を記憶する。この記憶動作は上記と同様なので説明を省略する。

これにより、グレー階調Ｇr２に該当する画素２では第１のトランスミッションゲート３６がオン状態となり、他の階調に該当する画素２では第２のトランスミッションゲート３７がオン状態となる。なお、この第３のデータ書込期間Ｔ５においても、第１のデータ書込期間Ｔ１と同様に、第１の電源線１３を介して直流５（Ｖ）の電源電圧信号が供給され、第２の電源線１４とグランドラインとが接続され、第１の制御線１１、第２の制御線１２及び共通電極電源配線１５は電気的に切断されている。

続いて、第３の表示期間Ｔ６において、共通電源変調回路８は、コントローラ１０の制御の下、第１の電源線１３を介して各画素２のＳＲＡＭ２５に、直流１５（Ｖ）の電源電圧信号を供給すると共に、第２の電源線１４とグランドラインとを接続する。この時、共通電源変調回路８は、第２の制御線１２の切断を継続する一方、第１の制御線１１及び共通電極電源配線１５を電気的に接続し、第１の制御線１１を介してハイレベル（１５Ｖ）のパルス状の第１の駆動信号を各画素２に供給すると共に、共通電極電源配線１５を介して共通電極２２にローレベルのコモン電圧信号を供給する。

これにより、グレー階調Ｇr２に該当する画素２の画素電極２１にのみ、第１のトランスミッションゲート３６を介してハイレベルの第１の駆動信号が供給されることになり、黒色粒子４３が共通電極２２側に移動することになる。ここで、第１の駆動信号のパルス幅（第３の表示期間Ｔ６の長さ）によって、グレー階調Ｇr２の階調を規定している（第２の表示期間Ｔ４と比べると長くなる）。この時点では、グレー階調Ｇr１、グレー階調Ｇr２及びその他の階調（白）が表示されている。

続いて、第４のデータ書込期間Ｔ７において、図８（d）に示すようなグレー階調Ｇr３を表示するための画像データを各画素２のＳＲＡＭ２５に記憶する。具体的には、グレー階調Ｇr３に該当する画素２のＳＲＡＭ２５には画像データ「１」を規定する画像信号を記憶し、その他の階調に該当する画素２のＳＲＡＭ２５には画像データ「０」を規定する画像信号を記憶する。この記憶動作は上記と同様なので説明を省略する。

これにより、グレー階調Ｇr３に該当する画素２では第１のトランスミッションゲート３６がオン状態となり、他の階調に該当する画素２では第２のトランスミッションゲート３７がオン状態となる。なお、この第４のデータ書込期間Ｔ７においても、第１のデータ書込期間Ｔ１と同様に、第１の電源線１３を介して直流５（Ｖ）の電源電圧信号が供給され、第２の電源線１４とグランドラインとが接続され、第１の制御線１１、第２の制御線１２及び共通電極電源配線１５は電気的に切断されている。

続いて、第４の表示期間Ｔ８において、共通電源変調回路８は、コントローラ１０の制御の下、第１の電源線１３を介して各画素２のＳＲＡＭ２５に、直流１５（Ｖ）の電源電圧信号を供給すると共に、第２の電源線１４とグランドラインとを接続する。この時、共通電源変調回路８は、第２の制御線１２の切断を継続する一方、第１の制御線１１及び共通電極電源配線１５を電気的に接続し、第１の制御線１１を介してハイレベル（１５Ｖ）のパルス状の第１の駆動信号を各画素２に供給すると共に、共通電極電源配線１５を介して共通電極２２にローレベルのコモン電圧信号を供給する。

これにより、グレー階調Ｇr３に該当する画素２の画素電極２１にのみ、第１のトランスミッションゲート３６を介してハイレベルの第１の駆動信号が供給されることになり、黒色粒子４３が共通電極２２側に移動することになる。ここで、第１の駆動信号のパルス幅（第４の表示期間Ｔ８の長さ）によって、グレー階調Ｇr３の階調を規定している（第３の表示期間Ｔ６と比べると長くなる）。この時点で、図７に示すようなグレースケール表示が完了することになる。
以降は、共通電源変調回路８によって、第１の制御線１１、第２の制御線１２、第１の電源線１３、第２の電源線１４及び共通電極電源配線１５を切断して、表示品質の劣化を防止することが望ましい。

なお、上記実施形態では、画素電極２１に印加するパルス信号（第１の駆動信号）のパルス幅を制御することによってグレー階調を規定したが、これに限らず、パルス信号の電圧値、またはパルス信号の電圧値とパルス幅との組み合わせによってグレー階調を規定しても良い。

また、上記実施形態では、第１のデータ書込期間Ｔ１及び第１の表示期間Ｔ２（最初の組合せ動作時）において、第１のデータ書込期間Ｔ１に、全画素２のＳＲＡＭ２５に同値（「０」）の画像データを記憶させ、第１の表示期間Ｔ２において、全画素２の画素電極２１に接続された第２の制御線１２に１つの階調（白階調Ｗ）を規定する第２の駆動信号（ローレベル）を供給した。このような最初の組合せ動作時では、以下のような動作を行っても良い。すなわち、第１のデータ書込期間Ｔ１において、複数の階調の内の１つの階調（白階調Ｗ）に該当する画素２のＳＲＡＭ２５と、その他の階調（グレー階調Ｇr１、グレー階調Ｇr２、グレー階調Ｇr３）に該当する画素２のＳＲＡＭ２５とで異なる値の画像データを記憶させる。ここでは、白階調Ｗに該当する画素２のＳＲＡＭ２５には「０」の画像データを記憶し、その他の階調（グレー階調Ｇr１、グレー階調Ｇr２、グレー階調Ｇr３）に該当する画素２のＳＲＡＭ２５には「１」の画像データを記憶させる。そして、第１の表示期間Ｔ２において、白階調Ｗに該当する画素２の画素電極２１に接続された第２の制御線１２に、白階調Ｗを規定する第２の駆動信号を供給し、その他の階調（グレー階調Ｇr１、グレー階調Ｇr２、グレー階調Ｇr３）に該当する画素２の画素電極２１に接続された第１の制御線を電気的に切断する。共通電極２２には、振幅１５（Ｖ）のパルス状のコモン電圧信号、またはハイレベル（１５Ｖ）一定のコモン電圧信号を供給すれば良い。

また、グレースケール表示を行う前に何らかの表示をしており、各画素２のＳＲＡＭ２５に既に画像データが記憶されている場合、最初の組合せ動作時では、第１のデータ書込期間Ｔ１を省略し、第１の表示期間Ｔ２において、上述した全白表示の方法を用いれば良い。つまり、共通電源変調回路８によって、第１の制御線１１を介して供給する第１の駆動信号と第２の制御線１２を介して供給する第２の駆動信号とを、両方ともローレベルに制御し、共通電極２２には、振幅１５（Ｖ）のパルス状のコモン電圧信号、またはハイレベル（１５Ｖ）一定のコモン電圧信号を供給すれば良い。

また、上記実施形態では、「１」の画像データをＳＲＡＭ２５に記憶した場合に、黒表示またはグレー表示を行うための第１の駆動信号を第１の制御線１１に供給し、「０」の画像データをＳＲＡＭ２５に記憶した場合に、白表示を行うための第２の駆動信号を第２の制御線１２に供給する場合を例示して説明したが、これに限定されず、「０」の画像データをＳＲＡＭ２５に記憶した場合に、黒表示またはグレー表示を行うための第２の駆動信号を第２の制御線１２に供給し、「１」の画像データをＳＲＡＭ２５に記憶した場合に、白表示を行うための第１の駆動信号を第１の制御線１１に供給しても良い。

以上のように、本実施形態に係る電気泳動表示装置１によれば、電気泳動素子２３に加える電界を高精度に制御でき、高品質な階調表示を行うことが可能である。

［電子機器］
次に、上述した電気泳動表示装置１を備えた電子機器の一例について説明する。まず、本電気泳動表示装置１をフレキシブルな電子ペーパに適用した例について説明する。図９はこの電子ペーパ１００の構成を示す斜視図であり、電子ペーパ１００は本電気泳動表示装置１を表示部として備える。電子ペーパ１００は、従来の紙と同様の質感及び柔軟性を有するシートからなる本体１０１の表面に本電気泳動表示装置１を備えた構成となっている。

また、図１０は、電子ノート１１０の構成を示す斜視図であり、電子ノート１１０は、図９で示した電子ペーパ１００が複数枚束ねられ、カバー１１１に挟まれているものである。カバー１１１は、例えば外部の装置から送られる表示データを入力する表示データ入力手段（図示は省略）を備える。これにより、その表示データに応じて、電子ペーパ１００が束ねられた状態のまま、表示内容を変更したり更新したりできる。

また、上述した例に加えて、他の例として、液晶テレビ、ビューファインダ型やモニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、タッチパネルを備えた機器等が挙げられる。本電気泳動表示装置１は、こうした電子機器の表示部としても適用することができる。

本発明の一実施形態に係る電気泳動表示装置１の構成図である。 本発明の一実施形態に係る電気泳動表示装置１における画素２の回路構成図である。 本発明の一実施形態に係る電気泳動表示装置１における表示部３の断面図である。 本発明の一実施形態に係る電気泳動表示装置１におけるマイクロカプセル４０の構成図である。 本発明の一実施形態に係る電気泳動表示装置１におけるマイクロカプセル４０の動作説明図である。 本発明の一実施形態に係る電気泳動表示装置１の動作を示すタイミングチャートである。 本発明の一実施形態に係る電気泳動表示装置１におけるグレースケール表示を行う場合の動作を示す第１の説明図である。 本発明の一実施形態に係る電気泳動表示装置１におけるグレースケール表示を行う場合の動作を示す第２の説明図である。 本発明の一実施形態に係る電子機器の第１の例を示す構成図である。 本発明の一実施形態に係る電子機器の第２の例を示す構成図である。

符号の説明

１…電気泳動表示装置、２…画素、３…表示部、４…走査線、５…データ線、６…走査線駆動回路、７…データ線駆動回路、８…共通電源変調回路、１０…コントローラ、１１…第１の制御線、１２…第２の制御線、１３…第１の電源線、１４…第１の電源線、１５…共通電極電源配線、３６…第１のトランスミッションゲート、３７…第２のトランスミッションゲート、２１…画素電極、２２…共通電極、２３…電気泳動素子、２４…駆動用ＴＦＴ、２５…ＳＲＡＭ、３０…接着剤層、４０…マイクロカプセル、４１…分散媒、４２…白色粒子、４３…黒色粒子、１００…電子ペーパ、１１０…電子ノート

Claims (12)

1. 第１の電極と、前記第１の電極と対向する第２の電極と、前記第１の電極と前記第２の電極とで挟持され帯電した電気泳動粒子を含む電気泳動素子とを備えた複数の画素を有する電気泳動表示装置であって、
   前記複数の画素の各々は、
   走査線と、
   データ線と、
   第１の制御線と、
   第２の制御線と、
   前記走査線及び前記データ線に接続された画素スイッチング素子と、
   前記画素スイッチング素子に接続され、前記データ線及び前記画素スイッチング素子を介して入力される１ビットデータを記憶し、当該１ビットデータを示す出力信号を出力するメモリ回路と、
   前記メモリ回路と前記第１の電極との間に設けられ、前記メモリ回路からの出力信号に基づいて前記第１の制御線または前記第２の制御線のいずれか一方を前記第１の電極と電気的に接続するスイッチ回路と、
   を有し、
   前記第１の電極が前記第１の制御線と接続された画素の階調を規定する第１の駆動信号を前記第１の制御線に供給し、前記第１の電極が前記第２の制御線と接続された画素の階調を規定する第２の駆動信号を前記第２の制御線に供給する信号供給手段を具備する、
   ことを特徴とする電気泳動表示装置。
2. 前記データ線に前記１ビットデータを供給するデータ線駆動回路と、
   前記走査線に前記画素スイッチングのオンタイミングを規定する選択信号を供給する走査線駆動回路と、
   を具備し、
   データ書込期間において、
   前記データ線駆動回路によって各データ線に前記１ビットデータを供給し、
   前記走査線駆動回路によって順次選択した走査線に前記選択信号を供給することにより、各画素の前記メモリ回路に前記１ビットデータを記憶させ、
   表示期間において、
   前記信号供給手段によって前記第１の駆動信号を前記第１の制御線に供給し、前記第２の駆動信号を前記第２の制御線に供給する、
   ことを特徴とする請求項１記載の電気泳動表示装置。
3. １つの階調から形成されている画像を表示する場合、
   前記データ書込期間において、
   前記データ線駆動回路によって同値の１ビットデータを各データ線に供給することにより、全画素のメモリ回路に前記同値の１ビットデータを記憶させ、
   前記表示期間において、
   前記信号供給手段によって、全画素の第１の電極に接続された第１の制御線または第２の制御線に前記１つの階調を規定する第１の駆動信号または第２の駆動信号を供給する、 ことを特徴とする請求項２記載の電気泳動表示装置。
4. １つの階調から形成されている画像を表示する場合で、且つ全画素のメモリ回路に既に１ビットデータが記憶されている場合、
   前記データ書込期間を省略して前記表示期間に移行し、前記信号供給手段によって前記１つの階調を規定する第１の駆動信号を前記第１の制御線に供給すると共に、前記１つの階調を規定する第２の駆動信号を前記第２の制御線に供給する、
   ことを特徴とする請求項２記載の電気泳動表示装置。
5. ３以上の複数の階調から形成されている画像を表示する場合、
   前記データ書込期間において、前記データ線駆動回路及び前記走査線駆動回路によって、前記複数の階調の内の１つの階調に該当する画素のメモリ回路と、その他の画素のメモリ回路とで異なる値の１ビットデータを記憶させ、
   前記表示期間において、前記信号供給手段によって、前記１つの階調に該当する画素の第１の電極に接続された第１の制御線または第２の制御線に、前記１つの階調を規定する第１の駆動信号または第２の駆動信号を供給し、前記その他の画素のメモリ回路の第１の電極に接続された第１の制御線または第２の制御線を電気的に切断する、
   という組合せ動作を、前記複数の階調の各々について行う、
   ことを特徴とする請求項２記載の電気泳動表示装置。
6. 最初の前記組合せ動作時では、
   前記データ書込期間において、前記データ線駆動回路及び前記走査線駆動回路によって、全画素のメモリ回路に同値の１ビットデータを記憶させ、
   前記表示期間において、前記信号供給手段によって、全画素の第１の電極に接続された第１の制御線または第２の制御線に前記１つの階調を規定する第１の駆動信号または第２の駆動信号を供給する、
   ことを特徴とする請求項５記載の電気泳動表示装置。
7. 最初の前記組合せ動作時において全画素のメモリ回路に既に１ビットデータが記憶されている場合、
   前記データ書込期間を省略して前記表示期間に移行し、前記信号供給手段によって前記１つの階調を規定する第１の駆動信号を前記第１の制御線に供給すると共に、前記１つの階調を規定する第２の駆動信号を前記第２の制御線に供給する、
   ことを特徴とする請求項５記載の電気泳動表示装置。
8. 前記複数の画素の各々は、
   正極側電源線と負極側電源線とを有し、
   前記メモリ回路は、正極側電源端子が前記正極側電源線に接続され、負極側電源端子が前記負極側電源線に接続された、１入力２出力のＳＲＡＭ（Static Random Access Memory）であり、
   前記スイッチ回路は、前記ＳＲＡＭの一方の出力信号に基づいて前記第１の電極と前記第１の制御線とを接続させる第１のトランスミッションゲートと、前記ＳＲＡＭの他方の出力信号に基づいて前記第１の電極と前記第２の制御線とを接続させる第２のトランスミッションゲートとを有し、
   前記信号供給手段は、前記正極側電源線及び前記負極側電源線への電源電圧信号の供給と、前記第２の電極へのコモン電圧信号の供給とを行う、
   ことを特徴とする請求項１〜７のいずれか一項に記載の電気泳動表示装置。
9. 前記信号供給手段は、
   前記データ書込期間及び前記表示期間において、前記正極側電源線及び前記負極側電源線に前記電源電圧信号の供給を行う一方、前記データ書込期間において、前記第１の制御線、前記第２の制御線及び前記コモン電圧信号の給電線を電気的に切断する、
   ことを特徴とする請求項８記載の電気泳動表示装置。
10. 前記信号供給手段は、
    前記表示期間以降に同一画像の表示を維持する場合、前記正極側電源線、前記負極側電源線、前記第１の制御線、前記第２の制御線及び前記コモン電圧信号の給電線を電気的に切断する、
    ことを特徴とする請求項８または９に記載の電気泳動表示装置。
11. 第１の電極と、前記第１の電極と対向する第２の電極と、前記第１の電極と前記第２の電極とで挟持され帯電した電気泳動粒子を含む電気泳動素子とを備えた複数の画素を有する電気泳動表示装置の駆動方法であって、
    前記複数の画素の各々に設けられたメモリ回路に１ビットデータを記憶する第１の工程と、
    前記メモリ回路と前記第１の電極との間に設けられたスイッチ回路によって、前記メモリ回路に記憶された前記１ビットデータに基づいて第１の制御線または第２の制御線のいずれか一方を前記第１の電極と電気的に接続する第２の工程と、
    前記第１の電極が前記第１の制御線と接続された画素の階調を規定する第１の駆動信号を前記第１の制御線に供給し、前記第１の電極が前記第２の制御線と接続された画素の階調を規定する第２の駆動信号を前記第２の制御線に供給する第３の工程と、
    を有することを特徴とする電気泳動表示装置の駆動方法。
12. 請求項１〜１０のいずれか一項に記載の電気泳動表示装置を具備することを特徴とする電子機器。

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