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JP2008244485A - 不揮発性メモリ素子及びその製造方法 - Google Patents

不揮発性メモリ素子及びその製造方法 Download PDF

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JP2008244485A JP2008083967A JP2008083967A JP2008244485A JP 2008244485 A JP2008244485 A JP 2008244485A JP 2008083967 A JP2008083967 A JP 2008083967A JP 2008083967 A JP2008083967 A JP 2008083967A JP 2008244485 A JP2008244485 A JP 2008244485A
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ロン ワン カン
Chung-Woo Kim
ジョン 雨 金
Soo-Doo Chae
洙 杜 蔡
Chan-Jin Park
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Abstract

【課題】高集積化が容易で、且つ高い信頼性を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】本発明の不揮発性メモリ素子は、複数の第１半導体層、複数の第２半導体層、複数の第１ストレージノード、及び複数の第１制御ゲート電極を備える。複数の第１半導体層は、基板上に積層され、複数の第２半導体層は、複数の第１半導体層の間にそれぞれ介在して複数の第１半導体層の間に複数の第１トレンチを限定するように複数の第１半導体層の一端からリセスされ、複数の第１ストレージノードは、複数の第１トレンチの内部の第２半導体層の表面上に提供され、複数の第１制御ゲート電極は、複数の第１トレンチを満たすように複数の第１ストレージノード上に形成される。
【選択図】図１

Description

本発明は、半導体素子に関し、特にデータを保存して読み取ることができる不揮発性メモリ素子及びその製造方法に関する。
最近、大容量の携帯用電子装置、例えばデジタルカメラ、ＭＰ３プレーヤーなどが注目されている。かかる電子装置は、更に小型化されつつも更にメモリが大容量化されることが要求されている。かかる電子装置の小型化及び大容量化は、それらの電子装置に利用される不揮発性メモリ素子の高集積化及び大容量化を要求している。
しかし、高集積パターンの形成を通じた不揮発性メモリ素子の高集積化は、工程技術の限界により、はやくもその限界に達している。また、通常的な平面形の不揮発性メモリ素子は、その集積度が増大するにつれて、短チャンネル効果による性能の低下が問題となりうる。また、隣接したメモリセルの間でクロスカップリング及び信号干渉が問題となりうる。従って、平面形の不揮発性メモリ素子でその高集積化は、信頼性の低下をもたらす。
そこで、本発明は上記従来の問題点に鑑みてなされたものであって、本発明の目的は、高集積化が容易であり、且つ高い信頼性を有する不揮発性メモリ素子を提供することにある。
本発明の他の目的は、この不揮発性メモリ素子の製造方法を提供することにある。
上記目的を達成するためになされた本発明の一特徴による不揮発性メモリ素子は、複数の第１半導体層、複数の第２半導体層、複数の第１ストレージノード、及び複数の第１制御ゲート電極を備える。前記複数の第１半導体層は、基板上に積層される。前記複数の第２半導体層は、前記複数の第１半導体層の間にそれぞれ介在し、前記複数の第１半導体層の間に複数の第１トレンチを限定するように前記複数の第１半導体層の一端からリセスされる。前記複数の第１ストレージノードは、前記複数の第１トレンチの内部の前記第２半導体層の表面上に提供される。そして、前記複数の第１制御ゲート電極は、前記複数の第１トレンチを満たすように、前記複数の第１ストレージノード上に形成される。
本発明の不揮発性メモリ素子において、前記複数の第１半導体層はソース及びドレイン領域として利用され、前記複数の第２半導体層はチャンネル領域として利用される。
本発明の不揮発性メモリ素子において、前記複数の第１制御ゲート電極は、前記複数の第１半導体層の外部に伸びて前記基板上に上向き配置されるように曲がりうる。
本発明の不揮発性メモリ素子において、前記複数の第２半導体層は、前記複数の第１トレンチの反対側の前記複数の第１半導体層の間に複数の第２トレンチを限定するように、前記複数の第１半導体層の他端から更にリセスされる。
本発明の不揮発性メモリ素子は、複数の第２ストレージノード及び複数の第２制御ゲート電極更に備える。複数の第２ストレージノードは、前記複数の第２トレンチの内部の前記第２半導体層の表面上に形成され、複数の第２制御ゲート電極は、前記複数の第２トレンチを満たすように、前記複数の第２ストレージノード上に形成される。
上記他の目的を達成するためになされた本発明の一特徴による不揮発性メモリ素子の製造方法は、基板上に複数の第１半導体層及び複数の第２半導体層を交互に積層する工程と、前記複数の第１半導体層それぞれの一端から前記複数の第２半導体層をリセスさせて、前記複数の第１半導体層の間に複数の第１トレンチを限定する工程と、前記複数の第１トレンチの内部の前記第２半導体層の表面上に複数の第１ストレージノードを形成する工程と、前記複数の第１トレンチを満たすように、前記複数の第１ストレージノード上に複数の第１制御ゲート電極を形成する工程と、を有する。
本発明の不揮発性メモリ素子の製造方法は、前記複数の第１半導体層及び前記複数の第２半導体層を積層させる工程後、前記複数の第１半導体層の他端から前記複数の第２半導体層を更にリセスさせて、前記複数の第１トレンチの反対側の前記複数の第１半導体層の間に複数の第２トレンチを限定する工程を更に有する。
本発明の不揮発性メモリ素子によれば、スタック構造を有しているので通常の平面形構造に比べて高い集積度を有することができる。例えば、ＮＡＮＤストリングが基板上に垂直に配置される。
また、本発明の不揮発性メモリ素子は、高い信頼性を有する。例えば、メモリトランジスタのチャンネル長が容易に調節され、従って、短チャンネル効果が抑制される。また、メモリトランジスタの垂直離隔距離が容易に調節され、これにより、隣接したメモリトランジスタの間で発生するクロスカップリング又は干渉現象が低下する。
以下、本発明の不揮発性メモリ素子及びその製造方法を実施するための最良の形態の具体例を、図面を参照しながら詳細に説明する。しかし、本発明は、後述する実施形態に限定されるものではなく、異なる多様な形態で具現される。図面でその構成要素は、説明の便宜のためにそのサイズが誇張される。
図１は、本発明の一実施形態による不揮発性メモリ素子を示す斜視図であり、図２は、図１の不揮発性メモリ素子のＩＩ−ＩＩ´線の断面図である。
図１及び図２に示すように、基板１０５上に複数の第１半導体層１２０及び複数の第２半導体層１１５のスタック構造Ｓ１、Ｓ２、Ｓ３が提供される。第１半導体層１２０及び第２半導体層１１５は、基板１０５上に交互に積層される。スタック構造Ｓ１、Ｓ２、Ｓ３の間には、素子分離膜１６０が介在する。
例えば、第１半導体層１２０は、ソース及びドレイン領域として利用され、第２半導体層１１５は、チャンネル領域として利用される。第１半導体層１２０の最上部は、第１コンタクトプラグ１７０を利用してビットライン電極１７５に電気的に連結される。第１半導体層１２０は、第１導電型を有し、第２半導体層１１５は、第１導電型と逆である第２導電型を有する。第１導電型及び第２導電型は、ｎ型及びｐ型から選択された相異なる一つでありうる。
第１半導体層１２０及び第２半導体層１１５は、エピタキシャル層で形成され、エッチング選択比を有するように相異なる物質で形成される。例えば、第１半導体層１２０及び第２半導体層１１５は、シリコンエピタキシャル層及びシリコンゲルマニウムエピタキシャル層から選択された相異なる一つでありうる。
基板１０５は、第１半導体層１２０及び／又は第２半導体層１１５と同じ物質で形成される。例えば、基板１０５の真上に第２半導体層１１５の一つが形成された場合、基板１０５は、第１半導体層１２０と同一の第１導電型を有する。この場合、基板１０５は、ソース及びドレイン領域として利用される。しかし、この実施形態の変形された例において、基板１０５は、絶縁物で形成されることもある。この場合、基板１０５の真上には、第１半導体層１２０の一つが形成される。
第２半導体層１１５は、第１半導体層１２０の両端から所定深さほどリセスされる。これにより、第２半導体層１１５を介して両側の第１半導体層１２０の間に、複数の第１トレンチ（図５の１２２）及び複数の第２トレンチ（図５の１２４）が限定される。従って、第２半導体層１１５の幅は、第１半導体層１２０の幅より狭い。
しかし、この実施形態の変形された例において、第２半導体層１１５は、第１半導体層１２０の一端にのみリセスされ、従って、第１トレンチ１２２及び第２トレンチ１２４のうちいずれか一方が省略されることもある。この場合、第１半導体層１２０及び第２半導体層１１５の他端は、互いに整列されず、従って、第２半導体層１１５の幅及び第１半導体層１２０の幅は任意に選択される。
複数の第１ストレージノード１４０ａ及び複数の第２ストレージノード１４０ｂは、第１トレンチ１２２及び第２トレンチ１２４の内部の少なくとも第２半導体層１１５の表面上に形成される。この実施形態において、第１ストレージノード１４０ａ及び第２ストレージノード１４０ｂは、第１トレンチ１２２及び第２トレンチ１２４の内部の第１半導体層１２０の表面上に更に伸びる。
図１において、第１ストレージノード１４０ａ及び第２ストレージノード１４０ｂは、一つの層で示されているが、複数の層を備えうる。例えば、図２に示したように、第１ストレージノード１４０ａは、複数の第１トンネリング絶縁層１２５ａ、複数の第１電荷保存層１３０ａ及び複数の第１ブロッキング絶縁層１３５ａを備え、第２ストレージノード１４０ｂは、複数の第２トンネリング絶縁層１２５ｂ、複数の第２電荷保存層１３０ｂ及び複数の第２ブロッキング絶縁層１３５ｂを備える。
第１及び第２トンネリング絶縁層１２５ａ、１２５ｂは、第２半導体層１１５の表面上に形成され、第１半導体層１２０の表面上に更に伸びる。第１及び第２電荷保存層１３０ａ、１３０ｂは、第１及び第２トンネリング絶縁層１２５ａ、１２５ｂを覆い、第１及び第２ブロッキング絶縁層１３５ａ、１３５ｂは、第１及び第２電荷保存層１３０ａ、１３０ｂを覆う。
例えば、第１及び第２トンネリング絶縁層１２５ａ、１２５ｂ及び第１及び第２ブロッキング絶縁層１３５ａ、１３５ｂは、酸化膜、窒化膜又は高誘電率膜を備える。高誘電率膜は、酸化膜及び窒化膜より誘電定数の大きい絶縁層を指す。第１及び第２電荷保存層１３０ａ、１３０ｂは、ポリシリコン、窒化膜、ドット構造又はナノクリスタル構造を含む。ドット構造及びナノクリスタル構造は、金属又は半導体の微細構造を含む。
複数の第１制御ゲート電極１５０ａは、第１トレンチ１２２の内部を満たすように、第１ストレージノード１４０ａ上に形成される。複数の第２制御ゲート電極１５０ｂは、第２トレンチ１２４の内部を満たすように、第２ストレージノード１４０ｂ上に形成される。例えば、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、導電層、例えばポリシリコン、金属又は金属シリサイドを含む。
第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、第１半導体層１２０の外部に伸び、基板１０５上に上向き配置されるように曲がりうる。例えば、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、“Ｌ”字形状を有する。しかし、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂが基板１０５上で必ずしも垂直に曲がる必要はなく、従って、所定の角度で上昇してもよい。図１において、第２制御ゲート電極１５０ｂの上向き配置部分は、複雑さを避けるために示されていないが、第１制御ゲート電極１５０ａの態様を参照することができる。
第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、互いに離隔されるように配置される。従って、基板１０５から上側へ行くほど、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂの長さが短くなりうる。かかる“Ｌ”字形状は、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂの回路配線を容易にする。例えば、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、第２コンタクトプラグ１８０を利用してワードライン電極（図示せず）に電気的に連結される。
この実施形態による不揮発性メモリ素子は、ＮＡＮＤアレイ構造を有する。第１半導体層１２０及び第２半導体層１１５のスタック構造Ｓ１、Ｓ２、Ｓ３は、それぞれ一対のＮＡＮＤストリングを形成できる。一つのＮＡＮＤストリングには、複数のメモリトランジスタが基板１０５上に垂直に直列連結される。図１において、メモリトランジスタの数は例示的である。
かかるスタック構造において、ＮＡＮＤストリングは、基板１０５上に垂直に配置される。かかるスタック構造の不揮発性メモリ素子は、通常的な平面形構造に比べて、一つのＮＡＮＤストリングが基板１０５で占める面積を大きく縮めることができる。従って、不揮発性メモリ素子の集積度を大きく向上させることができる。
また、スタック構造において、第２半導体層１１５の高さを調節することによって、メモリトランジスタのチャンネル長が容易に調節される。従って、メモリトランジスタが基板１０５上で占める面積を増大させずにチャンネル長を増大させる。これにより、メモリトランジスタの短チャンネル効果が抑制される。更に、第１半導体層１２０の高さを調節することによって、メモリトランジスタの垂直離隔距離を調節できる。これにより、隣接したメモリトランジスタの間で発生するクロスカップリング又は干渉現象が低下する。従って、不揮発性メモリ素子の信頼性が向上する。
図３乃至図１１は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
図３に示すように、基板１０５の一部分上に柱絶縁層１１０を形成する。次いで、柱絶縁層１１０を有する基板１０５上に、第１半導体層１２０及び第２半導体層１１５を交互に積層する。これにより、第１半導体層１２０及び第２半導体層１１５の一部分は、柱絶縁層１１０に沿って基板１０５上に上向き配置される。
例えば、柱絶縁層１１０は、窒化層を形成した後でパターニングして形成できる。第１半導体層１２０及び第２半導体層１１５は、エピタキシャル層で形成できる。例えば、第１半導体層１２０は、シリコンエピタキシャル層で形成し、第２半導体層１１５は、シリコンゲルマニウムエピタキシャル層で形成できる。他の例として、第１半導体層１２０は、シリコンゲルマニウムエピタキシャル層で形成し、第２半導体層１１５は、シリコンエピタキシャル層で形成することもできる。この場合、第１半導体層１２０及び第２半導体層１１５は、互いに関連したエッチング選択比を有する。
第１半導体層１２０は、第１導電型を有し、第２半導体層１１５は、第２導電型を有する。例えば、第１半導体層１２０及び第２半導体層１１５は、蒸着と同時に又は蒸着後に第１導電型及び第２導電型の不純物でそれぞれドーピングされる。選択的に、第１半導体層１２０及び第２半導体層１１５を形成する前に、基板１０５を第１導電型不純物でドーピングしてもよい。
本発明の他の実施形態において、第１半導体層１２０及び第２半導体層１１５は、同じ物質で形成されることもある。例えば、第１半導体層１２０及び第２半導体層１１５は、バルク半導体ウェーハを適切にエッチングして形成することもできる。
図４に示すように、第１半導体層１２０及び第２半導体層１１５をパターニングして、基板１０５の上面の一部分を露出させる。パターニング後、第１半導体層１２０及び第２半導体層１１５の幅は、５０乃至１５０ｎｍの範囲でありうる。次いで、柱絶縁層１１０上の第１半導体層１２０及び第２半導体層１１５を除去する。例えば、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を利用して柱絶縁層１１０を露出させるように、第１半導体層１２０及び第２半導体層１１５を平坦化する。
図５に示すように、第２半導体層１１５を第１半導体層１２０の両端からリセスさせて、複数の第１トレンチ１２２及び複数の第２トレンチ１２４を形成する。第１トレンチ１２２及び第２トレンチ１２４は、第２半導体層１１５を基準として互いに反対側に配置され、第１半導体層１２０の間に限定される。例えば、第１半導体層１２０は、ソース及びドレイン領域として利用され、第２半導体層１１５は、チャンネル領域として利用される。
例えば、第２半導体層１１５を選択的に所定深さほど側面に等方性エッチングすることによって、第１トレンチ１２２及び第２トレンチ１２４を同時に形成する。例えば、等方性エッチングは、ウェットエッチング又は化学的ドライエッチングを利用できる。この場合、第１トレンチ１２２及び第２トレンチ１２４は、対称的に形成される。例えば、第１トレンチ１２２及び第２トレンチ１２４の側面方向への深さは、約２０乃至４０ｎｍの範囲でありうる。残っている第２半導体層１１５は、チャンネル領域として利用される。
しかし、本発明の他の実施形態において、第１トレンチ１２２及び第２トレンチ１２４のうちいずれか一方が省略されることもある。この場合、第１半導体層１２０及び第２半導体層１１５の一端をマスク層（図示せず）で保護し、第２半導体層１１５の他端を所定深さほど側面エッチングして、第１トレンチ１２２又は第２トレンチ１２４を形成する。
図６に示すように、第１トレンチ１２２の内部の第２半導体層１１５の表面上に複数の第１ストレージノード１４０ａを形成する。例えば、図２に示したように、第１ストレージノード１４０ａは、複数の第１トンネリング絶縁層１２５ａ、複数の第１電荷保存層１３０ａ及び複数の第１ブロッキング絶縁層１３５ａを備える。
第１ストレージノード１４０ａの形成と同時に、第２トレンチ１２４の内部の第２半導体層１１５の表面上に複数の第２ストレージノード１４０ｂを形成する。例えば、図２に示したように、第２ストレージノード１４０ｂは、複数の第２トンネリング絶縁層１２５ｂ、複数の第２電荷保存層１３０ａ及び複数の第２ブロッキング絶縁層１３５ａを備える。
選択的に、第１ストレージノード１４０ａは、第１トレンチ１２２の内部の第１半導体層１２０の表面上に更に伸び、第２ストレージノード１４０ｂは、第２トレンチ１２４の内部の第１半導体層１２０の表面上に更に伸びることもできる。
第１ストレージノード１４０ａ及び第２ストレージノード１４０ｂを同時に同じ物質で形成すれば、工程段階を減らせて経済的である。しかし、この実施形態の変形された例において、第１ストレージノード１４０ａ及び第２ストレージノード１４０ｂは、任意の順序で相異なる物質で形成することもできる。
次いで、第１トレンチ１２２を満たすように、第１ストレージノード１４０ａ上に複数の第１制御ゲート電極１５０ａを形成し、第２トレンチ１２４を満たすように、第２ストレージノード１４０ｂ上に複数の第２制御ゲート電極１５０ｂを形成する。第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、第１半導体層１２０の外部に伸び、柱絶縁層１１０に沿って基板１０５上に上向きに伸びる。例えば、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、“Ｌ”字形状を有する。
例えば、第１トレンチ１２２及び第２トレンチ１２４を満たすように導電層、例えばポリシリコン、金属又は金属シリサイドを形成した後、それをパターニング及び／又は平坦化することによって、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂを同時に形成する。第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂを同時に同じ物質で形成すれば、工程段階を減らせて経済的である。しかし、この実施形態の変形された例において、第１制御ゲート電極１５０ａ及び第２制御ゲート電極１５０ｂは、任意の順序で異なる導電層で形成することもできる。
図７に示すように、第１半導体層１２０及び第２半導体層１１５を複数のスタック構造Ｓ１、Ｓ２、Ｓ３に分離する。例えば、スタック構造Ｓ１、Ｓ２、Ｓ３をエッチングマスクで覆い、第１及び第２制御ゲート電極１５０ａ、１５０ｂから露出された第１半導体層１２０及び第２半導体層１１５の所定の部分を選択的に１次エッチングして溝１５７を形成する。次いで、溝１５７と連結されるように、第１制御ゲート電極１５０ａの間及び第２制御ゲート電極１５０ｂの間の第１半導体層１２０の一部分を選択的に２次エッチングする。
例えば、１次エッチングは、異方性エッチングを利用し、２次エッチングは、等方性エッチングを利用する。異方性エッチングは、ドライエッチングを含み、等方性エッチングは、ウェットエッチング又は化学的ドライエッチングを含む。
図８に示すように、スタック構造Ｓ１、Ｓ２、Ｓ３の間に素子分離膜１６０を満たす。例えば、素子分離膜１６０は、溝１５７及び第３トレンチ１５５を埋め込むように基板１０５上に絶縁層を埋め込んだ後、それを平坦化及び／又はパターニングして形成する。例えば、素子分離膜１６０は、酸化膜、窒化膜及び／又は高誘電率膜を備える。
図９に示すように、第１半導体層１２０及び第２半導体層１１５の上向き配置部分を選択的に除去する。これにより、第１制御ゲート電極１５０ａの間に複数の第４トレンチ１６３を形成する。例えば、第１半導体層１２０及び第２半導体層１１５の上向き配置部分は、ドライエッチングを利用して容易に除去できる。更に、ドライエッチングに続いてウェットエッチングを付加することもできる。
図１０に示すように、第４トレンチ１６３を埋め込むように層間絶縁層１６５を形成する。例えば、層間絶縁層１６５は、酸化膜、窒化膜及び／又は高誘電率膜を形成し、それを平坦化して形成する。これにより、配線ラインをなす第１制御ゲート電極１５０ａが互いに信頼性が高く絶縁される。
本発明の他の実施形態において、図７の溝１５７及び第３トレンチ１５５を形成する工程及び図９の第４トレンチ１６３を形成する工程は、同時に行われる。更に、図８の素子分離膜１６０の形成工程及び図１０の層間絶縁層１６５の形成工程は、同時に行われる。
図１１に示すように、スタック構造の第１半導体層１２０の最上部と電気的に連結されるように、ビットライン電極１７５を形成する。例えば、第１半導体層１２０の最上部上に第１コンタクトプラグ１７０を形成し、第１コンタクトプラグ１７０上にビットライン電極１７５を形成する。第１制御ゲート電極１５０ａ上には、第２コンタクトプラグ１８０を形成する。第２コンタクトプラグ１８０上には、ワードライン電極（図示せず）が更に形成されることもある。
図３乃至図１１で、第２制御ゲート電極１５０ｂの“Ｌ”字形状構造の形成工程の説明は省略した。しかし、第１制御ゲート電極１５０ａの“Ｌ”字形状構造の形成工程を参照することによって、第２制御ゲート電極１５０ｂの“Ｌ”字形状構造を容易に形成できる。
次いで、当業者に公知の技術によって不揮発性メモリ素子を完成できる。
以上、本発明を実施するための最良の形態について説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
本発明は、半導体素子関連の技術分野に適用可能である。
本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。 図１の不揮発性メモリ素子のＩＩ−ＩＩ´線の断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す断面図である。
符号の説明
１０５ 基板
１１０ 柱絶縁層
１１５ 第２半導体層
１２０ 第１半導体層
１２２ 第１トレンチ
１２４ 第２トレンチ
１２５ａ 第１トンネリング絶縁層
１２５ｂ 第２トンネリング絶縁層
１３０ａ 第１電荷保存層
１３０ｂ 第２電荷保存層
１３５ａ 第１ブロッキング絶縁層
１３５ｂ 第２ブロッキング絶縁層
１４０ａ 第１ストレージノード
１４０ｂ 第２ストレージノード
１５０ａ 第１制御ゲート電極
１５０ｂ 第２制御ゲート電極
１５５ 第３トレンチ
１５７ 溝
１６０ 素子分離膜
１６３ 第４トレンチ
１６５ 層間絶縁層
１７０ 第１コンタクトプラグ
１７５ ビットライン電極
１８０ 第２コンタクトプラグ
Ｓ１、Ｓ２、Ｓ３ スタック構造

Claims (26)

  1. 基板上に積層された複数の第１半導体層と、
    前記複数の第１半導体層の間にそれぞれ介在し、前記複数の第１半導体層の間に複数の第１トレンチを限定するように前記複数の第１半導体層それぞれの一端からリセスされた複数の第２半導体層と、
    前記複数の第１トレンチの内部の前記第２半導体層の表面上の複数の第１ストレージノードと、
    前記複数の第１トレンチを満たすように、前記複数の第１ストレージノード上に形成された複数の第１制御ゲート電極と、を備えることを特徴とする不揮発性メモリ素子。
  2. 前記複数の第１半導体層は第１導電型を有し、前記複数の第２半導体層は該第１導電型の逆である第２導電型を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記複数の第１半導体層はソース及びドレイン領域として利用され、前記複数の第２半導体層はチャンネル領域として利用されることを特徴とする請求項２に記載の不揮発性メモリ素子。
  4. 前記基板は前記第１半導体層と同じ物質で形成され、前記複数の第２半導体層は前記基板と前記第１半導体層との間に更に介在することを特徴とする請求項２に記載の不揮発性メモリ素子。
  5. 前記複数の第１制御ゲート電極は、前記複数の第１半導体層の外部に伸びて前記基板上に上向き配置されるように曲がることを特徴とする請求項１に記載の不揮発性メモリ素子。
  6. 前記複数の第１制御ゲート電極は、“Ｌ”字形状を有することを特徴とする請求項５に記載の不揮発性メモリ素子。
  7. 前記複数の第１半導体層の外部の前記複数の第１制御ゲート電極の一部分間に介在する層間絶縁層を更に備えることを特徴とする請求項５に記載の不揮発性メモリ素子。
  8. 前記複数の第１ストレージノードは、前記複数の第１トレンチの内部の前記複数の第１半導体層の表面上に更に伸びることを特徴とする請求項１に記載の不揮発性メモリ素子。
  9. 前記複数の第１ストレージノードは、複数の第１トンネリング絶縁層、該複数の第１トンネリング絶縁層を覆う複数の第１電荷保存層、及び該複数の第１電荷保存層を覆う複数の第１ブロッキング絶縁層を備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  10. 前記複数の第１半導体層の最上部に電気的に連結されたビットライン電極を更に備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  11. 前記複数の第１半導体層及び前記複数の第２半導体層は、シリコンエピタキシャル層及びシリコンゲルマニウムエピタキシャル層から選択された異なる一つをそれぞれ備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  12. 前記複数の第２半導体層は、前記複数の第１トレンチの反対側の前記複数の第１半導体層の間に複数の第２トレンチを限定するように、前記複数の第１半導体層の他端から更にリセスされることを特徴とする請求項１に記載の不揮発性メモリ素子。
  13. 前記複数の第２半導体層の幅は、前記複数の第１半導体層の幅より狭いことを特徴とする請求項１２に記載の不揮発性メモリ素子。
  14. 前記複数の第２トレンチの内部の前記第２半導体層の表面上の複数の第２ストレージノードと、
    前記複数の第２トレンチを満たすように、前記複数の第２ストレージノード上に形成された複数の第２制御ゲート電極と、を更に備えることを特徴とする請求項１２に記載の不揮発性メモリ素子。
  15. 基板上に複数の第１半導体層及び複数の第２半導体層を交互に積層する工程と、
    前記複数の第１半導体層それぞれの一端から前記複数の第２半導体層をリセスさせて、前記複数の第１半導体層の間に複数の第１トレンチを限定する工程と、
    前記複数の第１トレンチの内部の前記第２半導体層の表面上に複数の第１ストレージノードを形成する工程と、
    前記複数の第１トレンチを満たすように、前記複数の第１ストレージノード上に複数の第１制御ゲート電極を形成する工程と、を有することを特徴とする不揮発性メモリ素子の製造方法。
  16. 前記複数の第１半導体層は第１導電型を有し、前記複数の第２半導体層は該第１導電型の逆である第２導電型を有することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  17. 前記複数の第１半導体層及び前記複数の第２半導体層は、シリコンエピタキシャル層及びシリコンゲルマニウムエピタキシャル層から選択された異なる一つをそれぞれ備えることを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  18. 前記複数の第１半導体層及び前記複数の第２半導体層を積層させる工程後、前記複数の第１半導体層の他端から前記複数の第２半導体層を更にリセスさせて、前記複数の第１トレンチの反対側の前記複数の第１半導体層の間に複数の第２トレンチを限定する工程を更に有することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  19. 前記複数の第１トレンチを限定する工程及び前記複数の第２トレンチを限定する工程は、同時に行われることを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
  20. 前記複数の第１トレンチを限定する工程及び前記複数の第２トレンチを限定する工程は、等方性エッチングを利用することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
  21. 前記複数の第２トレンチの内部の前記第２半導体層の表面上に複数の第２ストレージノードを形成する工程と、
    前記複数の第２トレンチを満たすように、前記複数の第２ストレージノード上に複数の第２制御ゲート電極を形成する工程と、を更に有することを特徴とする請求項１８に記載の不揮発性メモリ素子の製造方法。
  22. 前記複数の第１半導体層及び前記複数の第２半導体層を積層する工程で、前記複数の第１半導体層及び前記複数の第２半導体層は、前記基板上の柱絶縁層に沿って前記基板上に上向き伸張されることを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  23. 前記複数の第１制御ゲート電極を形成する工程後、前記複数の第１半導体層及び前記複数の第２半導体層を複数のスタック構造に区分するように、前記複数の第１制御ゲート電極の間に複数の第３トレンチを形成する工程と、
    前記複数のスタックの間の前記第３トレンチに素子分離膜を満たす工程と、を更に有することを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
  24. 前記複数の第１制御ゲート電極を形成する工程後、前記複数の第１半導体層及び前記複数の第２半導体層の上向き伸張された部分を選択的にエッチングして複数の第４トレンチを形成する工程と、
    前記複数の第４トレンチを層間絶縁層で満たす工程と、を更に有することを特徴とする請求項２２に記載の不揮発性メモリ素子の製造方法。
  25. 前記複数の第１ストレージノードを形成する工程は、
    前記複数の第１トレンチの内部の前記複数の第２半導体層の表面上に複数の第１トンネリング絶縁層を形成する工程と、
    前記複数の第１トンネリング絶縁層を覆うように複数の第１電荷保存層を形成する工程と、
    前記複数の第１電荷保存層を覆うように複数の第１ブロッキング絶縁層を形成する工程と、を含むことを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
  26. 前記複数の第１半導体層の最上部に電気的に連結されるように、ビットライン電極を形成する工程を更に有することを特徴とする請求項１５に記載の不揮発性メモリ素子の製造方法。
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