[go: up one dir, main page]

JP2008244009A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2008244009A
JP2008244009A JP2007080160A JP2007080160A JP2008244009A JP 2008244009 A JP2008244009 A JP 2008244009A JP 2007080160 A JP2007080160 A JP 2007080160A JP 2007080160 A JP2007080160 A JP 2007080160A JP 2008244009 A JP2008244009 A JP 2008244009A
Authority
JP
Japan
Prior art keywords
region
transistor
gate electrode
gate
conductive layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007080160A
Other languages
English (en)
Inventor
Toru Anezaki
徹 姉崎
Kenichi Okabe
堅一 岡部
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2007080160A priority Critical patent/JP2008244009A/ja
Priority to KR1020080027522A priority patent/KR100976892B1/ko
Priority to US12/055,708 priority patent/US20080237690A1/en
Publication of JP2008244009A publication Critical patent/JP2008244009A/ja
Priority to US13/335,167 priority patent/US20120108022A1/en
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/017—Manufacturing their source or drain regions, e.g. silicided source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10P95/06—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】メモリセルと同一の基板上に、表面チャネル構造を有する高性能な高耐圧のｐチャネル型ＭＯＳトランジスタが形成された半導体装置及びその製造方法を提供する。
【解決手段】積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタとを有する半導体装置の製造方法であって、半導体基板上に前記第１のトランジスタのゲート絶縁膜を形成する工程と、前記半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記ゲート絶縁膜上に、ｎ型の不純物を有する第１の導電層を形成する工程と、前記第１の導電層のうち、前記第１のトランジスタが形成される領域にｐ型の不純物をイオン注入し、前記第１の導電層の前記領域をｐ型の導電型にする工程とを備える。
【選択図】図３

Description

本発明は、高耐圧のｐチャネル型ＭＯＳトランジスタ有する半導体装置およびその製造方法に関する。
フラッシュメモリ等のフローティングゲートを有する不揮発性半導体記憶装置は、セルを構成するトランジスタのフローティングゲートに電荷を蓄積することによって情報を記憶するため、書き込み動作の際に、１２Ｖ程度の高い電圧を必要とする。そこで、このようなメモリセルを駆動する回路には、高い耐圧を有するトランジスタが使用される。
上記のようなセル駆動回路では、製造上の理由等から、主に、ｎチャネル型の高耐圧ＭＯＳトランジスタが使用されていたが、近年、高性能なインバータ回路等を実現する目的から、ｎチャネル型の高耐圧ＭＯＳトランジスタに加えて、ｐチャネル型の高耐圧ＭＯＳトランジスタを使用したいという要求も高まってきている。
ここで使用されるｐチャネル型ＭＯＳトランジスタには、高い耐圧を確保するため、深いエクステンション領域（電界緩和領域）が形成される必要がある。そこで、このｐチャネル型の高耐圧ＭＯＳトランジスタにおいて、そのゲート電極をスタックゲート構造とし、深いエクステンション領域を形成可能にすることが提案されている（例えば、特許文献１）。
特許文献１によれば、高電圧系のＭＯＳトランジスタのゲートを、メモリセルに使用するｎチャネル型ＭＯＳトランジスタのゲートと同様のスタック構造とする。そして、そのスタックゲートを形成した後にイオン注入を行い、ソース・ドレイン領域を形成する。
特開２００３−４６０６２号公報
しかしながら、特許文献１に記載された半導体メモリ装置では、同一導電型の多結晶シリコン膜９が、メモリセルの領域と高電圧系ＭＯＳトランジスタの領域に亘って形成されている（特許文献１に開示された図４）。そのため、高耐圧系のｐチャネル型ＭＯＳトランジスタにおけるゲート電極が、メモリセルを構成するトランジスタと同じ導電型、すなわち、ｎ型の導電型を有してしまい、その電気的な特性が低下してしまうという問題を生じる。
このように、ゲート電極がｎ型の導電型を有することによって、高耐圧系のｐチャネル型ＭＯＳトランジスタは、表面チャネル構造が崩れて埋め込みチャネル構造となり、十分なカットオフ特性が得られない等の機能低下に繋がる。なお、メモリセルを構成するＭＯＳトランジスタとしては、フローティングゲートに電子を注入する必要があるため、ｎチャネル型のトランジスタが使用される。
本発明は、上述の問題点に鑑みてなされたものであり、メモリセルと同一の基板上に、表面チャネル構造を有する高性能な高耐圧のｐチャネル型ＭＯＳトランジスタが形成された半導体装置及びその製造方法を提供することを目的とする。
更に、本発明は、高速論理回路等の低耐圧のトランジスタが搭載された混載のフラッシュメモリとして好適な半導体装置及びその製造方法を提供することを目的とする。
上記の課題を解決するために、本発明では、以下の手段を採用する。
すなわち、本発明の一観点によれば、本発明は、積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に前記第１のトランジスタのゲート絶縁膜を形成する工程と、前記半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記ゲート絶縁膜上に、ｎ型の不純物を有する第１の導電層を形成する工程と、前記第１の導電層のうち、前記第１のトランジスタが形成される領域にｐ型の不純物をイオン注入し、前記第１の導電層の前記領域をｐ型の導電型にする工程と、前記第１の導電層上に絶縁層を形成する工程と、前記絶縁層上に第２の導電層を形成する工程と、前記第２の導電層と前記絶縁層と前記第１の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第１のトランジスタの第１のゲート電極を形成する工程と、前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第１のエクステンション領域を形成する工程と、前記第１のゲート電極をマスクとして前記半導体基板にイオン注入し、第２のエクステンション領域を形成する工程とを備える。
また、本発明の他の観点によれば、本発明は、積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタと、前記第１のトランジスタよりも耐圧が低い第２のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、前記半導体基板上に前記第１のトランジスタの第１のゲート絶縁膜を形成する工程と、前記トンネル絶縁膜及び前記第１のゲート絶縁膜上に、ｎ型の不純物を有する第１の導電層を形成する工程と、前記第１の導電層のうち、前記第１のトランジスタが形成される領域にｐ型の不純物をイオン注入し、前記第１の導電層の前記領域をｐ型の導電型にする工程と、前記第１の導電層のうち、前記第２のトランジスタが形成される領域を除去する工程と、前記第１の導電層上に絶縁層を形成する工程と、前記半導体基板上に前記第２のトランジスタの第２のゲート絶縁膜を形成する工程と、前記絶縁層及び前記第２のゲート絶縁膜上に第２の導電層を形成する工程と、前記第２の導電層と前記絶縁層と前記第１の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第１のトランジスタの第１のゲート電極を形成する工程と、前記第２の導電層パターニングし、前記第２のトランジスタの第２のゲート電極を形成する工程と、前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第１のエクステンション領域を形成する工程と、前記第１のゲート電極をマスクとして前記半導体基板にイオン注入し、第２のエクステンション領域を形成する工程と、前記第２のゲート電極をマスクとして前記半導体基板にイオン注入し、第３のエクステンション領域を形成する工程とを備えることを特徴とする。
また、本発明の他の観点によれば、本発明は、積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタとを有する半導体装置であって、
前記積層ゲート型不揮発性メモリセルが、ｎ型の導電型を有するフローティングゲートと、第１の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第１のソース・ドレイン領域とを有し、
前記第１のトランジスタが、ｐ型の導電型を有する第１の電極と、第２の絶縁膜と、第２の電極とが、前記半導体基板上に順に積層された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板に形成された第２のソース・ドレイン領域とを有することを特徴とする。
また、本発明の他の観点によれば、本発明は、積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタと、前記第１のトランジスタよりも耐圧が低い第２のトランジスタとを有する半導体装置であって、
前記積層ゲート型不揮発性メモリセルが、ｎ型の導電型を有するフローティングゲートと、第１の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第１のソース・ドレイン領域とを有し、
前記第１のトランジスタが、ｐ型の導電型を有する第１の電極と、第２の絶縁膜と、第２の電極とが、前記半導体基板上に順に積層された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板に形成された第２のソース・ドレイン領域とを有し、
前記第２のトランジスタが、単層からなるゲート電極と、前記第１のゲート電極の両側の前記半導体基板に形成された第２のソース・ドレイン領域とを有する
ことを特徴とする。
このような構成にすることにより、本発明によれば、表面チャネル構造を有する高耐圧のｐチャネル型ＭＯＳトランジスタを、メモリセルと同一の基板上に形成することが可能になる。
更に、本発明は、高速論理回路等の低耐圧のトランジスタが搭載された混載のフラッシュメモリとして好適な半導体装置及びその製造方法を提供することを可能とする。
以下、本発明の実施形態を、図面を参照しながら詳細に説明する。なお、本実施形態は例示であり、実施形態に示された構成に限定されない。
図１及び図２に、本実施例の対象となる不揮発性半導体記憶装置について、各構成要素の配置を示す平面図と、その等価回路を示す。図１はＮＯＲ型のフラッシュメモリであり、図２は、ＮＡＮＤ型のフラッシュメモリである。
図１（ａ）に示すように、活性領域２は、ゲート７１（コントロールゲート２１及びフローティングゲート４１）を挟んで、その両サイドに形成される。活性領域２には、コンタクトビア１０１ａ，１０１ｂが形成される。コンタクトビア１０１ｂが、例えばゲート７１と平行方向に配置されたソース線１１１ｂと接続され、コンタクトビア１０１ａが、例えばゲート７１と垂直方向に配置されたビット線１１１ａと接続される。図１（ｂ）は、ＮＯＲ型のフラッシュメモリの等価回路である。
以下の実施例では、メモリセルの部分については、このＮＯＲ型のフラッシュメモリにおけるＸ−Ｘ’断面について説明するが、ＮＡＮＤ型のフラッシュメモリについても、ＮＯＲ型のフラッシュメモリと同様の効果が得られる。
−不揮発性半導体記憶装置の構造−
図３は、実施例１による不揮発性半導体記憶装置の概略構造を示す断面図である。図３では、説明の便宜上、機能や性能の異なる回路ごとに、５つの領域（第１〜第５の領域）に分けて示している。これらの回路は、全て同一の基板上に形成されている。なお、ここでの基板は、例えばシリコンウェハである。図３に示されるように、シリコン基板５は、ＳＴＩ７によって複数の素子形成領域に分離され、各素子形成領域には、それぞれ以下に示す回路が形成されている。
第１の領域 メモリセル（フローティングゲートを有するスタックゲート型セル）
第２の領域 メモリセル駆動回路（高耐圧のｎチャネル型ＭＯＳトランジスタにより構成される回路）
第３の領域 メモリセル駆動回路（高耐圧のｐチャネル型ＭＯＳトランジスタにより構成される回路）
第４の領域 論理回路（低耐圧のｎチャネル型ＭＯＳトランジスタにより構成される回路）
第５の領域 論理回路（低耐圧のｐチャネル型ＭＯＳトランジスタにより構成される回路）
なお、第１の領域に形成されるＭＯＳトランジスタのゲート電極は、トンネル絶縁膜上にフローティングゲート（第１の電極）とＯＮＯ膜とコントロールゲート（第２の電極）とが積層された構造を有する。詳しくは後述するが、ＯＮＯ膜とは、酸化膜−窒化膜−酸化膜の構成を有する積層絶縁膜である。このフローティングゲートに電荷を蓄積させることによって、ＭＯＳトランジスタのスレッシュ・ホールド電圧が変化する。このようなＭＯＳトランジスタの動作によって、メモリセルに情報が記憶される。
第１の領域：
図３の第１の領域は、図１（ａ）のＸ−Ｘ’断面を示した図である。図３に示すように、第１の領域では、シリコン基板１にスタックゲート型メモリセルを構成するｎチャネル型ＭＯＳトランジスタ８１が形成されている。ｎチャネル型ＭＯＳトランジスタ８１は、ゲート電極部７１と、ソース・ドレイン領域６１（ソース領域６１ｂ及びドレイン領域６１ａ）及びエクステンション領域５１（ソース領域側のエクステンション５１ｂ及びドレイン領域側のエクステンション領域５１ａ）等から構成される。ソース・ドレイン領域６１に対応する位置にコンタクトビア１０１ａ，１０１ｂが形成される。
なお、エクステンション領域５１はソース・ドレイン領域６２よりも深く形成される。このように、深いエクステンション領域５１を形成することにより、不純物濃度の変化を緩やかにして、電界を緩和させる。特に、ドレイン領域における電界が調整され、ｎチャネル型ＭＯＳトランジスタ８１の高耐圧特性を維持しつつ、書き込みに十分なホットエレクトロンを発生させる。また、エクステンション領域５１は、後述する低耐圧トランジスタのゲート電極を構成するゲート電極４５，５５の厚さよりも薄く形成される。
コンタクトビア１０１ｂの一方の端はドレイン領域６１ｂに接続され、他方の端は、例えばゲート電極部７１と垂直に延びるビット線１１１ａに接続される。コンタクトビア１０１ａの一方の端はソース領域６１ａに接続され、他方の端は、例えばゲート電極部７１と平行に延びるソース線１１１ｂに接続される。
ゲート電極部７１は、図３に示すように、トンネル絶縁膜１１上に、ｎ型のフローティングゲート（第１の電極）２１、ＯＮＯ膜３１、ｎ型のコントロールゲート（第２の電極）４１が、順次積層されている。ここで、ゲート絶縁膜１１の厚さは、例えば１０ｎｍ程度であり、フローティングゲート２１は、例えばｎ型の不純物が薄くドープされた多結晶シリコンから構成される。このようにすることで、フローティングゲートへの電子の注入及び電子の保持を最適化することが可能となる。コントロールゲート４１についても、例えばｎ型の導電型を有する多結晶シリコンから構成される。また、ゲート電極部７１両側面にはサイドウォール９１が形成され、更には、コントロールゲート４１とソース・ドレイン領域６１の表面に、低抵抗のシリサイド９９が形成される。なお、サイドウォール９１が形成される前の段階で、ゲート電極部７１の両壁面は酸化されている。
第２の領域：
第２の領域は、メモリセル駆動回路を構成するｎチャネル型ＭＯＳトランジスタ部分の断面である。図３に示すように、第２の領域には、シリコン基板１に高耐圧のｎチャネル型ＭＯＳトランジスタ８２が形成されている。ｎチャネル型ＭＯＳトランジスタ８２は、ゲート電極部７２と、ソース・ドレイン領域６２（ソース領域６２ａ及びドレイン領域６２ｂ）及びエクステンション領域５２（ソース領域側のエクステンション５２ａ及びドレイン領域側のエクステンション領域５２ｂ）等から構成される。ソース・ドレイン領域６２に対応する位置にコンタクトビア１０２ａ，１０２ｂが形成される。
なお、エクステンション領域５２はソース・ドレイン領域６２よりも深く形成される。このように、深いエクステンション領域５２を形成することにより、不純物濃度の変化を緩やかにして、電界を緩和させる。その結果、ｎチャネル型ＭＯＳトランジスタ８２が、高い耐圧特性を有する。ここでの耐圧特性とは、例えばソース・ドレイン間の耐圧等、電界が緩和されることによってその耐圧が上昇するトランジスタの各種の耐圧特性のことである。また、エクステンション領域５２は、後述する低耐圧トランジスタのゲート電極を構成するゲート電極４５，５５の厚さよりも厚く形成される。
コンタクトビア１０２ａの一方の端はソース領域６２ａに接続され、他方の端は、例えばゲート電極部７２と平行に延びる配線１１２ａに接続される。また、コンタクトビア１０２ｂの一方の端はドレイン領域６２ｂに接続され、他方の端は、例えばゲート電極部７２と平行に延びる配線１１２ｂに接続される。
ゲート電極部７２は、図３に示すように、ゲート絶縁膜１２上に、電極２２、ＯＮＯ膜３２、電極４２が、順次積層されている。ここで、ゲート絶縁膜１２の厚さは、例えば１５ｎｍ程度である。なお、電極２２は、例えばフローティングゲート２１と同時に形成された層であり、電極４２は、例えばコントロールゲート４１と同時に形成された層である。これら電極２２及び電極４２は、例えばｎ型の不純物がドープされた多結晶シリコン（polysilicon）から構成される。また、これらの両側面には、サイドウォール９２が形成され、更には、コントロールゲート４２とソース・ドレイン領域６２の表面に、低抵抗のシリサイド９９が形成されている。なお、サイドウォール９２が形成される前の段階で、ゲート電極部７２の両壁面は酸化されている。
第３の領域：
第３の領域は、メモリセル駆動回路を構成するｐチャネル型ＭＯＳトランジスタ部分の断面である。図３に示すように、第３の領域には、シリコン基板１に高耐圧のｐチャネル型ＭＯＳトランジスタ８３が形成されている。ｐチャネル型ＭＯＳトランジスタ８３は、ゲート電極部７３と、ソース・ドレイン領域６３（ソース領域６３ａ及びドレイン領域６３ｂ）及びエクステンション領域５３（ソース領域側のエクステンション５３ａ及びソース領域側のドレイン領域５３ｂ）等から構成される。ソース・ドレイン領域６３に対応する位置にコンタクトビア１０３ａ，１０３ｂが形成される。
なお、エクステンション領域５３はソース・ドレイン領域６３よりも深く形成される。このように、深いエクステンション領域５３を形成することにより、不純物濃度の変化を緩やかにして、電界を緩和させる。その結果、ｐチャネル型ＭＯＳトランジスタ８３が、高い耐圧特性を有する。ここでの耐圧特性とは、例えばソース・ドレイン間の耐圧等、電界が緩和されることによってその耐圧が上昇するトランジスタの各種の耐圧特性のことである。また、エクステンション領域５３は、後述する低耐圧トランジスタのゲート電極を構成する導電膜４５，５５の厚さよりも厚く形成される。
コンタクトビア１０３ａの一方の端はソース領域６３ａに接続され、他方の端は、例えばゲート電極部７３と平行に延びる配線１１３ａに接続される。また、コンタクトビア１０３ｂの一方の端はドレイン領域６３ｂに接続され、他方の端は、例えばゲート電極部７３と平行に延びる配線１１３ｂに接続される。
ゲート電極部７３は、図３に示すように、ゲート絶縁膜１３上に、電極２３、ＯＮＯ膜３３、電極４３が、順次積層されている。ここで、ゲート絶縁膜１３の厚さは、例えば１５ｎｍ程度である。なお、電極２３は、例えばフローティングゲート２３と同時に形成された層であり、電極４３は、例えばコントロールゲート４３と同時に形成された層である。これら電極２３及び電極４３は、例えばｐ型の不純物がドープされた多結晶シリコンから構成される。電極２３には、ｐ型の不純物だけでなく、ｎ型の不純物も含まれている。このｐ型の不純物の濃度がｎ型の不純物濃度よりも濃いため、電極２３はｐ型の導電型を示す。また、これらの両側面には、サイドウォール９３が形成され、更には、コントロールゲート４３とソース・ドレイン領域６３の表面に、低抵抗のシリサイド９９が形成されている。なお、サイドウォール９３が形成される前の段階で、ゲート電極部７３の両壁面は酸化されている。
また、第３の領域では、ゲート電極部７３の長手方向と垂直の断面図（断面Ａ）だけでなく、ゲート電極部７３の長手方向と平行の断面図も併せて示している。この断面Ａに垂直な断面を、断面Ｂとして示した。なお、断面Ｂは、断面Ａに示したゲート電極部の端部を示した図である。
断面Ｂに示すように、ゲート電極部７３の端部において、電極２３と、電極４３とは、コンタクトビア１０３ｃ及び１０３ｄを介して、電気的に接続される。これは、製造工程の途中で、ゲート電極部７３の端部において、電極４３上に窒化酸化シリコン膜９７が成膜され、電極２３と電極４３とが電気的に接続されていない状態になっているからである。具体的には、コンタクトビア１０３ｃの一端が電極４３に接続され、その他端が層間絶縁膜６に形成された配線１１３ｃに接続される。また、コンタクトビア１０３ｄの一端が電極２３に接続され、その他端が、コンタクトビア１０３ｃの他端と同様に配線１１３ｃに接続される。なお、上述した第２の領域についても、この断面Ｂと同様の構造とし、電極２２と電極４２とを電気的に接続させることが望ましい。
第４の領域：
第４の領域は、論理回路を構成するｎチャネル型ＭＯＳトランジスタ部分の断面である。図３に示すように、第４の領域では、シリコン基板１に低耐圧のｎチャネル型ＭＯＳトランジスタ８４が形成されている。ｐチャネル型ＭＯＳトランジスタ８４は、ゲート電極部７４と、ソース・ドレイン領域６４（ソース領域６４ａ及びドレイン領域６４ｂ）及びエクステンション・ポケット領域５４（ソース領域側のエクステンション・ポケット５４ａ及びソース領域側のドレイン・ポケット領域５４ｂ）等から構成される。ソース・ドレイン領域６４に対応する位置にコンタクトビア１０４ａ，１０４ｂが形成される。なお、ｎチャネル型ＭＯＳトランジスタ８４のエクステンション領域５４はソース・ドレイン領域６４よりも浅く形成される。
コンタクトビア１０４ａの一方の端はソース領域６４ａに接続され、他方の端は、例えばゲート電極部７４と平行に延びる配線１１４ａに接続される。また、コンタクトビア１０４ｂの一方の端はドレイン領域６４ｂに接続され、他方の端は、例えばゲート電極部７４と平行に延びる配線１１４ｂに接続される。
ゲート電極部７４は、図３に示すように、ゲート絶縁膜１４上にゲート電極４４が積層された構成を有している。ここで、ゲート絶縁膜１４の厚さは、例えば３ｎｍ程度である。なお、ゲート電極４４は、例えばコントロールゲート４１と同時に形成された層であり、例えばｎ型にドープされた多結晶シリコンから構成される。また、これらの両側面には、サイドウォール９４が形成され、更には、ゲート電極４４とソース・ドレイン領域６４の表面に、低抵抗のシリサイド９９が形成されている。
第５の領域：
第５の領域は、論理回路を構成するｐチャネル型ＭＯＳトランジスタ部分の断面である。図３に示すように、第５の領域には、シリコン基板１に低耐圧のｐチャネル型ＭＯＳトランジスタ８５が形成されている。ｐチャネル型ＭＯＳトランジスタ８５は、ゲート電極部７５と、ソース・ドレイン領域６５（ソース領域６５ａ及びドレイン領域６５ｂ）及びエクステンション・ポケット領域５５（ソース領域側のエクステンション・ポケット５５ａ及びソース領域側のエクステンション・ポケット領域５５ｂ）等から構成される。ソース・ドレイン領域６５に対応する位置にコンタクトビア１０５ａ，１０５ｂが形成される。なお、ｎチャネル型ＭＯＳトランジスタ８５のエクステンション領域５５はソース・ドレイン領域６５よりも浅く形成される。
コンタクトビア１０５ａの一方の端はソース領域６５ａに接続され、他方の端は、例えばゲート電極部７５と平行に延びる配線１１５ａに接続される。また、コンタクトビア１０５ｂの一方の端はドレイン領域６５ｂに接続され、他方の端は、例えばゲート電極部７５と平行に延びる配線１１５ｂに接続される。
ゲート電極部７５は、図３に示すように、ゲート絶縁膜１５上に導電膜４５が積層された構成を有している。なお、導電膜４５は、例えばコントロールゲート４１と同時に形成された層であり、例えばｐ型にドープされた多結晶シリコンから構成される。また、これらの両側面には、サイドウォール９５が形成され、更には、ゲート電極４５の表面に、低抵抗のシリサイド９９が形成されている。
このように、本実施例では、高耐圧のＭＯＳトランジスタと共に、低耐圧のＭＯＳトランジスタを、メモリセルと同一の基板上に形成する。すなわち、高耐圧特性を有するｎチャネル型ＭＯＳトランジスタ８２及びｐチャネル型ＭＯＳトランジスタ８３と、低耐圧特性を有するｎチャネル型ＭＯＳトランジスタ８４及びｐチャネル型ＭＯＳトランジスタ８５とを、メモリセルと同一の基板上に形成する。なお、（詳しくは後述するが、）簡易な工程で製造を行うために、低耐圧のトランジスタのゲート電極は、高耐圧のトランジスタのコントロールゲートを形成する導電層により構成される。
この具体例としては、メモリセルの周囲に、低耐圧のトランジスタが使用される高速論理回路が搭載されるケースが想定される。このようなケースにおいては、高耐圧のトランジスタは１２Ｖ程度の電圧で駆動されるが、低耐圧のトランジスタは、例えば１．８Ｖよりも低い電圧で駆動される。
高い耐圧を確保するためには、Band to Band現象やGated Junction leak等の要因によって、ドレイン領域から基板に流れ出す電流を抑制する必要がある。そして、このような電流を抑制するためには、深いエクステンション領域を形成し、Junction部分の電界を緩和することが有効である。深いエクステンション領域を形成するためには、高いエネルギーでイオン注入を行わなければならない。そのために、イオン注入を行う際のマスクとして使用されるゲート電極を厚く形成して、注入された不純物がチャネル領域に突き抜けないようにすることが必要である。
なお、不純物のイオンがゲート電極を突き抜けてチャネル部に到達すると、種々の問題を生じる。図４は、エクステンション領域を形成するためのイオン注入エネルギーと、トランジスタの耐圧及びスレッシュ・ホールド電圧Ｖｔｈとの相関を示したグラフである。このグラフは、ゲート電極長Ｌが１０μｍ、ソース・ドレイン領域の幅Ｗが１０μｍ、及び、ゲート電極の膜厚が１００ｎｍであるｐチャネル型ＭＯＳトランジスタを使用した場合について示したものである。なお、ゲート電極長Ｌは、ソース領域とドレイン領域との間の長さ、すなわちゲート電極の幅のことである。図４（ａ）に示すように、ボロン（Ｂ＋）を１８ＫｅＶで印加した際に、１２Ｖの耐圧を確保することができるが、このとき、図４（ｂ）に示すように、Ｖｔｈが０．６Ｖまで低下してしまう。このような現象は、Ｂ＋がゲート電極を突き抜けてチャネル領域に到達したために生じる。このイオンがゲート電極を突き抜けるという現象は、各トランジスタの特性にばらつきを生じさせることもあるため、望ましくない。更には、ゲート電極自体の信頼性が低下するという問題もある。
一方、高速論理回路側では、高速動作の観点から、近年では、ゲート電極の幅が４０〜９０ｎｍ程度にまでスケーリングされている。一般に、ゲート電極の高さが、その幅の２倍程度になると、パターン倒れの現象が生じてくる。そのため、このパターン倒れの問題が発生しないように、ゲートの幅に応じてゲートの高さを低くする必要がある。
上記に示した本実施例の構成では、このような２つの要求を同時に満足させることが可能である。すなわち、表面チャネル構造を有する高耐圧のｐチャネル型ＭＯＳトランジスタを、低耐圧のトランジスタとともにメモリセルと同一の基板上に形成可能とし、且つ、低耐圧のトランジスタのゲート電極の微細加工を可能とする。
−半導体装置の製造工程−
次に、図３に示した不揮発性半導体記憶装置を実際に製造する工程を以下に説明する。図５〜図２６は、実施例１による不揮発性半導体記憶装置を製造する工程を、主な工程毎に示した図である。
−工程１−
本工程では、図５に示すように、基板１上にＳＴＩ（Shallow Trench Isolation）３を形成し、基板１を複数の素子形成領域に分離する。なお、基板１としては、例えば、ホウ素（Ｂ）等のｐ型の不純物元素が微量にドープされたＰ型のシリコンウェハを使用する。次に、ＳＴＩ３が形成されたシリコン基板１に、ウェル領域（不図示）を形成する。具体的には、ｎチャネル型のＭＯＳトランジスタを形成する領域である第１の領域、第２の領域及び第４の領域には、ｐ型のウェル領域を形成し、ｐチャネル型のＭＯＳトランジスタを形成する第３の領域及び第５の領域には、ｎ型のウェル領域を形成する。また、ＭＯＳトランジスタのスレッシュ・ホールド電圧Ｖｔｈを調整するため、例えば第１の領域〜第３の領域において、基板１の表面部分にそれぞれ最適のイオン注入を行う。
次に、基板１上に、基板１の表面の全面に亘って、ゲート絶縁膜を形成するためのシリコン酸化膜（ＳｉＯ２膜）１０ａを形成する。シリコン酸化膜１０ａは、例えばウェット酸化を用いて、約１５ｎｍの厚さに形成される。
−工程２−
本工程では、図６に示すように、シリコン酸化膜１０ａの一部を除去する。具体的には、先ず、高耐圧のトランジスタを形成する領域（第２の領域及び第３の領域）を覆うレジスト１２１を形成する。その後、例えばフッ化水素（ＨＦ）の水溶液を用いたエッチングにより、レジスト１２１が形成されていない領域（第１の領域、第４の領域、第５の領域）ついて、シリコン酸化膜１０ａを除去する。その結果、第１の領域、第４の領域及び第５の領域について、基板１の表面が露出する。
−工程３−
本工程では、図７に示すように、第１の領域、第４の領域及び第５の領域に、ゲート絶縁膜としての窒化酸化シリコン（ＳｉＯＮ）膜１０ｂを形成する。具体的には、熱窒化酸化により、窒化酸化シリコン膜１０ｂを、例えば１０ｎｍ程度の厚さに形成する。
−工程４−
本工程では、図８に示すように、基板１上に、ｎ型の導電層（第１の導電層）２０ａを形成する。具体的には、例えばＬＰ−ＣＶＤ（Low Pressure-Chemical Vaper Deposition）法により、シリコン酸化膜１０ａ及び窒化酸化シリコン膜１０ｂが形成された基板１上に、燐（Ｐ）がドープされた非結晶シリコンを堆積させ、導電層２０ａを形成する。なお、導電層２０ａの膜厚は、例えば９０ｎｍとする。なお、Ｐがドープされていない非結晶シリコンを堆積させるようにしても良いが、その場合には、導電層２０ａの第１の領域について、ｎ型のドーピングを行なう必要がある。このとき、ｎ型の導電層２０ａのドープ量が、例えば１×１０２０／ｃｍ３程度になるようにドーピングを行うことが望ましい。
−工程５−
本工程では、図９に示すように、第１の導電層２０ａの第２の領域に、燐（Ｐ）或いは砒素（Ａｓ）をドープする。具体的には、第２の領域のみ開口させたレジスト１２２を形成し、その後、導電層２０ａにＰ或いはＡｓをドープする。このときのドープは、例えばイオン注入により行う。その結果、第２の領域については、高濃度の不純物を有するｎ型の導電層２０ｂが形成される。なお、導電層２０ａ形成された際に、導電層２０ａが既に高いｎ型の不純物濃度を有している場合には、この処理は省略しても良い。
−工程６−
本工程では、図１０に示すように、第１の導電層２０ａの第３の領域に、ボロン（Ｂ）或いはフッ化ボロン（ＢＦ２）をドープする。具体的には、第３の領域のみ開口させたレジスト１２３を形成し、その後、導電層２０ａにボロン（Ｂ）或いはフッ化ボロン（ＢＦ２）をドープ（例えばイオン注入）する。このとき、Ｂ＋のイオン注入を、例えば５ＫｅＶの加速エネルギー、且つ、１×１０１５／ｃｍ２のドーズ量でイオン注入を行う。そして、第１の導電層２０ａに予め含まれていたｎ型の不純物濃度と比べて、多量のｐ型の不純物を第１の導電層２０ａにドープし、第３の領域において、高濃度のｐ型の不純物を有する第１の導電層２０ｃを形成する。すなわち、このようなドープが行われた結果、この導電層２０ｃには、ｎ型の不純物とともに、ｎ型の不純物よりも濃いｐ型の不純物が含まれることになる。なお、このようなドープは、カウンタドープと呼ばれることもある。
−工程７−
本工程では、図１１に示すように、第１の導電層２０ａの第４の領域及び第５の領域を除去する。具体的には、先ず、メモリセル及び高耐圧のトランジスタが形成される領域（第１の領域〜第３の領域）を覆うレジスト１２４を形成する。その後、例えば臭化水素（ＨＢｒ）のガスを用いたドライエッチングにより、第４の領域及び第５の領域の導電層２０ａを除去する。なお、この導電層２０ａの除去を、工程５及び工程６におけるドーピングの前に行なっても良い。
−工程８−
本工程では、図１２に示すように、基板１の全面に亘ってＯＮＯ膜３０ａを形成する。具体的には、例えばＣＶＤ法等を用いて、基板１上に、厚さが５〜１０ｎｍのＳｉＯ２膜と、厚さが５〜１０ｎｍのＳｉＮ膜とを形成する。その後、例えば熱酸化によって、ＳｉＮ膜の表面に厚さが３〜１０ｎｍのＳｉＯ２膜を形成する。このＯＮＯ膜は、フローティングゲート中の電荷がコントロールゲート側にリークすることを防ぐ機能を有している。このとき、ＯＮＯ膜を形成する際の熱により、第１の導電層２０ａ，２０ｂ，２０ｃは結晶化して多結晶シリコンとなる。
なお、特に図示していないが、ここで、トランジスタのスレッシュ・ホールド電圧Ｖｔｈを調整するため、第４の領域及び第５の領域について、それぞれ、ＯＮＯ膜３０ａ及び窒化酸化シリコン膜１０ｂを貫通するイオン注入を行なう。
−工程９−
本工程では、図１３及び図１４に示すように、ＯＮＯ膜３０ａと窒化酸化シリコン膜１０ｂの一部を除去した後、基板１上の第４の領域及び第５の領域において、ゲート絶縁膜としてのＳｉＯＮ膜１０ｃを形成する。具体的には、第１の領域、第２の領域及び第３の領域を覆うレジスト１２５形成する。ここで、第３の領域については、図１３に示すように、ゲートの電極２３と電極４３をコンタクトするためのコンタクト領域Ｓ１を除いて、レジスト１２５を形成する。次に、例えば臭化水素（ＨＢｒ）のガスを用いたドライエッチングとフッ化水素（ＨＦ）の水溶液を用いたウェットエッチングとを併用することにより、上記コンタクト領域Ｓ１、第４の領域及び第５の領域について、ＯＮＯ膜３０ａ及びＳｉＯＮ膜１０ｃを除去する。
次に、図１４に示すように、レジスト１２５形を除去した後、熱窒化酸化により、窒化酸化シリコン膜１０ｃを、例えば２ｎｍ程度の厚さに形成する。なお、この窒化酸化シリコン膜１０ｃは、第４の領域及び第５の領域に加えて、第３の領域のコンタクト領域Ｓ１にも形成される。
−工程１０−
本工程では、図１５に示すように、基板１の全面に亘って、導電層（第２の導電層）４０ａを形成する。具体的には、例えばＬＰ−ＣＶＤ法により、基板１上に形成されたＯＮＯ層３０ａを覆うように、多結晶シリコンからなる材料を、１００ｎｍ程度の厚さに堆積させる。なお、この導電層４０ａは、ノンドープ状態である。
−工程１１−
本工程では、図１６に示すように、メモリセル及び高耐圧のトランジスタについて、そのゲートになる部分をパターニングする。具体的には、先ず、第１の領域〜第３の領域について、レジスト１２６を、当該領域に形成されるトランジスタのゲート部分を残すように形成する。なお、ここで、レジスト１２６は、第４の領域及び第５の領域については、全面に亘って形成されている。次に、導電層４０ａと、ＯＮＯ膜３０ａと、導電層２０ａ，２０ｂ，２０ｃとを、順にエッチングする。その結果、第１の領域〜第３の領域に形成されるトランジスタのゲート電極となる部分が形成される。なお、このゲート電極となる部分は、厚さが２００ｎｍ程度のスタック構造を有する。
−工程１２−
本工程では、図１７に示すように、メモリセルを構成するｎチャネル型ＭＯＳトランジスタ８１について、エクステンション領域５１を形成する。具体的には、先ず、図に示すように、第１の領域を除く範囲にレジスト１２７を形成する。次に、燐（Ｐ＋）或いは砒素（Ａｓ＋）を、例えば３０〜８０ＫｅＶの加速電圧、及び、１×１０１４〜５×１０１４／ｃｍ２のドーズ量でイオン注入する。このように、スタック構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、ｎチャネル型ＭＯＳトランジスタ８１のエクステンション領域５１が、当該ゲート電極に対して自己整合的に形成される。なお、このスタック構造を有するゲート電極の厚さは２００ｎｍ程度あるため、当該ゲート電極部分で、Ｐ＋或いはＡｓ＋が貫通して基板１の表面に到達することは無い。
−工程１３−
本工程では、図１８に示すように、高耐圧のｎチャネル型ＭＯＳトランジスタ８２について、エクステンション領域５２を形成する。具体的には、先ず、図に示すように、第２の領域を除く範囲にレジストを形成する。次に、燐（Ｐ＋）或いは砒素（Ａｓ＋）を、例えば４０〜８０ＫｅＶの加速電圧、及び、１×１０１３〜１×１０１４／ｃｍ２のドーズ量でイオン注入する。このように、スタック構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、ｎチャネル型ＭＯＳトランジスタ８２のエクステンション領域５２が、当該ゲート電極に対して自己整合的に形成される。なお、このスタック構造を有するゲート電極の厚さは２００ｎｍ程度あるため、当該ゲート電極部分で、Ｐ＋或いはＡｓ＋が貫通して基板１の表面に到達することは無い。
−工程１４−
本工程では、図１９に示すように、高耐圧のｐチャネル型ＭＯＳトランジスタ８３について、エクステンション領域５３を形成する。具体的には、先ず、図に示すように、第３の領域を除く範囲にレジストを形成する。次に、ボロン（Ｂ＋）或いはフッ化ボロン（ＢＦ２＋）を、例えば１８〜２５ＫｅＶの加速電圧、及び、１×１０１３〜１×１０１４／ｃｍ２のドーズ量でイオン注入する。このように、スタック構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、ｐチャネル型ＭＯＳトランジスタ８３のエクステンション領域５３が、当該ゲート電極に対して自己整合的に形成される。なお、このスタック構造を有するゲートの厚さは２００ｎｍ程度あるため、当該ゲート部分で、Ｂ＋或いはＢＦ２＋が貫通して基板１の表面に到達することは無い。
−工程１５−
本工程では、図２０に示すように、高温でドライ酸化を行った後に、低耐圧のトランジスタのゲートを形成する。具体的には、レジスト１２９を除去した後に、第３に領域について、例えば約９５０℃の温度のドライ酸化を行ない、ゲート電極の側壁を酸化させる。このとき酸化させる量は、例えば１０ｎｍ程度とする。この酸化処理をエクステンションの形成後に行うことにより、エクステンションのプロファイルがなだらかになる。すなわち、不純物濃度の変化を緩やかにして、電界を緩和させる。その結果、ｐチャネル型ＭＯＳトランジスタ８３が、より高い耐圧特性を得ることが可能となる。
次に、図２０に示すように、第３の領域において、コンタクト領域Ｓ１のうちの一部である領域Ｓ２について、導電層４０ａを除去する。それとともに、本工程では、低耐圧のトランジスタについて、そのゲート電極になる部分をパターニングする。具体的には、先ず、第４の領域及び第５の領域について、レジスト１３０を、当該領域に形成されるトランジスタのゲート電極となる部分を残すように形成する。なお、ここで、レジスト１３０は、第１の領域〜第３の領域については、全面に亘って形成されている。次に、導電層４０ａをエッチングする。その結果、第４の領域に形成される低耐圧のｎチャネル型ＭＯＳトランジスタ８４、及び、第５の領域に形成される低耐圧のｐチャネル型ＭＯＳトランジスタ８５のゲート４４，４５形成される。なお、このゲート電極４４，４５は１００ｎｍ程度の厚さを有する。
−工程１６−
本工程では、図２１に示すように、低耐圧のｎチャネル型ＭＯＳトランジスタ８４について、エクステンション・ポケット領域５４を形成する。なお、エクステンション・ポケット領域５４には、図２１中の拡大図Ａに示すように、エクステンション領域ｅｘ１及びポケット領域ｐ１が含まれる。具体的には、先ず、図２１に示すように、第４の領域を除く範囲にレジスト１３０を形成する。次に、エクステンション領域を形成するために、砒素（Ａｓ＋）を、例えば２〜４ＫｅＶの加速電圧、及び、５×１０１４〜３×１０１５／ｃｍ２のドーズ量でイオン注入する。次に、ポケット領域を形成するために、インジウム（Ｉｎ＋）を、例えば３０〜５０ＫｅＶの加速電圧、及び、１×１０１４〜１×１０１５／ｃｍ２のドーズ量でイオン注入する。このように、本工程では、単層構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、ｎチャネル型ＭＯＳトランジスタ８４のエクステンション・ポケット領域５４が、当該ゲート電極に対して自己整合的に形成される。なお、このゲート電極となる部分は１００ｎｍ程度の厚さを有する。このようにゲート電極の厚さが薄いため、不純物の突き抜けを防止するために、エクステンション領域ｅｘ１が高耐圧のＭＯＳトランジスタ用のエクステンション領域５２，５３よりも浅く形成される。また、このようにゲート電極の厚さが薄いため、パターン倒れの発生が抑制される。その結果、ゲート電極長Ｌが短いｎチャネル型ＭＯＳトランジスタ８４を形成することが可能となる。
−工程１７−
本工程では、図２２に示すように、低耐圧のｐチャネル型ＭＯＳトランジスタ８５について、エクステンション領域・ポケット５５を形成する。なお、エクステンション・ポケット領域５５には、図２２中の拡大図Ｂに示すように、エクステンション領域ｅｘ２及びポケット領域ｐ２が含まれる。具体的には、先ず、図２２に示すように、第５の領域を除く範囲にレジスト１３１を形成する。次に、エクステンション領域を形成するために、ボロン（Ｂ＋）を、例えば０．１〜０．５ＫｅＶの加速電圧、及び、５×１０１４〜３×１０１５／ｃｍ２のドーズ量でイオン注入する。次に、ポケット領域を形成するために、砒素（Ａｓ＋）を、例えば３０〜６０ＫｅＶの加速電圧、及び、１×１０１４〜１×１０１５／ｃｍ２のドーズ量でイオン注入する。このように、本工程では、単層構造を有するゲート電極をマスクとしてイオン注入を行う。その結果、ｐチャネル型ＭＯＳトランジスタ８５のエクステンション・ポケット領域５５が、当該ゲート電極に対して自己整合的に形成される。なお、このゲート電極となる部分は１００ｎｍ程度の厚さを有する。このようにゲート電極の厚さが薄いため、エクステンション領域ｅｘ２が高耐圧のＭＯＳトランジスタ用のエクステンション領域５２，５３よりも浅く形成される。また、このようにゲート電極の厚さが薄いため、パターン倒れの発生が抑制される。その結果、ゲート電極長Ｌが短いｐチャネル型ＭＯＳトランジスタ８５を形成することが可能となる。
−工程１８−
本工程では、図２３に示すように、トランジスタのゲート部分にサイドウォールを形成する。具体的には、先ず、例えばＬＰ−ＣＶＤ法を用いて、１００ｎｍ程度の窒化シリコン（ＳｉＮ）膜（不図示）を形成する。次に、当該ＳｉＮ膜に対して異方性エッチングを施すことにより、前工程までに形成されたトランジスタのゲート部分の側壁に、サイドウォールを形成する。
−工程１９−
本工程では、図２４に示すように、ｎチャネル型ＭＯＳトランジスタのソース・ドレイン領域６１，６２，６４を形成する。具体的には、第３の領域と第５の領域に、レジスト１３２を形成する。次に、第１の領域、第２の領域及び第４の領域に、燐（Ｐ＋）或いは砒素（Ａｓ＋）を、例えば５ＫｅＶの加速電圧、及び、５×１０１５／ｃｍ２のドーズ量でイオン注入する。このとき、ｎチャネル型トランジスタの各ゲートの上層部分、すなわち、導電層４０ａにより構成される部分である電極４１、電極４２及びゲート電極４４についても、同時に燐（Ｐ＋）或いは砒素（Ａｓ＋）が注入される。
−工程２０−
本工程では、図２５に示すように、ｐチャネル型ＭＯＳトランジスタのソース・ドレイン領域６３，６５を形成する。具体的には、第１の領域、第２の領域及び第４の領域に、レジスト１３３を形成する。次に、第３の領域と第５の領域に、ボロン（Ｂ＋）或いはフッ化ボロン（ＢＦ２＋）を、例えば５ＫｅＶの加速電圧、及び、５×１０１５／ｃｍ２のドーズ量でイオン注入する。このとき、ｐチャネル型トランジスタの各ゲートの上層部分、すなわち、導電層４０ａにより構成される部分である電極４３及びゲート電極４５についても、同時にボロン（Ｂ＋）或いはフッ化ボロン（ＢＦ２＋）が注入される。
−工程２１−
本工程では、図２６に示すように、各ソース・ドレイン領域等のシリサイド化を行う。具体的には、先ず、スパッタリング等を用いて、基板１上に、例えばコバルト（Ｃｏ）の膜（不図示）を、約３０ｎｍの厚さに形成する。次に、当該Ｃｏ膜に対して、５００℃程度で３０秒間のアニール処理を施す。次に、ＨＮ２ＯＨとＨ２Ｏ２とＨ２０の混合液に晒す処理を１０分程度行い、シリサイド化されていないＣｏの部分を除去する。その結果、図２６に示すように、多結晶シリコンから構成される各ゲートの上層部分である電極４１〜４３及びゲート電極４４，４５と、各ソース・ドレイン領域６１〜６５とが、シリサイド化される。
−工程２２−
本工程では、図２７に示すように、トランジスタ８１〜８５が形成された基板１に、層間絶縁膜や配線等を形成する。具体的には、先ず、層間絶縁膜５と、コンタクトビア１０１ｂ，１０２ａ，１０２ｂ，１０３ａ，１０３ｂ，１０３ｃ，１０３ｄ，１０４ａ，１０４ｂ，１０５ａ，１０５ｂを形成する。次に、層間絶縁膜６と、コンタクトビア１１１ｂ，１１２ａ，１１２ｂ，１１３ａ，１１３ｂ，１１３ｃ，１１４ａ，１１４ｂ，１１５ａ，１１５ｂを形成する。次に、層間絶縁膜７、配線１０１ａ及びビット線１１１ａを形成する。ここで、ゲート電極部７３の端部において、電極２３を、例えば上層の配線１１３ｃと接続させることにより、電極２３を他の回路との電気的な接続を、小さい面積内で行うことができる。更には、電極２３と電極４３とを、コンタクトビア１０３ｃ及び１０３ｄを介して、電気的に接続するようにする。このような電極２３と電極４３との間の電気的な接続を行うことにより、例えばゲート電極部７３と他のゲート電極部との間を、ローカルな配線でダイレクトに接続することが可能となる。
このような構成を行うことにより、本実施例によれば、メモリセルと同一の基板上に形成される高耐圧のｐチャネル型ＭＯＳトランジスタが、表面チャネル構造を得ることが可能となる。更には、メモリセルと同一の基板上に、高耐圧のｐチャネル型ＭＯＳトランジスタと、低耐圧のＭＯＳトランジスタが形成される場合に、低耐圧のＭＯＳトランジスタのゲートのパターン倒れを回避しつつ、これらのトランジスタが形成された不揮発性半導体記憶装置を、簡易な工程で製造することが可能となる。すなわち、低耐圧のＭＯＳトランジスタの微細加工を可能としつつ、これらのトランジスタが形成された不揮発性半導体記憶装置を、簡易な工程で製造することが可能となる。
以上、本発明の特徴を詳述した。本発明の好ましい諸形態を付記すると、以下の通りである。
（付記１）
積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に前記第１のトランジスタのゲート絶縁膜を形成する工程と、
前記半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記ゲート絶縁膜上に、ｎ型の不純物を有する第１の導電層を形成する工程と、
前記第１の導電層のうち、前記第１のトランジスタが形成される領域にｐ型の不純物をイオン注入し、前記第１の導電層の前記領域をｐ型の導電型にする工程と、
前記第１の導電層上に絶縁層を形成する工程と、
前記絶縁層上に第２の導電層を形成する工程と、
前記第２の導電層と前記絶縁層と前記第１の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第１のトランジスタの第１のゲート電極を形成する工程と、
前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第１のエクステンション領域を形成する工程と、
前記第１のゲート電極をマスクとして前記半導体基板にイオン注入し、第２のエクステンション領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
（付記２）
前記ｎ型の不純物は燐であり、
前記ｐ型の不純物はボロンである
ことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）
前記第１の導電層及び前記第２の導電層が、多結晶シリコンからなる
ことを特徴とする付記１又は２に記載の半導体装置の製造方法。
（付記４）
前記絶縁層が、第１の酸化膜と、前記第１の酸化膜上の窒化膜と、前記窒化膜上の第２の酸化膜とを含む積層絶縁膜からなる
ことを特徴とする付記１乃至３のいずれかに記載の半導体装置の製造方法。
（付記５）
前記絶縁層を形成する工程の後、前記第２の導電層を形成する工程の前に、前記ゲート電極が形成される部分の前記絶縁膜の一部を除去し、前記第１の導電層を露出させる工程とを有する
ことを特徴とする付記１乃至４のいずれかに記載の半導体装置の製造方法。
（付記６）
前記第２のエクステンション領域を形成する工程の後に、前記第１のゲート電極の側壁の酸化を行う工程を有する
ことを特徴とする付記１乃至５のいずれかに記載の半導体装置の製造方法。
（付記７）
積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタと、前記第１のトランジスタよりも耐圧が低い第２のトランジスタとを有する半導体装置の製造方法であって、
半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、
前記半導体基板上に前記第１のトランジスタの第１のゲート絶縁膜を形成する工程と、
前記トンネル絶縁膜及び前記第１のゲート絶縁膜上に、ｎ型の不純物を有する第１の導電層を形成する工程と、
前記第１の導電層のうち、前記第１のトランジスタが形成される領域にｐ型の不純物をイオン注入し、前記第１の導電層の前記領域をｐ型の導電型にする工程と、
前記第１の導電層のうち、前記第２のトランジスタが形成される領域を除去する工程と、
前記第１の導電層上に絶縁層を形成する工程と、
前記半導体基板上に前記第２のトランジスタの第２のゲート絶縁膜を形成する工程と、
前記絶縁層及び前記第２のゲート絶縁膜上に第２の導電層を形成する工程と、
前記第２の導電層と前記絶縁層と前記第１の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第１のトランジスタの第１のゲート電極を形成する工程と、
前記第２の導電層パターニングし、前記第２のトランジスタの第２のゲート電極を形成する工程と、
前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第１のエクステンション領域を形成する工程と、
前記第１のゲート電極をマスクとして前記半導体基板にイオン注入し、第２のエクステンション領域を形成する工程と
前記第２のゲート電極をマスクとして前記半導体基板にイオン注入し、第３のエクステンション領域を形成する工程と
を備えることを特徴とする半導体装置の製造方法。
（付記８）
前記第２のエクステンション領域の厚さは、前記第２の導電層の厚さよりも厚い
ことを特徴とする付記７に記載の半導体装置の製造方法。
（付記９）
前記２のエクステンション領域が、前記第３のエクステンション領域よりも深い
ことを特徴とする付記７又は８に記載の半導体装置の製造方法。
（付記１０）
積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタとを有する半導体装置であって、
前記積層ゲート型不揮発性メモリセルが、
ｎ型の導電型を有するフローティングゲートと、第１の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第１のソース・ドレイン領域とを有し、
前記第１のトランジスタが、
ｐ型の導電型を有する第１の電極と、第２の絶縁膜と、第２の電極とが、前記半導体基板上に順に積層された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板に形成された第２のソース・ドレイン領域とを有する
ことを特徴とする半導体装置。
（付記１１）
前記第１の電極がｎ型の不純物とｐ型の不純物とを含み、且つ、前記ｐ型の不純物濃度が前記ｎ型の不純物濃度よりも高い
ことを特徴とする付記１０に記載の半導体装置。
（付記１２）
前記第１の電極及び第２の電極が、多結晶シリコンからなる
ことを特徴とする付記１０又は１１に記載の半導体装置。
（付記１３）
前記第１の絶縁膜及び前記第２の絶縁膜が、第１の酸化膜と、前記第１の酸化膜上の窒化膜と、前記窒化膜上の第２の酸化膜とを含む積層絶縁膜からなる
ことを特徴とする付記１０乃至１２のいずれかに記載の半導体装置。
（付記１４）
前記第１のゲート電極において、前記第１の導電層から構成される部分を、前記半導体基板の配線と電気的に接続させる
ことを特徴とする付記１０乃至１３のいずれかに記載の半導体装置。
（付記１５）
前記第１のゲート電極において、前記第１の導電層と、前記第２の導電層とが、電気的に接続される
ことを特徴とする付記１０乃至１４のいずれかに記載の半導体装置。
（付記１６）
前記第１のトランジスタは、前記第２の電極の厚さよりも厚いエクステンション領域を有する
ことを特徴とする付記１０乃至１５に記載の半導体装置。
（付記１７）
積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタと、前記第１のトランジスタよりも耐圧が低い第２のトランジスタとを有する半導体装置であって、
前記積層ゲート型不揮発性メモリセルが、
ｎ型の導電型を有するフローティングゲートと、第１の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第１のソース・ドレイン領域とを有し、
前記第１のトランジスタが、
ｐ型の導電型を有する第１の電極と、第２の絶縁膜と、第２の電極とが、前記半導体基板上に順に積層された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板に形成された第２のソース・ドレイン領域とを有し、
前記第２のトランジスタが、
単層からなるゲート電極と、前記第１のゲート電極の両側の前記半導体基板に形成された第２のソース・ドレイン領域とを有する
ことを特徴とする半導体装置。
（付記１８）
前記第２のトランジスタのエクステンション領域の厚さは、前記第２のトランジスタのゲート電極の厚さよりも厚い
ことを特徴とする付記１７に記載の半導体装置。
図１は、ＮＯＲ型のフラッシュメモリにおける各構成要素の配置を示す平面図とその等価回路を示す図である。 図２は、ＮＡＮＤ型のフラッシュメモリにおける各構成要素の配置を示す平面図とその等価回路を示す図である。 図３は、実施例１による不揮発性半導体記憶装置の概略構造を示す断面図である。 図４は、エクステンション領域を形成するためのイオン注入エネルギーと、トランジスタの耐圧及びスレッシュ・ホールド電圧Ｖｔｈとの関係を示すグラフである。 図５は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１）である。 図６は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その２）である。 図７は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その３）である。 図８は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その４）である。 図９は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その５）である。 図１０は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その６）である。 図１１は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その７）である。 図１２は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その８）である。 図１３は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その９）である。 図１４は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１０）である。 図１５は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１１）である。 図１６は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１２）である。 図１７は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１３）である。 図１８は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１４）である。 図１９は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１５）である。 図２０は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１６）である。 図２１は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１７）である。 図２２は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１８）である。 図２３は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その１９）である。 図２４は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その２０）である。 図２５は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その２１）である。 図２６は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その２２）である。 図２７は、実施例１による不揮発性半導体記憶装置を製造する工程を示す図（その２３）である。
符号の説明
１…基板
３…ＳＴＩ
５〜７…層間絶縁膜
１０ａ…シリコン酸化膜
１０ｂ、１０ｃ、９７…窒化酸化シリコン膜
１１…トンネル絶縁膜
１２〜１５…ゲート絶縁膜
２０ａ、２０ｂ、２０ｃ…導電層（第１の導電層）
２０ｃ…第１の導電層（ｐ型の導電層）
２１〜２３、４１〜４３…電極
３０ａ…積層絶縁膜（ＯＮＯ膜）
３１〜３３…ＯＮＯ膜
４０ａ…導電層（第２の導電層）
４４、４５…ゲート電極
５１〜５５…ソース・ドレイン領域
５１ｂ、５２ａ、５３ａ、５４ａ、５５ａ…ソース領域
５１ａ、５２ｂ、５３ｂ、５４ｂ、５５ｂ…ドレイン領域
６１〜６５、６１ａ、６２ａ、６３ａ、６１ｂ、６２ｂ、６３ｂ…エクステンション領域
６４ａ、６４ｂ、６５ａ、６５ｂ…エクステンション・ポケット領域
７１〜７５…ゲート電極部
８１、８２、８４…ｎチャネル型ＭＯＳトランジスタ
８３、８５…ｐチャネル型ＭＯＳトランジスタ
９１〜９５…サイドウォール
９９…シリサイド
１０１ａ、１０１ｂ、１０２ａ、１０２ｂ、１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、１０４ａ、１０４ｂ、１０５ａ、１０５ｂ…コンタクトビア
１１１ａ…ビット線
１１１ｂ…ソース線
１１２ａ、１１２ｂ、１１３ａ、１１３ｂ、１１３ｃ、１１４ａ、１１４ｂ、１１５ａ、１１５ｂ…配線
１２１〜１３３…レジスト

Claims (10)

  1. 積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタとを有する半導体装置の製造方法であって、
    半導体基板上に前記第１のトランジスタのゲート絶縁膜を形成する工程と、
    前記半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、
    前記トンネル絶縁膜及び前記ゲート絶縁膜上に、ｎ型の不純物を有する第１の導電層を形成する工程と、
    前記第１の導電層のうち、前記第１のトランジスタが形成される領域にｐ型の不純物をイオン注入し、前記第１の導電層の前記領域をｐ型の導電型にする工程と、
    前記第１の導電層上に絶縁層を形成する工程と、
    前記絶縁層上に第２の導電層を形成する工程と、
    前記第２の導電層と前記絶縁層と前記第１の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第１のトランジスタの第１のゲート電極を形成する工程と、
    前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第１のエクステンション領域を形成する工程と、
    前記第１のゲート電極をマスクとして前記半導体基板にイオン注入し、第２のエクステンション領域を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記絶縁層を形成する工程の後、前記第２の導電層を形成する工程の前に、前記ゲート電極が形成される部分の前記絶縁膜の一部を除去し、前記第１の導電層を露出させる工程とを有する
    ことを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第２のエクステンション領域を形成する工程の後に、前記第１のゲート電極の側壁の酸化を行う工程を有する
    ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタと、前記第１のトランジスタよりも耐圧が低い第２のトランジスタとを有する半導体装置の製造方法であって、
    半導体基板上に前記積層ゲート型不揮発性メモリセルのトンネル絶縁膜を形成する工程と、
    前記半導体基板上に前記第１のトランジスタの第１のゲート絶縁膜を形成する工程と、
    前記トンネル絶縁膜及び前記第１のゲート絶縁膜上に、ｎ型の不純物を有する第１の導電層を形成する工程と、
    前記第１の導電層のうち、前記第１のトランジスタが形成される領域にｐ型の不純物をイオン注入し、前記第１の導電層の前記領域をｐ型の導電型にする工程と、
    前記第１の導電層のうち、前記第２のトランジスタが形成される領域を除去する工程と、
    前記第１の導電層上に絶縁層を形成する工程と、
    前記半導体基板上に前記第２のトランジスタの第２のゲート絶縁膜を形成する工程と、
    前記絶縁層及び前記第２のゲート絶縁膜上に第２の導電層を形成する工程と、
    前記第２の導電層と前記絶縁層と前記第１の導電層とをパターニングし、前記積層ゲート型不揮発性メモリセルの積層ゲート電極及び前記第１のトランジスタの第１のゲート電極を形成する工程と、
    前記第２の導電層パターニングし、前記第２のトランジスタの第２のゲート電極を形成する工程と、
    前記積層ゲート電極をマスクとして前記半導体基板にイオン注入し、第１のエクステンション領域を形成する工程と、
    前記第１のゲート電極をマスクとして前記半導体基板にイオン注入し、第２のエクステンション領域を形成する工程と
    前記第２のゲート電極をマスクとして前記半導体基板にイオン注入し、第３のエクステンション領域を形成する工程と
    を備えることを特徴とする半導体装置の製造方法。
  5. 前記第２のエクステンション領域の厚さは、前記第２の導電層の厚さよりも厚い
    ことを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記２のエクステンション領域が、前記第３のエクステンション領域よりも深い
    ことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタとを有する半導体装置であって、
    前記積層ゲート型不揮発性メモリセルが、
    ｎ型の導電型を有するフローティングゲートと、第１の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第１のソース・ドレイン領域とを有し、
    前記第１のトランジスタが、
    ｐ型の導電型を有する第１の電極と、第２の絶縁膜と、第２の電極とが、前記半導体基板上に順に積層された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板に形成された第２のソース・ドレイン領域とを有する
    ことを特徴とする半導体装置。
  8. 前記第１の電極がｎ型の不純物とｐ型の不純物とを含み、且つ、前記ｐ型の不純物濃度が前記ｎ型の不純物濃度よりも高い
    ことを特徴とする請求項７に記載の半導体装置。
  9. 前記第１のゲート電極において、前記第１の導電層から構成される部分を、前記半導体基板の配線と電気的に接続させる
    ことを特徴とする請求項７又は８に記載の半導体装置。
  10. 積層ゲート型不揮発性メモリセルと、ｐチャネル型の第１のトランジスタと、前記第１のトランジスタよりも耐圧が低い第２のトランジスタとを有する半導体装置であって、
    前記積層ゲート型不揮発性メモリセルが、
    ｎ型の導電型を有するフローティングゲートと、第１の絶縁膜と、コントロールゲートとが、半導体基板上に順に積層された積層ゲート電極と、前記積層ゲート電極の両側の前記半導体基板に形成された第１のソース・ドレイン領域とを有し、
    前記第１のトランジスタが、
    ｐ型の導電型を有する第１の電極と、第２の絶縁膜と、第２の電極とが、前記半導体基板上に順に積層された第１のゲート電極と、前記第１のゲート電極の両側の前記半導体基板に形成された第２のソース・ドレイン領域とを有し、
    前記第２のトランジスタが、
    単層からなるゲート電極と、前記第１のゲート電極の両側の前記半導体基板に形成された第２のソース・ドレイン領域とを有する
    ことを特徴とする半導体装置。
JP2007080160A 2007-03-26 2007-03-26 半導体装置およびその製造方法 Pending JP2008244009A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2007080160A JP2008244009A (ja) 2007-03-26 2007-03-26 半導体装置およびその製造方法
KR1020080027522A KR100976892B1 (ko) 2007-03-26 2008-03-25 반도체 장치 및 그의 제조 방법
US12/055,708 US20080237690A1 (en) 2007-03-26 2008-03-26 Semiconductor device and method of manufacturing the same
US13/335,167 US20120108022A1 (en) 2007-03-26 2011-12-22 Semiconductor device including a p-channel type mos transmitter

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007080160A JP2008244009A (ja) 2007-03-26 2007-03-26 半導体装置およびその製造方法

Publications (1)

Publication Number Publication Date
JP2008244009A true JP2008244009A (ja) 2008-10-09

Family

ID=39792714

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007080160A Pending JP2008244009A (ja) 2007-03-26 2007-03-26 半導体装置およびその製造方法

Country Status (3)

Country Link
US (2) US20080237690A1 (ja)
JP (1) JP2008244009A (ja)
KR (1) KR100976892B1 (ja)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101935824B (zh) 2009-07-03 2013-03-06 中芯国际集成电路制造(上海)有限公司 离子注入方法、设备及形成轻掺杂结构的方法
US8247280B2 (en) * 2009-10-20 2012-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. Integration of low and high voltage CMOS devices
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
CN102184896B (zh) * 2011-04-06 2012-08-29 北京大学 一种抑制闪存编程干扰的工艺方法
US8906764B2 (en) 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8951863B2 (en) 2012-04-06 2015-02-10 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US9087913B2 (en) 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
US9111865B2 (en) 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
US9006093B2 (en) 2013-06-27 2015-04-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high voltage transistor integration
US9129996B2 (en) 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US8877585B1 (en) * 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US8871598B1 (en) 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US8901632B1 (en) 2013-09-30 2014-12-02 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US9136129B2 (en) 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US9129855B2 (en) 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9231077B2 (en) 2014-03-03 2016-01-05 Freescale Semiconductor, Inc. Method of making a logic transistor and non-volatile memory (NVM) cell
US9112056B1 (en) 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9472418B2 (en) 2014-03-28 2016-10-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
US9379222B2 (en) 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US10580783B2 (en) 2018-03-01 2020-03-03 Sandisk Technologies Llc Multi-tier three-dimensional memory device containing differential etch rate field oxides and method of making the same

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306888A (ja) * 1995-03-09 1996-11-22 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2003060091A (ja) * 2001-08-10 2003-02-28 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2003203999A (ja) * 2002-01-08 2003-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP2005012227A (ja) * 2003-06-20 2005-01-13 Samsung Electronics Co Ltd 不揮発性メモリが内蔵された単一チップデータ処理装置及びその製造方法
JP2005136038A (ja) * 2003-10-29 2005-05-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2005142362A (ja) * 2003-11-06 2005-06-02 Fujitsu Ltd 半導体装置及びその製造方法
JP2005166822A (ja) * 2003-12-01 2005-06-23 Toshiba Corp 不揮発性メモリを含む半導体装置及びその製造方法
JP2005197308A (ja) * 2003-12-26 2005-07-21 Toshiba Corp 不揮発性半導体記憶装置
JP2006005323A (ja) * 2004-06-14 2006-01-05 Hynix Semiconductor Inc フラッシュッモリ素子の製造方法
JP2006310725A (ja) * 2005-03-31 2006-11-09 Fujitsu Ltd 半導体装置及びその製造方法
JP2007049143A (ja) * 2005-08-10 2007-02-22 Samsung Electronics Co Ltd デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0606114A1 (en) * 1989-08-11 1994-07-13 Seiko Instruments Inc. Method of producing field effect transistor
US5468666A (en) * 1993-04-29 1995-11-21 Texas Instruments Incorporated Using a change in doping of poly gate to permit placing both high voltage and low voltage transistors on the same chip
US5780330A (en) * 1996-06-28 1998-07-14 Integrated Device Technology, Inc. Selective diffusion process for forming both n-type and p-type gates with a single masking step
JP2000077613A (ja) * 1998-08-28 2000-03-14 Nec Corp 半導体装置の製造方法
JP2001332630A (ja) * 2000-05-19 2001-11-30 Sharp Corp 半導体装置の製造方法
KR20040026500A (ko) * 2002-09-25 2004-03-31 삼성전자주식회사 플래시 메모리 소자의 제조방법
KR100712994B1 (ko) * 2005-06-29 2007-05-02 주식회사 하이닉스반도체 반도체소자의 듀얼 게이트 형성방법
KR20070013032A (ko) * 2005-07-25 2007-01-30 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조방법

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08306888A (ja) * 1995-03-09 1996-11-22 Mitsubishi Electric Corp 半導体装置とその製造方法
JP2003060091A (ja) * 2001-08-10 2003-02-28 Toshiba Corp 不揮発性半導体記憶装置の製造方法
JP2003203999A (ja) * 2002-01-08 2003-07-18 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP2005012227A (ja) * 2003-06-20 2005-01-13 Samsung Electronics Co Ltd 不揮発性メモリが内蔵された単一チップデータ処理装置及びその製造方法
JP2005136038A (ja) * 2003-10-29 2005-05-26 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2005142362A (ja) * 2003-11-06 2005-06-02 Fujitsu Ltd 半導体装置及びその製造方法
JP2005166822A (ja) * 2003-12-01 2005-06-23 Toshiba Corp 不揮発性メモリを含む半導体装置及びその製造方法
JP2005197308A (ja) * 2003-12-26 2005-07-21 Toshiba Corp 不揮発性半導体記憶装置
JP2006005323A (ja) * 2004-06-14 2006-01-05 Hynix Semiconductor Inc フラッシュッモリ素子の製造方法
JP2006310725A (ja) * 2005-03-31 2006-11-09 Fujitsu Ltd 半導体装置及びその製造方法
JP2007049143A (ja) * 2005-08-10 2007-02-22 Samsung Electronics Co Ltd デュアルゲート構造及びその製造方法、デュアルゲート構造を備える半導体素子及びその製造方法

Also Published As

Publication number Publication date
KR20080087713A (ko) 2008-10-01
US20080237690A1 (en) 2008-10-02
US20120108022A1 (en) 2012-05-03
KR100976892B1 (ko) 2010-08-18

Similar Documents

Publication Publication Date Title
JP2008244009A (ja) 半導体装置およびその製造方法
JP4850174B2 (ja) 半導体装置及びその製造方法
JP4928825B2 (ja) 半導体装置の製造方法
JP4429036B2 (ja) 半導体装置の製造方法
US7268042B2 (en) Nonvolatile semiconductor memory and making method thereof
US7777227B2 (en) Non-volatile semiconductor storage device and manufacturing method thereof
US8907430B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP2006059880A (ja) 半導体装置及びその製造方法
JP2013051250A (ja) 半導体装置及びその製造方法
WO2010143332A1 (ja) 半導体装置及びその製造方法
JP5142476B2 (ja) 半導体装置の製造方法
JP6880595B2 (ja) 半導体装置及びその製造方法
JP5123536B2 (ja) 半導体装置の製造方法
JP2003124338A (ja) 半導体装置及びその製造方法
JP2007027622A (ja) 半導体装置およびその製造方法
JPH10163338A (ja) 半導体装置とその製造方法
US20150123187A1 (en) Semiconductor device manufacturing method and semiconductor device
KR100525911B1 (ko) 반도체 소자의 고전압 트랜지스터 제조 방법
JP2006041101A (ja) 半導体装置及びその製造方法
JP5280121B2 (ja) 半導体装置およびその製造方法
JP2008182022A (ja) 半導体装置及びその製造方法
KR100943133B1 (ko) 반도체 소자의 트랜지스터 및 그 형성 방법
KR101231229B1 (ko) 반도체 소자의 트랜지스터 제조 방법
JP2007027175A (ja) 半導体装置及びその製造方法
JP2011040689A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20080731

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20091216

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120612

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20121016