JP2008135611A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＳｉＣ基板の裏面、特にａ面に対して低温プロセスでオーミック電極を形成することができる半導体装置の製造方法を提供する。
【解決手段】基板１の裏面１ｂ、特に裏面１ｂをＳｉＣのａ面とし、ｎ＋型基板１の表面側に素子構造や表面電極を形成した後、基板１の裏面１ｂに研磨処理を行って裏面１ｂに微細な凹凸を形成する。そして、凹凸が形成された基板１の裏面１ｂ上に金属薄膜１１０を形成し、基板１の裏面１ｂ側にレーザ光を照射することでドレイン電極１１を形成する。
【選択図】図２

Description

本発明は、炭化珪素（以下、ＳｉＣという）で構成される半導体素子に形成される電極のオーミック接触を実現することができる半導体装置の製造方法に関する。

従来より、ＳｉＣ基板に縦型パワーデバイスを形成した場合、当該デバイスを電気回路等と接続するための電極、特にドレイン電極を形成するに際し、ＳｉＣ基板とドレイン電極との接触抵抗を低減させたオーミック電極を形成することが望まれている。

上記オーミック電極を形成する方法として、ＳｉＣ基板で構成される半導体装置において、ｎ型ＳｉＣとｐ型ＳｉＣとの双方に対して低抵抗（電位障壁が小さな）接続となるオーミック電極を得るために、ＳｉＣ基板にＮｉを蒸着した後、熱処理を行うというシリサイドプロセスを行い、ＳｉＣ基板にＮｉシリサイド膜を形成する方法が報告されている（例えば、非特許文献１参照）。

また、オーミック電極の形成方法として、ＳｉＣ基板に導電型の不純物ドープ層を形成し、当該不純物ドープ層上に金属薄膜を形成して当該金属薄膜上面からレーザ光照射を行うことでオーミック電極を形成する方法が提案されている（特許文献１参照）。

具体的には、ＳｉＣ基板の表面側に電極を形成した後、樹脂膜によってＳｉＣ基板の表面側の電極を保護する。続いて、ＳｉＣ基板の裏面の薄膜化を行い、ＳｉＣ基板の裏面に不純物のイオン注入を行う。そして、高温熱処理によって不純物を活性化させた後、ＳｉＣ基板の裏面に電極としての金属薄膜を形成し、当該金属薄膜上へのレーザ光照射を行うことでオーミック電極を形成している。なお、樹脂膜によるＳｉＣ基板の表面保護の工程、ＳｉＣ基板の裏面の薄膜化の工程は必須ではない。

さらに、オーミック電極の電極形成面の処理として、ＳｉＣ基板の露出面に研磨処理またはレーザ光照射を施すことにより、露出面に微細な凹凸を形成した後に電極を形成する方法が提案されている（特許文献２参照）。

具体的には、ＳｉＣ基板の表面側に電極を形成し、樹脂膜によってＳｉＣ基板の表面側の電極を保護する。続いて、ＳｉＣ基板の裏面を薄膜化し、当該薄膜化したＳｉＣ基板の裏面に研磨処理またはレーザ光照射を施すことでＳｉＣ基板の裏面に微細な凹凸を形成する。この後、微細な凹凸が形成されたＳｉＣ基板の裏面に電極としての金属薄膜を形成する。なお、樹脂膜によるＳｉＣ基板の表面保護の工程、ＳｉＣ基板の裏面の薄膜化の工程は必須ではない。
今井聖支、他１名，「２９ｐ−ＺＭ−１４、Ｎｉサリサイドプロセスを用いたｎ型およびｐ型ＳｉＣ同時コンタクト」，第５１回応用物理関係連合講演会講演予稿集，社団法人応用物理学会、２００４年３月２８日、第１分冊、ｐ．４３７ 特開２００４−１５８７０２号公報 特開２００６−４１２４８号公報

しかしながら、上記従来の技術では、電極材料にＮｉを用いて、ＮｉとＳｉＣのＳｉの化合物であるＮｉシリサイドを生成するため、８００℃以上のシンタが必要になっている。

例えば、特許文献１に記載の方法では、オーミック電極の形成においてレーザ光照射を行っているが、ＳｉＣ基板裏面に不純物をドーピングした層を必要としている。この不純物の活性化のためには、不純物ドープ層を形成した後に比較的高温で熱処理を施す必要がある。イオン注入法では、例えば１６００℃〜１７００℃程度の高温でＳｉＣ基板に熱処理を施すこととなる。

このような方法では、高温熱処理による不純物の活性化の工程でＳｉＣ基板の表面側に形成した表面電極が熱的ダメージを受けてしまい、デバイスの使用上種々の不具合が発生する可能性があった。

また、縦型パワーデバイスのように表裏方向で電流を流すものにおいて、動作抵抗を低減させるためにＳｉＣ基板を薄膜化させることが好ましい。しかし、高温の熱処理が困難な厚さにＳｉＣ基板を薄膜化した場合、熱処理を施すことができないためにＳｉＣ基板の裏面にオーミック電極を形成することができないという問題もあった。

そこで、高温で熱処理せずに不純物ドープ層を活性化する方法として、ＳｉＣ基板にレーザ光を照射する方法が特開２００２−２８９５５０号公報に提案されている。この方法を用いた場合の裏面電極の形成プロセスは以下のようになる。

まず、縦型素子を形成したＳｉＣ基板の表面側に電極を形成する。次に、樹脂膜によってＳｉＣ基板の表面を保護し、ＳｉＣ基板の裏面を薄膜化する。そして、ＳｉＣ基板の裏面へ不純物のイオン注入を行い、ＳｉＣ基板の裏面へレーザ光照射を行う。この後、ＳｉＣ基板の裏面に金属薄膜を形成することで電極を形成する。なお、樹脂膜によるＳｉＣ基板の表面保護の工程、ＳｉＣ基板の裏面の薄膜化の工程は必須ではない。

このような方法では、ＳｉＣ基板のＣ面に対しては有効であるが、本願発明者らのさらなる研究から、ＳｉＣ基板のａ面に対してはオーミック電極が形成されず、十分な効果が得られなかった。この結果を図７に示す。

図７は、従来の方法により、熱処理を行わずにレーザ光照射を行うことでＳｉＣ基板の裏面としてＣ面とａ面とにＮｉ電極をそれぞれ形成し、各面に形成された電極の抵抗を測定した結果を示した図である。この図に示されるように、ＳｉＣ基板のＣ面に形成された電極の抵抗に対してａ面に形成された電極の抵抗は約１０００倍も高くなり、上記方法ではＳｉＣ基板のａ面に対して低抵抗のオーミック電極を形成することができなかった。

一方、本願発明者らは、特許文献２に記載の方法によってもＳｉＣ基板のａ面に電極を形成して抵抗を測定したが、電気特性がショットキーになり、上記と同様にオーミック電極を形成することができなかった。

そこで、高温処理を行わずに裏面電極を形成するに際し、従来の方法を組み合わせることで、以下のような裏面電極の形成プロセスも考えられる。まず、組み合わせ技術１として、特許文献１と特許文献２の各方法を組み合わせた方法が考えられる。

すなわち、ＳｉＣ基板の表面側に電極を形成した後、樹脂膜によってＳｉＣ基板の表面側の電極を保護する。続いて、ＳｉＣ基板の裏面の薄膜化を行い、当該薄膜化したＳｉＣ基板の裏面に研磨処理またはレーザ光照射を施すことでＳｉＣ基板の裏面に微細な凹凸を形成する。この後、ＳｉＣ基板の裏面に不純物のイオン注入を行う。そして、ＳｉＣ基板の裏面にレーザ光照射を行って活性化処理を行った後、ＳｉＣ基板の裏面に金属薄膜を形成する。なお、樹脂膜によるＳｉＣ基板の表面保護の工程、ＳｉＣ基板の薄膜化の工程は必須ではない。

本願発明者らは、上記方法によってＳｉＣ基板の裏面としてのａ面に電極を形成し、当該電極の抵抗測定を行ったが、低抵抗のオーミック電極を形成することができなかった。

また、高温処理を行わない組み合わせ技術２として、特許文献１または特許文献２と非特許文献１との各方法を組み合わせた方法が考えられる。当該組み合わせ技術２では、まず、ＳｉＣ基板の表面側に電極を形成した後、樹脂膜によってＳｉＣ基板の表面側の電極を保護する。続いて、ＳｉＣ基板の裏面の薄膜化を行い、当該薄膜化したＳｉＣ基板の裏面に研磨処理またはレーザ光照射を施すことでＳｉＣ基板の裏面に微細な凹凸を形成する。そして、ＳｉＣ基板の裏面にレーザ光照射を行った後、ＳｉＣ基板の裏面に金属薄膜を形成する。なお、樹脂膜によるＳｉＣ基板の表面保護の工程、ＳｉＣ基板の薄膜化の工程は必須ではない。

本願発明者らは、当該方法によってＳｉＣ基板の裏面としてのａ面に電極を形成し、当該電極の抵抗測定を行ったが、電気特性がショットキーになり、上記と同様にオーミック電極を形成することができなかった。

本発明は、上記点に鑑み、ＳｉＣ基板の裏面、特にａ面に対して低温プロセスでオーミック電極を形成することができる半導体装置の製造方法を提供することを目的とする。

上記目的を達成するため、本発明は、主表面（１ａ）および主表面の反対面である裏面（１ｂ）を有する単結晶炭化珪素からなる半導体基板（１）を用意し、当該半導体基板の裏面を研磨することで当該裏面に凹凸を形成した後、半導体基板の裏面上に金属薄膜（１１０）を形成する。そして、当該金属薄膜を形成した後、金属薄膜にレーザ光（５０）を照射することで第１の電極を形成することが特徴となっている。

このような工程順序で第１の電極を形成することにより、単結晶炭化珪素で構成された半導体基板に第１の電極を構成する金属のシリサイドを形成することができる。すなわち、第１の電極を半導体基板にオーミック接合することができる（図３（ｂ）参照）。この場合、半導体基板に加熱処理を施さずにレーザ光を照射するのみで第１の電極を形成することができる。このようにして、低温プロセスでのオーミック電極の形成を実現することができる。

上記の場合、半導体基板の裏面を研磨する際、半導体基板の裏面の粗度（Ｒａ）が１０ｎｍ以上、５００ｎｍ以下となるように半導体基板の裏面を研磨することが好ましい。すなわち、半導体基板の裏面が粗くなるほど、半導体基板に対する第１の電極を低抵抗に接合することができる（図４参照）。

また、半導体基板を用意する際、半導体基板の裏面が単結晶炭化珪素のａ面であるものを用意する。すなわち、上記の工程順序により第１の電極を形成することで、単結晶炭化珪素の各面のうちａ面について第１の電極をオーミック接合することができる（例えば図６参照）。

さらに、半導体基板を用意する際、半導体基板の主表面側に素子構造が形成され、主表面に第２の電極（１０）が形成されていると共に、裏面に第１の電極（１１）が形成されており、第２の電極と第１の電極との間の素子構造に電流を流してなる縦型の半導体素子のうち、半導体基板に素子構造を形成すると共に、第２の電極を形成した後、半導体基板の裏面を研磨することもできる。すなわち、半導体基板に素子構造や第２の電極等の表面電極を形成した状態で、第１の電極を形成することができる。上述のように、第１の電極を低温プロセスで形成することができるので、第１の電極を形成する前に半導体基板に素子構造等を形成したとしても、当該素子構造等に熱的ダメージを与えないようにすることができる。

そして、上記の場合、第２の電極を形成した後に半導体基板の主表面側に当該第２の電極を覆う保護膜（４０）を形成することが好ましい。これにより、半導体基板の主表面側を保護しつつ、第１の電極の形成を行うことができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
以下、本発明を図に示す実施形態について説明する。図１に、本実施形態に示すＳｉＣ半導体装置の製造方法により製造したプレーナ型ＭＯＳＦＥＴ（縦型パワーＭＯＳＦＥＴ）の断面図を示す。本デバイスは、例えばインバータに適用すると好適なものである。図１に基づいて縦型パワーＭＯＳＦＥＴの構造について説明する。

ｎ＋型炭化珪素半導体基板（以下、ｎ＋型基板という）１は、上面を主表面１ａとし、主表面１ａの反対面である下面を裏面１ｂとしており、単結晶炭化珪素からなるものである。ＳｉＣ基板の面としては、Ｓｉ面、Ｃ面、ａ面などがあるが、本実施形態では、Ｓｉ面と垂直であるａ面が主表面１ａとなっている。すなわち、裏面１ｂもａ面になっている。また、当該ｎ＋型基板１の厚さは３５０μｍである。このｎ＋型基板１の主表面１ａ上には、基板１よりも低いドーパント濃度を有するｎ−型炭化珪素エピタキシャル層（以下、ｎ−型エピ層という）２が積層されている。

ｎ−型エピ層２の表層部における所定領域には、所定深さを有するｐ−型炭化珪素ベース領域３ａおよびｐ−型炭化珪素ベース領域３ｂ（以下、ｐ−型ベース領域３ａ、３ｂという）が離間して形成されている。また、ベース領域３ａ、３ｂにおいて、一部厚さが厚くなったディープベース層３０ａ、３０ｂが形成されている。このディープベース層３０ａ、３０ｂは、ｎ＋型ソース領域４ａ、４ｂに重ならない部分に形成されており、ｐ−型炭化珪素ベース領域３ａ、３ｂのうちディープベース層３０ａ、３０ｂが形成された厚みが厚くなった部分が、ディープベース層３０ａが形成されていない厚みの薄い部分よりも不純物濃度が濃くなっている。

このようなディープベース層３０ａ、３０ｂによって、ディープベース層３０ａ、３０ｂ下のｎ−型エピ層２における厚さが薄くなり（ｎ＋型半導体基板１とディープベース層３０ａ、３０ｂとの距離が短くなり）電界強度を高くすることができ、アバランシェブレークダウンさせ易くすることができる。

また、ｐ−型ベース領域３ａの表層部における所定領域には、当該ｐ−型ベース領域３ａよりも浅いｎ＋型ソース領域４ａが形成され、ｐ−型ベース領域３ｂの表層部における所定領域には、当該ｐ−型ベース領域３ｂよりも浅いｎ＋型ソース領域４ｂがそれぞれ形成されている。

さらに、ｎ＋型ソース領域４ａとｎ＋型ソース領域４ｂとの間におけるｎ−型エピ層２およびｐ−型ベース領域３ａ、３ｂの表面部にはｎ−型層５ａおよびｎ＋型層５ｂからなるｎ−型ＳｉＣ層５が延設されている。つまり、ｐ−型ベース領域３ａ、３ｂの表面部においてソース領域４ａ、４ｂとｎ−型エピ層２とを繋ぐようにｎ−型ＳｉＣ層５が配置されている。このｎ−型ＳｉＣ層５は、デバイスの動作時にデバイス表面においてチャネル形成層として機能する。以下、ｎ−型ＳｉＣ層５を表面チャネル層という。

表面チャネル層５のうちｐ−型ベース領域３ａ、３ｂの上部に配置されたｎ−型層５ａのドーパント濃度は、１×１０^１５ｃｍ^−３〜１×１０^１７ｃｍ^−３程度の低濃度となっており、かつ、ｎ−型エピ層２およびｐ−型ベース領域３ａ、３ｂのドーパント濃度以下となっている。これにより、低オン抵抗化が図られている。

また、ｐ−型ベース領域３ａ、３ｂ、ｎ＋型ソース領域４ａ、４ｂの表面部には凹部６ａ、６ｂが形成されている。

表面チャネル層５の上面およびｎ＋型ソース領域４ａ、４ｂの上面にはゲート絶縁膜（シリコン酸化膜）７が形成されている。さらに、ゲート絶縁膜７の上にはゲート電極８が形成されている。ゲート電極８は絶縁膜９にて覆われている。当該絶縁膜９として、シリコン酸化膜が用いられている。その上にはソース電極１０が形成され、ソース電極１０はｎ＋型ソース領域４ａ、４ｂおよびｐ−型ベース領域３ａ、３ｂと接している。また、ｎ＋型基板１の裏面１ｂには、ドレイン電極１１が形成されている。

なお、ｎ−型エピ層２のうち、ｐ−型ベース領域３ａ、３ｂに挟まれた部分がいわゆるＪ−ＦＥＴ部を構成する。また、上記ソース電極１０は本発明の第２の電極に相当し、ドレイン電極１１は本発明の第１の電極に相当する。

次に、図１に示す縦型パワーＭＯＳＦＥＴのドレイン電極１１の形成方法について、図２を参照して説明する。図２は、図１に示される半導体装置において、ドレイン電極１１の製造工程を示した図である。なお、図２では、半導体素子構造を省略し、ｎ＋型基板１のみを描いてある。

まず、ｎ＋型基板１の表面側に図１に示されるデバイスを形成したもの、すなわちドレイン電極１１を除くソース電極１０まで形成したものを用意する。この後、基板１を薄膜化し、基板１の厚さを３５０μｍとする。そして、当該基板１の主表面１ａ側にソース電極１０を覆う保護膜４０を形成する。

当該保護膜４０は、基板１に形成された表面電極、すなわちソース電極１０等を保護するものであり、例えばポリイミド等の樹脂材料が採用される。この保護膜４０により、基板１の表面側を固定して、以下に示す工程により、基板１の裏面１ｂにドレイン電極１１を形成する。

そして、図２（ａ）に示す工程では、ｎ＋型基板１の裏面１ｂに対する研磨処理を行う（研磨工程）。本実施形態では、研磨方法としてグラインディングを採用する。グラインディングとは、砥石を回転させて当該砥石を加工対象面に押し当てて行う研磨方法である。この研磨方法により、ｎ＋型基板１の裏面１ｂに微細な凹凸を形成する。

図２（ｂ）に示す工程では、図２（ａ）に示す工程で凹凸形状とされたｎ＋型基板１の裏面１ｂ上に金属薄膜１１０を形成する（金属薄膜形成工程）。すなわち、ｎ＋型基板１の裏面１ｂ上にＮｉを蒸着させる。こうしてｎ＋型基板１の裏面１ｂ上に金属薄膜１１０を形成する。

図２（ｃ）に示す工程では、金属薄膜１１０にレーザ光照射を行う（電極形成工程）。本工程では、ＫｒＦエキシマレーザ（２４８ｎｍ）を採用し、０．９Ｊ／ｃｍ^２の強度のレーザ光５０を照射する。本実施形態では、ＫｒＦエキシマレーザのレーザ光５０をｎ＋型基板１の裏面１ｂ上で走査する。これにより、金属薄膜１１０を構成する金属（本実施形態ではＮｉ）とｎ＋型基板１を構成するＳｉとを反応させて、図２（ｄ）に示されるシリサイド層１１１を生成する。このようにしてドレイン電極１１を形成し、図１に示す縦型パワーＭＯＳＦＥＴが完成する。

本発明者らは、ドレイン電極１１を従来の方法と本実施形態に係る方法とでそれぞれ形成し、オージェ分析を行ってそれぞれ比較した。なお、従来の方法とは、ｎ＋型基板１の裏面１ｂにレーザ光を照射した後、金属薄膜１１０を形成するという工程順である。

すなわち、従来の方法および本実施形態に係る方法でそれぞれ得られたサンプルについて金属薄膜１１０をキャロス洗浄により除去し、その後、ｎ＋型基板１の裏面１ｂについてオージェ分析を行った。その結果を図３に示す。

図３（ａ）は従来の方法によって、図３（ｂ）は本実施形態に係る方法によって、それぞれドレイン電極１１を形成した場合のオージェ分析の結果である。図３に示される各グラフの横軸は基板１の深さ、縦軸は検出強度である。当該検出強度が大きいほど、検出対象となった元素が多く分布している。

図３（ａ）に示されるように、従来の方法でドレイン電極１１を形成した場合、基板１を構成する炭素（Ｃ）や酸素（Ｏ）の存在を検出することができたが、金属薄膜１１０を構成するＮｉを検出することはできなかった。すなわち、基板１内にＮｉが存在せず、Ｎｉシリサイドが形成されていないと言える。

しかし、図３（ｂ）に示されるように、本実施形態の方法によってドレイン電極１１を形成した場合、基板１の裏面１ｂに近いほどＮｉが多く検出され、基板１の裏面１ｂから深くなるほど、Ｎｉの検出強度が減少している。すなわち、基板１の裏面１ｂから深さ方向にＮｉシリサイドが形成されていると言える。

このように、本実施形態に係る方法、すなわち金属薄膜１１０を形成した後にレーザ光の照射を行い、高温処理を行わない方法でドレイン電極１１を形成したとしても、基板１にＮｉシリサイドを形成することができる。

また、本発明者らは、図２（ａ）に示される研磨処理の工程において、基板１の裏面１ｂの表面粗度Ｒａを０．５ｎｍ、１ｎｍ、５０ｎｍ、２００ｎｍの４水準としてそれぞれの水準で金属薄膜１１０を形成し、図２（ｃ）に示すレーザ光照射工程を行った。なお、レーザ光照射条件は上記と同様である。

このようにして基板１の裏面１ｂの表面粗度Ｒａを変化させてドレイン電極１１を形成したものについて抵抗測定を行った結果を図４に示す。この図に示されるように、基板１の裏面１ｂの粗度Ｒａが０．５ｎｍの場合、ドレイン電極１１はショットキー接合になった。なお、この場合について上記と同様にオージェ分析を行ったところ、Ｎｉシリサイドは生成されていなかった。

しかしながら、基板１の裏面１ｂの粗度Ｒａが１ｎｍ以上になると、粗度Ｒａが０．５ｎｍの場合よりも抵抗値が下がった。そして、上記と同様にオージェ分析を行ったところ、当該粗度Ｒａが１ｎｍ以上の場合ではＮｉシリサイドが生成されているという結果が得られ、ドレイン電極１１が基板１に対してオーミック接合されていることがわかった。

特に、基板１の裏面１ｂの表面粗度Ｒａが５０ｎｍ、２００ｎｍの場合、１０^−３Ω・ｃｍ^−２〜１０^−４Ω・ｃｍ^−２のオーダーの低抵抗の良好なオーミック電極を得ることができた。このように、基板１の裏面１ｂの表面粗度Ｒａは、１０ｎｍ以上、５００ｎｍ以下であることが好ましい。

下限値を１０ｎｍとしているのは、図４に示される結果から当該１０ｎｍ未満とするとオーミック接合であったとしても抵抗値が高くなってしまうためである。また、粗度Ｒａは各値について±２０％程度の幅があるため、粗度Ｒａを８ｎｍとして測定を行った場合に対し２０％の幅を考慮した１０ｎｍを下限値としている。上限値を５００ｎｍとしているのは、基板１に対して５００ｎｍを超える粗度Ｒａを実現することが困難だからである。

上記のように、粗度Ｒａが１０ｎｍ以上、５００ｎｍ以下である場合、粗度Ｒａが５０ｎｍ以上、２００ｎｍ以下であることがより好ましい。これは、図４に示されるように、ドレイン電極１１の良好なオーミック接合を実現できたことから言えることである。

以上により、グラインディングなどの研磨処理によって基板１の裏面１ｂに微細な凹凸を形成した後に金属薄膜１１０を形成し、レーザ光照射によってシリサイド化することでｎ＋型基板１に対して低抵抗で良好なオーミック電極としてのドレイン電極１１を形成することができる。

また、本発明者らは、基板１の厚さを変更した場合でも、ドレイン電極１１のオーミック接合を実現できるか調べた。上述のように、本実施形態では基板１の厚さは３５０μｍである。そこで、基板１をさらに薄膜化した厚さ５０μｍとしたものを製造し、抵抗測定を行った。なお、基板１の各厚さに関わらず、基板１の裏面１ｂの研磨処理では表面粗度Ｒａを５０ｎｍとしている。

図５は、基板１の厚さを変化させてドレイン電極１１を形成したものについて抵抗測定した結果を示した図である。この図に示されるように、ｎ＋型基板１の厚さが５０μｍであっても、３５０μｍであっても、ドレイン電極１１のオーミック接合が得られた。すなわち、本実施形態に係る製造方法によりドレイン電極１１を形成すれば、基板１の厚さに関わらず、ドレイン電極１１のオーミック接合を得ることができる。

ここで、基板１の厚さが２０μｍ以上では、基板１の表面側の素子構造にレーザ光の熱が届かないため問題ないが、基板１の厚さが２０ｎｍ未満になると、レーザ光の熱が素子構造に届いてしまうため、素子構造が熱的ダメージを受けてしまう可能性がある。このため、基板１の厚さは２０ｎｍ以上とすることが好ましい。基板１の厚さの上限は特に問題にならない。基板１が厚いほど、レーザ光の熱が素子構造に届きにくく、素子構造が熱的ダメージを受けることはないからである。

本実施形態では、基板１の裏面電極、すなわちドレイン電極１１を形成した後も表面側の素子の電気特性に変化はみられなかった。したがって、表面電極を形成した基板１、特に薄膜化した基板１の表面側に熱的ダメージを与えることなく、裏面にオーミック電極（ドレイン電極１１）を形成することができる。

さらに、本発明者らは、本実施形態に係る製造方法の効果を従来技術による方法でドレイン電極１１を形成した場合と比較した。本実施形態では、従来の方法として４つの比較例について半導体装置を製造した。以下に、各比較例の製造方法について説明する。

なお、各比較例の製造方法については、基板１の表面側に対する素子構造および表面電極の形成は本実施形態に係るものと同様であるのでその説明を省略する。また、各比較例では、図１に示される半導体装置と同様に、基板１の裏面１ｂとしてａ面にドレイン電極１１を形成している。

比較例１では、まず、基板１の裏面１ｂに不純物としてＰ（リン）をイオン注入する。イオン注入の条件は、イオン濃度が１×１０^２１ｃｍ^−３、注入深さが０．１μｍのボックスプロファイル、イオン注入温度は室温である。続いて、イオン注入した裏面１ｂに、ＫｒＦエキシマレーザ（２４８ｎｍ、０．９Ｊ／ｃｍ^２）を照射する。その後、金属薄膜１１０を蒸着してドレイン電極１１を形成する。

比較例２では、まず、基板１の裏面１ｂに研磨処理を行う。研磨条件は、上述のように良好なオーミック電極が得られた表面粗度Ｒａである５０ｎｍとした。その後、金属薄膜１１０を蒸着してドレイン電極１１を形成する。

比較例３では、比較例２と同様の研磨処理を行い、研磨処理した裏面１ｂに不純物としてＰ（リン）をイオン注入する。イオン注入の条件は、比較例１と同様である。イオン注入した基板１の裏面１ｂに、ＫｒＦエキシマレーザ（２４８ｎｍ、０．９Ｊ／ｃｍ^２）を照射し、その後、金属薄膜１１０を蒸着してドレイン電極１１を形成する。

比較例４では、比較例２と同様の研磨処理を行い、研磨処理した裏面１ｂにＫｒＦエキシマレーザ（２４８ｎｍ、０．９Ｊ／ｃｍ^２）を照射する。その後、金属薄膜１１０を蒸着してドレイン電極１１を形成する。

これら比較例１ないし４の各方法、本実施形態に係る方法によって製造した各半導体装置の抵抗測定の結果を比較したものを図６に示す。この図に示されるように、本実施形態に係る方法でドレイン電極１１を形成したものは、上記各比較例の方法でドレイン電極１１を形成したものに対して１／１００ないし１／１０００以下の低抵抗になっている。

このように、本実施形態におけるプロセス、すなわち基板１の裏面１ｂ（ａ面）に研磨処理によって微細な凹凸を形成し、当該裏面１ｂに金属薄膜１１０を設け、その後にレーザ光を照射するという工程順で裏面電極であるドレイン電極１１を形成することによって、ＳｉＣのａ面に対して低抵抗のオーミック電極を得ることができる。

以上説明したように、本実施形態では、基板１の裏面１ｂ、特に裏面１ｂをＳｉＣのａ面とし、基板１の表面側に素子構造や表面電極を形成した後、基板１の裏面１ｂに研磨処理を行って裏面１ｂに微細な凹凸を形成し、凹凸が形成された裏面１ｂ上に金属薄膜１１０を形成した後、基板１の裏面１ｂ側にレーザ光を照射することでドレイン電極１１を形成することが特徴となっている。

このような工程順序によってドレイン電極１１を形成することにより、基板１に高温処理を行うことなく、基板１にドレイン電極１１を構成する金属のシリサイドを生成することができる。すなわち、基板１の表面側に形成された素子構造に熱的ダメージを与えることなく、ドレイン電極１１を基板１の裏面１ｂにオーミック接合することができる。このようにして、低温プロセスにおけるドレイン電極１１の形成と当該ドレイン電極１１のオーミック接合との両立を図ることができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、基板１の主表面１ａをＳｉ面、裏面１ｂをＣ面として、上記の第１実施形態と同様にドレイン電極１１を形成した。この際、研磨処理後の表面粗度Ｒａを５０ｎｍとした。このような場合についても、低抵抗で良好なオーミック電極としてのドレイン電極１１を得ることができる。

（他の実施形態）
上記各実施形態では、パワーＭＯＳＦＥＴを例に挙げて説明したが、これは単なる一例であり、他の素子構造を備えたものについても本発明を適用することが可能である。

図２（ａ）に示す工程では、研磨処理としてグラインディングの方法を採用しているが、グラインディングの他に、サンドブラスト、ラッピングなどの方法を採用することもできる。サンドブラストとは、圧縮空気または遠心力などで、砂または粒状の研磨材を加工対象面（裏面１ｂ）に吹きつけて行う研磨法である。また、ラッピングとは、遊離砥粒を分散させた研磨剤を加工対象面と工具（ラップ）との間に介在させた状態で両者を擦り合わせる運動を行う研磨法である。裏面１ｂの凹凸形成については、グラインディング、サンドブラスト、およびラッピング以外の研磨方法を採用しても構わない。

図２（ｂ）に示す工程では、金属薄膜１１０を蒸着の方法により形成したが、化学気相成長法（ＣＶＤ法）、塗布・コーティング法、または電気メッキ法などによって金属薄膜１１０を形成することもできる。

また、金属薄膜１１０の材質として、Ｎｉの他にシリサイドを形成するＴｉなどの金属を採用することもできる。本発明者らは、金属薄膜１１０としてＴｉを採用し、図２に示される工程によってドレイン電極１１を形成した後、オージェ分析からＴｉシリサイドの生成を確認した。このように、Ｔｉを金属薄膜１１０として形成しても、ドレイン電極１１の抵抗を低減することができる。

本発明の一実施形態における縦型パワーＭＯＳＦＥＴの断面図である。 図１に示される半導体装置において、ドレイン電極の製造工程を示した図である。 オージェ分析の結果を示した図であり、（ａ）は従来の方法、（ｂ）は本実施形態に係る方法によって、それぞれドレイン電極を形成した場合の結果を示した図である。 ｎ＋型基板の裏面の表面粗度Ｒａを変化させてドレイン電極を形成したものについて抵抗測定した結果を示した図である。 ｎ＋型基板の厚さを変化させてドレイン電極を形成したものについて抵抗測定した結果を示した図である。 比較例１ないし４の各方法、本実施形態に係る方法によって製造した各半導体装置の抵抗測定した結果を比較した図である。 従来の方法により、ＳｉＣ基板の裏面としてＣ面とａ面とにＮｉ電極をそれぞれ形成し、各面に形成した電極について抵抗測定を行った結果を示した図である。

符号の説明

１…ｎ＋型炭化珪素半導体基板、１ａ…主表面、１ｂ…裏面、１０…ソース電極、１１…ドレイン電極、４０…保護膜、５０…レーザ光、１１０…金属薄膜。

Claims (5)

1. 主表面（１ａ）および当該主表面の反対面である裏面（１ｂ）を有し、単結晶炭化珪素からなる半導体基板（１）を備えた半導体装置の製造方法であって、
   前記半導体基板を用意し、当該半導体基板の裏面を研磨することで当該裏面に凹凸を形成する研磨工程と、
   前記研磨工程の後、前記半導体基板の裏面上に金属薄膜（１１０）を形成する金属薄膜形成工程と、
   前記金属薄膜形成工程の後、前記金属薄膜にレーザ光（５０）を照射することで第１の電極（１１）を形成する電極形成工程と、を有することを特徴とする半導体装置の製造方法。
2. 前記研磨工程では、前記半導体基板の裏面の粗度（Ｒａ）が１０ｎｍ以上、５００ｎｍ以下となるように前記裏面を研磨することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記半導体基板を用意する工程では、前記半導体基板の裏面が前記単結晶炭化珪素のａ面であるものを用意することを特徴とする請求項１または２に記載の半導体装置の製造方法。
4. 前記半導体基板を用意する工程では、前記半導体基板の主表面側に素子構造が形成され、前記主表面に第２の電極（１０）が形成されていると共に、前記裏面に前記第１の電極が形成され、前記第２の電極と前記第１の電極との間の前記素子構造に電流を流してなる縦型の半導体素子のうち、前記半導体基板に前記素子構造を形成すると共に、前記第２の電極を形成した後、前記半導体基板の裏面を研磨することを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置の製造方法。
5. 前記半導体基板を用意する工程では、前記第２の電極を形成した後に前記半導体基板の主表面側に当該第２の電極を覆う保護膜（４０）を形成することを特徴とする請求項４に記載の半導体装置の製造方法。

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