JP2008131650A - シュミットトリガーを用いたオシレータ - Google Patents

Abstract

【課題】温度および電圧などの周辺環境の変化に依存せずに常に一定の周波数を有する発振信号を出力する、シュミットトリガーを用いたオシレータを提供すること。
【解決手段】シュミットトリガーを用いたオシレータは、一定の大きさの電流を発生する定電流発生部３１０と、定電流発生部３１０が発生した電流をミラーリングする電流ミラーリング部３３０と、電流ミラーリング部３３０を介して印加される電流を供給および遮断するための制御部３２０と、制御部３２０から供給される電流を充電するキャパシタＣと、キャパシタＣに充電された電圧が印加されて、ハイまたはローレベルの電圧を出力するシュミットトリガー部３４０と、シュミットトリガー部３４０から出力された電圧を遅延して出力する電圧遅延部３５０と、を備える。
【選択図】図６

Description

本発明は、比較器を用いたシュミットトリガーと、一定の電流を発生させる定電流源とを用いて、温度および電圧などの周辺環境の変化に依存せずに常に一定の周波数を有する発振信号を出力する、シュミットトリガーを用いたオシレータに関する。

一般に、オシレータは、主記憶装置（ＣＰＵ）および各種メモリ素子などを駆動させるためのクロック、すなわち、一定の周波数を有する発振信号を発生する装置である。

そのようなオシレータでは、発振信号の周波数の安定性を維持して、温度および電圧などの周辺環境の変化に依存せずに一定の周波数を発生させることが要求される。

以下に添付図面を参照して、従来技術におけるオシレータについて詳細に説明する。

図１は、従来の遅延セルを用いたオシレータの回路図である。図１に示すように、遅延セルを用いたオシレータは、４つの第１〜第４遅延セルＬ１〜Ｌ４を備えるとともに、定電流源１１０、制御部１２０、ＰＭＯＳトランジスタ部１３０、およびＮＭＯＳトランジスタ部１４０を備える。

定電流源１１０は、周辺の温度および電圧の変化に依存せずに、一定の大きさの電流Ｉ_０を発生して出力する。

制御部１２０は、第１〜第３制御部１２１，１２２，１２３からなり、ＰＭＯＳトランジスタ部１３０およびＮＭＯＳトランジスタ部１４０に接続される。そして、制御部１２０は、オシレータが出力する発振信号Ｖｏｕｔのフィードバックを受けて、ＰＭＯＳトランジスタ部１３０が印加する電源を選択するか、またはＮＭＯＳトランジスタ部１４０に接続されて発振信号Ｖｏｕｔを接地する。

第１制御部１２１はＰＭＯＳトランジスタＰＭ５およびＮＭＯＳトランジスタＮＭ５を備え、第２制御部はＰＭＯＳトランジスタＰＭ６およびＮＭＯＳトランジスタＮＭ６を備え、第３制御部１２３はＰＭＯＳトランジスタＰＭ７およびＮＭＯＳトランジスタＮＭ７を備える。

ＰＭＯＳトランジスタ部１３０は、第１〜第４ＰＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４からなる。ＰＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４において、各ゲートは互いに接続され、各ドレインはオシレータを駆動させる駆動電源ＶＤＤに接続され、各ソースは定電流源１１０または制御部１２０に接続されている。そして、ＰＭＯＳトランジスタＰＭ１，ＰＭ２，ＰＭ３，ＰＭ４は、駆動電源ＶＤＤを定電流源１１０および制御部１２０に供給する。

ＮＭＯＳトランジスタ部１４０は、第１〜第４ＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４からなる。ＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４において、各ゲートは互いに接続され、各ドレインは定電流源１１０または制御部１２０に接続され、各ソースは接地接続されている。そして、ＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３，ＮＭ４は、定電流源１１０および制御部１２０を接地接続する。

オシレータの発振信号Ｖｏｕｔがローレベルであった場合、第１制御部１２１においては、ローレベルの発振信号Ｖｏｕｔのフィードバックを受けることによって、第５ＰＭＯＳトランジスタＰＭ５がオンになり、第５ＮＭＯＳトランジスタＮＭ５がオフになる。

オンになった第５ＰＭＯＳトランジスタＰＭ５は、第２ＰＭＯＳトランジスタＰＭ２を介して印加されるハイレベルの駆動電源ＶＤＤを受け、これを第２制御部１２２に伝達する。

ハイレベルの電圧を印加された第２制御部１２２の第６ＰＭＯＳトランジスタＰＭ６はオフになり、第６ＮＭＯＳトランジスタＮＭ６はオンになる。オンになった第６ＮＭＯＳトランジスタＮＭ６は、ＮＭＯＳトランジスタ部１４０の第３ＮＭＯＳトランジスタＮＭ３を介して接地接続されることによって、ローレベルの電圧を前記第３制御部１２３に伝達する。

ローレベルの電圧を印加された第３制御部１２３の第７ＰＭＯＳトランジスタＰＭ７はオンになり、第７ＮＭＯＳトランジスタＮＭ７はオフになる。オンになった第７ＰＭＯＳトランジスタＰＭ７には、ＰＭＯＳトランジスタ１３０の第４ＰＭＯＳトランジスタＰＭ４を介してハイレベルの駆動電源ＶＤＤが印加される。これを発振信号Ｖｏｕｔとして出力することによって、ローレベルの発振信号Ｖｏｕｔが印加された場合、これをハイレベルの発振信号Ｖｏｕｔとして遷移して出力する。

また、上記と同様に、発振信号Ｖｏｕｔがハイレベルであった場合、第５ＮＭＯＳトランジスタＮＭ５、第６ＰＭＯＳトランジスタＰＭ６、第７ＮＭＯＳトランジスタＮＭ７が順次オンになることにより発振信号Ｖｏｕｔをローレベルに遷移して出力する。

この時、遅延セルＬ１〜Ｌ４を用いたオシレータでは、各遅延セルＬ１〜Ｌ４に流れる電流量によって遅延時間が決定されるため、第１〜第４遅延セルＬ１〜Ｌ４に流れる電流量を一定に維持することさえできれば、発振信号Ｖｏｕｔも一定の周波数を維持することができる。

図２は、従来のシュミットトリガーを用いたオシレータの回路図である。図２に示すように、従来のシュミットトリガーを用いたオシレータは、第１および第２セルラインＬ１，Ｌ２を有し、制御部２１０、ＰＭＯＳトランジスタ部２２０、ＮＭＯＳトランジスタ部２３０、キャパシタＣ、シュミットトリガー２４０およびインバータ２５０を含む。

ＰＭＯＳトランジスタ部２２０は、第１および第２ＰＭＯＳトランジスタＰＭ１，ＰＭ２からなる。第１および第２ＰＭＯＳトランジスタＰＭ１，ＰＭ２の各ゲートは互いに接続されており、各ドレインはオシレータを駆動させるための駆動電源ＶＤＤに接続されている。また、第１ＰＭＯＳトランジスタＰＭ１のソースはＮＭＯＳトランジスタ部２３０に接続されているとともに、第２ＰＭＯＳトランジスタＰＭ２のソースは制御部２１０に接続されている。

ＮＭＯＳトランジスタ部２３０は、第１および第２ＮＭＯＳトランジスタＮＭ１，ＮＭ２からなる。第１および第２ＮＭＯＳトランジスタＮＭ１，ＮＭ２の各ゲートは互いに接続されており、各ソースは接地接続されている。第１ＮＭＯＳトランジスタＮＭ１のドレインは、第１ＰＭＯＳトランジスタＰＭ１のソースに接続され、第２ＮＭＯＳトランジスタＮＭ２のドレインは、制御部２１０に接続されている。

制御部２１０は、第３ＰＭＯＳトランジスタＰＭ３および第３ＮＭＯＳトランジスタＮＭ３からなり、発振信号Ｖｏｕｔによって第３ＰＭＯＳトランジスタＰＭ３および第３ＮＭＯＳトランジスタＮＭ３のうちいずれか１つのトランジスタをオンにすることによって、ハイレベルの駆動電源ＶＤＤまたはローレベルの接地電源を出力する。

第３ＰＭＯＳトランジスタＰＭ３において、ゲートはオシレータの発振信号Ｖｏｕｔのフィードバックを受けるとともに、ドレインは第２ＰＭＯＳトランジスタＰＭ２のソースに接続され、且つソースは第３ＮＭＯＳトランジスタＮＭ３のドレインに接続されている。

また、第３ＮＭＯＳトランジスタＮＭ３において、ゲートはオシレータの発振信号Ｖｏｕｔのフィードバックを受けるとともに、ソースは第２ＮＭＯＳトランジスタＮＭ２のドレインに接続されている。

キャパシタＣの一端は、第３ＰＭＯＳトランジスタＰＭ３のソースと第３ＮＭＯＳトランジスタＮＭ３のドレインとの接点Ｎ１に接続されているとともに、他端は接地接続されている。そして、キャパシタＣは、制御部２１０から出力される電圧を充電する。

シュミットトリガー２４０は、接点Ｎ１に接続されており、キャパシタＣに充電された電圧であって、接点Ｎ１における電圧が印加される。そして、シュミットトリガー２４０は、接点Ｎ１の電圧が、ハイレベルの電圧を出力するための最小電圧であるハイ・トランジション電圧以上の電圧であった場合、ハイレベルの電圧を出力する。一方、シュミットトリガー２４０は、接点Ｎ１の電圧が、ローレベルの電圧を出力するための最大電圧であるロー・トランジション電圧以下の電圧であった場合、ローレベルの電圧を出力する。

インバータ２５０では、シュミットトリガー２４０から出力される電圧が印加され、この状態を遷移して出力することによってパルス状の矩形波発振信号Ｖｏｕｔを出力する。

シュミットトリガー２４０は、オシレータに用いられたシュミットトリガーの回路図である図３に示されるように、第４〜第６ＰＭＯＳトランジスタＰＭ４，ＰＭ５，ＰＭ６および第４〜第６ＮＭＯＳトランジスタＮＭ４，ＮＭ５，ＮＭ６を備える。なお、第４ＰＭＯＳトランジスタＰＭ４と、第５ＰＭＯＳトランジスタＰＭ５と、第４ＮＭＯＳトランジスタＮＭ４と、第５ＮＭＯＳトランジスタＮＭ５とは、１つのセルラインＬ３に接続されている。また、第４および第５ＰＭＯＳトランジスタＰＭ４，ＰＭ５の接点は、第６ＰＭＯＳトランジスタＰＭ６のソースに接続されているとともに、第６ＰＭＯＳトランジスタＰＭ６のドレインは接地接続されている。さらに、第４および第５ＮＭＯＳトランジスタＮＭ４，ＮＭ５の接点は、第６ＮＭＯＳトランジスタＮＭ６のソースに接続されているとともに、第６ＮＭＯＳトランジスタＮＭ６のドレインは駆動電源ＶＤＤに接続されている。

シュミットトリガー２４０において、外部から印加された入力電圧Ｖｉｎがハイ・トランジション電圧Ｖ_Ｈより高い電圧であった場合、第４および第５ＮＭＯＳトランジスタＮＭ４，ＮＭ５はオンになって接地接続されるため、シュミットトリガー２４０はローレベルの出力電圧Ｖｏを出力する。

また、シュミットトリガー２４０において、入力電圧Ｖｉｎがロー・トランジション電圧Ｖ_Ｌより低い電圧であった場合、第４および第５ＰＭＯＳトランジスタＰＭ４，ＰＭ５はオンになるため、シュミットトリガー２４０はハイレベルの駆動電源ＶＤＤを出力電圧Ｖｏとして出力する。

これにより、シュミットトリガー２４０の波形を表した図４に示されるように、シュミットトリガー２４０は、入力電圧Ｖｉｎがハイ・トランジション電圧Ｖ_Ｈ以下の電圧からハイ・トランジション電圧Ｖ_Ｈ以上の電圧に増加する増加電圧であった場合、ハイ・トランジション電圧Ｖ_Ｈを境界としてハイレベルの出力電圧Ｖｏを出力し、入力電圧Ｖｉｎがロー・トランジション電圧Ｖ_Ｌ以上の電圧からロー・トランジション電圧Ｖ_Ｌ以下の電圧に減少する減少電圧であった場合、ロー・トランジション電圧Ｖ_Ｌを境界としてローレベルの出力電圧Ｖｏを出力する。

上記したように、シュミットトリガー２４０に対して正弦波の入力電圧Ｖｉｎが印加されるとともに、シュミットトリガー２４０は入力電圧Ｖｉｎをパルス状の矩形波に変形して出力するので、一定の周波数を有する出力電圧Ｖｏを出力することができる。

なお、従来のシュミットトリガーを用いたオシレータの出力電圧波形図である図５に示されるように、周波数の大きさを示すｔ_１およびｔ_２を、下記式（１）〜式（３）のように表わすことができる。

なお、ＣはキャパシタＣのキャパシタンスを示す。

なお、ｆ_ｏｕｔは発振信号Ｖｏｕｔの周波数を示す。

式（１）〜式（３）に示されるように、ｔ_１およびｔ_２はハイ・トランジション電圧Ｖ_Ｈとロー・トランジション電圧Ｖ_Ｌに依存する。

また、ハイ・トランジション電圧Ｖ_Ｈとロー・トランジション電圧Ｖ_Ｌとを、下記式（４）および式（５）のように表わすことができる。

なお、β_１およびβ_２は第５および第６ＮＭＯＳトランジスタＮＭ５，ＮＭ６の大きさを示し、Ｖ_ＴＨは閾値電圧を示す。

なお、β_５およびβ_６は第５および第６ＰＭＯＳトランジスタＰＭ５，ＰＭ６の大きさを示す。

しかしながら、図１に示される従来の遅延セルを用いたオシレータでは、第１〜第４遅延セルＬ１〜Ｌ４に供給される駆動電源ＶＤＤの電圧が変動することにより、第１〜第４遅延セルＬ１〜Ｌ４に流れる電流Ｉｏの電流量が変わるため、発振信号Ｖｏｕｔの周波数が一定に維持されずに変動してしまう。

また、図２に示される従来のシュミットトリガーを用いたオシレータでは、ハイ・トランジション電圧Ｖ_Ｈとロー・トランジション電圧Ｖ_Ｌとが駆動電源ＶＤＤと閾値電圧のＶ_ＴＨとに依存することが分かるが、閾値電圧Ｖ_ＴＨは温度に依存する値であるため、周辺温度の変化に伴い、ハイ・トランジション電圧Ｖ_Ｈおよびロー・トランジション電圧Ｖ_Ｌは、正常なハイ・トランジション電圧Ｖ_Ｈ１またはロー・トランジション電圧Ｖ_Ｌ１から、周辺環境によってハイ・トランジション電圧Ｖ_Ｈ２またはロー・トランジション電圧Ｖ_Ｌ２に変化するように、一定電圧を維持しないで変化してしまう。

これにより、本来、図５のＡに対応したＡ’のようなハイレベルの発振信号Ｖｏｕｔを出力し、Ｂに対応したＢ’のようなローレベルの発振信号Ｖｏｕｔを出力する必要があるものの、Ｅに対応したＥ’のようなハイレベルの発振信号Ｖｏｕｔが出力されるとともに、Ｆに対応したＦ’のようなローレベルの発振信号Ｖｏｕｔが出力されてしまい、結果として発振信号Ｖｏｕｔの周波数が一定に維持されずに変動してしまう。

本発明は、上記に鑑みてなされたものであって、比較器を用いたシュミットトリガーと一定の電流を発生させる定電流源とを用いて、温度および電圧などの周辺の環境変化に依存せずに常に一定の周波数を有する発振信号を出力する、シュミットトリガーを用いたオシレータを提供することを目的とする。

上述した課題を解決し、目的を達成するために、本発明の一態様にかかるシュミットトリガーを用いたオシレータは、一定の大きさの電流を発生する定電流発生部と、前記定電流発生部に接続し、前記定電流発生部から発生した電流をミラーリングする電流ミラーリング部と、前記電流ミラーリング部に接続し、前記電流ミラーリング部を介して印加される電流を供給および遮断するための制御部と、一端を前記制御部に接続するとともに他端を接地接続し、前記制御部から供給される電流を充電するキャパシタと、前記キャパシタに充電される電圧が印加されるとともに、ハイまたはローレベルの電圧を出力するシュミットトリガー部と、前記シュミットトリガー部に接続され、前記シュミットトリガー部から出力される電圧を遅延して出力する電圧遅延部と、を備えたことを特徴とする。

また、本発明の別の態様にかかるシュミットトリガーを用いたオシレータにおいて、前記定電流発生部は、一定の大きさの電流を発生させる定電流源と、ゲートがドレインに接続されてドレインが前記定電流源と接続され、ソースが接地接続された第１ＮＭＯＳトランジスタと、を含むことを特徴とする。

また、本発明のさらに別の態様にかかるシュミットトリガーを用いたオシレータにおいて、前記電流ミラーリング部は、ゲートを前記定電流発生部に接続するとともにソースを接地接続した第２ＮＭＯＳトランジスタと、ゲートをソースに接続するとともに当該ソースを前記第２ＮＭＯＳトランジスタのドレインに接続し、オシレータを駆動させるための駆動電源にドレインを接続した第１ＰＭＯＳトランジスタと、ゲートを前記第１ＰＭＯＳトランジスタのゲートに接続するとともにドレインを前記駆動電源に接続した第２ＰＭＯＳトランジスタと、ゲートを前記定電流発生部に接続するとともにドレインを前記制御部に接続し、ソースを接地接続した第３ＮＭＯＳトランジスタと、を含むことを特徴とする。

また、本発明のさらに別の態様にかかるシュミットトリガーを用いたオシレータにおいて、前記制御部は、ゲートを前記電圧遅延部に接続するとともにドレインを前記第２ＰＭＯＳトランジスタのソースに接続し、ソースを前記キャパシタに接続した第３ＰＭＯＳトランジスタと、ゲートを前記電圧遅延部に接続するとともにドレインを前記第３ＰＭＯＳトランジスタのソースに接続し、ソースを前記第３ＮＭＯＳトランジスタのドレインに接続した第４ＮＭＯＳトランジスタと、を含むことを特徴とする。

また、本発明のさらに別の態様にかかるシュミットトリガーを用いたオシレータにおいて、前記シュミットトリガー部は、少なくともハイおよびロー・トランジション電圧のどちらか一方を発生し、ハイ端子を介して当該ハイ・トランジション電圧を供給するとともにロー端子を介して当該ロー・トランジション電圧を供給する電圧発生部と、一端を前記電圧発生部のハイ端子に接続し、前記ハイ・トランジション電圧を供給または遮断する第１スイッチング手段と、一端を前記電圧発生部のロー端子に接続し、前記ロー・トランジション電圧を供給または遮断する第２スイッチング手段と、非反転入力端子を前記キャパシタの一端に接続するとともに反転入力端子を前記第１スイッチング手段の他端および前記第２スイッチング手段の他端に接続し、前記キャパシタに充電される電圧と前記電圧発生部から供給される電圧とを比較し、ハイまたはローレベルの電圧を出力する比較器と、を含むことを特徴とする。

また、本発明のさらに別の態様にかかるシュミットトリガーを用いたオシレータにおいて、前記電圧遅延部は、前記シュミットトリガー部に接続し、前記シュミットトリガー部から出力される電圧を反転して出力する第１インバータと、前記第１インバータに接続し、前記第１インバータが出力する反転した電圧を再反転して出力する第２インバータと、を含むことを特徴とする。

ここで、前記シュミットトリガー部の第１スイッチング手段は前記電圧遅延部の第１インバータが出力する電圧によって切り替えられ、前記第２スイッチング手段は前記電圧遅延部の第２インバータが出力する電圧によって切り替えられることを特徴とする。

上述した目的、特徴および長所は、添付する図面と関連する後の詳細な説明によってより明確になるものであり、これによって本発明が属する技術分野で通常の知識を有する者であれば本発明の技術的思想を容易に実施することができる。

また、本発明を説明するにあたって、本発明と関連する公知技術に対する具体的な説明が本発明の要旨を不要に濁すおそれがあると判断される場合、それに対する詳細な説明は省略する。

上述したように、本発明に係るシュミットトリガーを用いたオシレータは、周辺環境の変化に依存しない、常に一定の電流を発生させる定電流源と、常に一定の大きさのハイまたはロー・トランジション電圧を供給する電圧発生部とを用いることにより、駆動電源または温度などの周辺環境の変化に依存せずに、常に一定の周波数を有する発振信号を出力できるという効果を奏する。

以下に添付の図面を参照して、本発明に係るシュミットトリガーを用いたオシレータに関して詳細に説明する。

図６は、本発明に係るシュミットトリガーを用いたオシレータを概略的に示した回路図であり、図７は、本発明に係るオシレータに用いられたシュミットトリガーの出力電圧波形図である。

図６に示すように、本発明に係るシュミットトリガーを用いたオシレータは、第１および第２セルラインＬ１，Ｌ２を備え、また、定電流発生部３１０、制御部３２０、キャパシタＣ、電流ミラーリング部３３０、シュミットトリガー部３４０、および電圧遅延部３５０を備える。

定電流発生部３１０は、定電流源３１１と第１ＮＭＯＳトランジスタＮＭ１とからなり、一定の大きさの電流を発生する。

定電流源３１１は、常に一定の大きさの定電流Ｉ_０を発生して出力する。また、第１ＮＭＯＳトランジスタＮＭ１において、ゲートはドレインに接続され、ドレインは定電流源３１１に接続され、ソースは接地接続されている。そして、定電流源３１１から印加される一定の電流の定電流Ｉ_０は接地される。

電流ミラーリング部３３０は、第１および第２セルラインＬ１，Ｌ２と、第１および第２ＰＭＯＳトランジスタＰＭ１，ＰＭ２と、第２および第３ＮＭＯＳトランジスタＮＭ２，ＮＭ３とからなり、定電流発生部３１０により発生される定電流Ｉ_０が第１セルラインＬ１に印加されるとともに、これを第２セルラインＬ２に伝達する。

第１ＰＭＯＳトランジスタＰＭ１は第１セルラインＬ１に備えられており、そのゲートは第２ＰＭＯＳトランジスタＰＭ２のゲートに接続され、ドレインはオシレータを駆動させるための駆動電源ＶＤＤに接続され、ソースは第２ＮＭＯＳトランジスタＮＭ２のドレインに接続されている。

また、第２ＰＭＯＳトランジスタＰＭ２は第２セルラインＬ２に備えられており、そのゲートは第１ＰＭＯＳトランジスタＰＭ１のゲートに接続され、ドレインはオシレータを駆動させるための駆動電源ＶＤＤに接続され、ソースは制御部３２０に接続されている。

第２ＮＭＯＳトランジスタＮＭ２は第１セルラインＬ１に備えられており、第２ＮＭＯＳトランジスタＮＭ２のゲートは定電流発生部３１０の第１ＮＭＯＳトランジスタＮＭ１のゲートに接続され、第２ＮＭＯＳトランジスタＮＭ２のドレインは第１ＰＭＯＳトランジスタＰＭ１のソースに接続され、第２ＮＭＯＳトランジスタＮＭ２のソースは接地接続されている。

また、第３ＮＭＯＳトランジスタＮＭ３は第３セルラインＬ２に備えられており、第３ＮＭＯＳトランジスタＮＭ３のゲートは第１および第２ＮＭＯＳトランジスタＮＭ１，ＮＭ２のゲートに接続され、第３ＮＭＯＳトランジスタＮＭ３のドレインは制御部３２０に接続され、第３ＮＭＯＳトランジスタＮＭ３のソースは接地接続されている。

なお、第２および第３ＮＭＯＳトランジスタＮＭ２，ＮＭ３としては、第１ＮＭＯＳトランジスタＮＭ１と同一の大きさのトランジスタを用いることが好ましい。第１ＮＭＯＳトランジスタＮＭ１と第２および第３ＮＭＯＳトランジスタＮＭ２，ＮＭ３とにおいて、それらのゲートは互いに接続されており、同一のゲート信号の定電流Ｉ_０によってオンになるが、それらに流れる各電流の大きさは、ゲート信号の定電流Ｉ_０とこれらのＶＧＳ値の大きさに応じて決定する。よって、各トランジスタＮＭ１，ＮＭ２，ＮＭ３の大きさが異なる場合、これらに流れる電流が互いに異なる値となってしまう。よって、上記したように、第１、第２および第３ＮＭＯＳトランジスタＮＭ１，ＮＭ２，ＮＭ３の大きさは同一であることが好ましい。

制御部３２０は、第３ＰＭＯＳトランジスタＰＭ３および第４ＮＭＯＳトランジスタＮＭ４からなる。制御部３２０は、オシレータから出力される発振信号Ｖｏｕｔのフィードバックを受けると、第３ＰＭＯＳトランジスタＰＭ３または第４ＮＭＯＳトランジスタＮＭ４のうちいずれか１つを選択して、ハイまたはローレベルの電圧を出力する。

第３ＰＭＯＳトランジスタＰＭ３のゲートは、オシレータから出力される発振信号Ｖｏｕｔのフィードバックを受ける。また、第３ＰＭＯＳトランジスタＰＭ３のドレインは、電流ミラーリング部３３０の第２ＰＭＯＳトランジスタＰＭ２のソースに接続され、第３ＰＭＯＳトランジスタＰＭ３のソースは、第４ＮＭＯＳトランジスタＮＭ４のドレインに接続されている。

第４ＮＭＯＳトランジスタＮＭ４のゲートは、第３ＰＭＯＳトランジスタＰＭ３のゲートに接続されており、オシレータから出力される発振信号Ｖｏｕｔのフィードバックを受ける。また、第４ＮＭＯＳトランジスタＮＭ４のドレインは、第３ＰＭＯＳトランジスタＰＭ３のソースに接続され、第４ＮＭＯＳトランジスタＮＭ４のソースは、電流ミラーリング部３３０の第３ＮＭＯＳトランジスタＮＭ３のドレインに接続されている。

キャパシタＣの一端は、第３ＰＭＯＳトランジスタＰＭ３のソースと第４ＮＭＯＳトランジスタＮＭ４のドレインとの接点Ｎ１に接続するとともに、他端は接地接続されている。そして、キャパシタＣは、制御部３１０から出力される電圧を充電する。

シュミットトリガー部３４０は、比較器３４１、第１および第２スイッチング手段Ｓ１，Ｓ２、および電圧発生部３４２からなり、キャパシタＣにより充電される電圧が接点Ｎ１を介して印加され、パルスからなる矩形波の電圧を出力する。

比較器３４１において、その非反転端子（＋）は、キャパシタＣの一端、すなわち、接点Ｎ１に接続され、反転端子（−）は、第１および第２スイッチング手段Ｓ１，Ｓ２の一端に接続されている。そして、比較器３４１は、キャパシタＣに充電された電圧と第１または第２スイッチング手段Ｓ１，Ｓ２を介して印加される電圧を比較して、ハイまたはローレベルの出力電圧Ｖｏを出力する。

電圧発生部３４２は、ハイまたはロー・トランジション電圧Ｖ_Ｈ，Ｖ_Ｌを発生するとともに、これを外部に供給するためのハイ端子とロー端子を有する。そして、電圧発生部３４２は、第１および第２スイッチング手段Ｓ１，Ｓ２のうち被選択スイッチング手段を介してハイまたはロー・トランジション電圧Ｖ_Ｈ，Ｖ_Ｌを比較器３４１の反転端子（−）に供給する。

なお、電圧発生部３４２としては、温度と電圧などの周辺環境の変化に依存せずに常に一定の電圧を有するバンド・ギャップ・リファレンス電圧（ｂａｎｄｇａｐ−ｒｅｆｅｒｅｎｃｅ ｖｏｌｔａｇｅ）発生回路を用いることができる。

第１スイッチング手段Ｓ１の一端は比較器３４１の反転端子（−）に接続されているとともに、他端は電圧発生部３４２のハイ端子に接続されている。そして、第１スイッチング手段Ｓ１は、電圧遅延部３５０から印加される電圧によってオン／オフされ、比較器３４１に対してハイ・トランジション電圧Ｖ_Ｈを供給または遮断する。

また、第２スイッチング手段Ｓ２の一端は比較器３４１の反転端子（−）に接続されているとともに、他端は電圧発生部３４２のロー端子に接続されている。そして、第２スイッチング手段Ｓ２は、電圧遅延部３５０から印加される電圧によってオン／オフされ、比較器３４１に対してロー・トランジション電圧Ｖ_Ｌを供給または遮断する。

電圧遅延部３５０は、第１および第２インバータ３５１，３５２からなる。また、電圧遅延部３５０は、シュミットトリガー部３４０に接続されており、シュミットトリガー部３４０から印加される矩形波の出力電圧Ｖｏを所定時間遅延して出力する。

なお、第１インバータ３５１は、シュミットトリガー部３４０から出力される出力電圧Ｖｏを遷移して出力し、遷移された電圧を第１スイッチング手段Ｓ１に供給する。また、第２インバータ３５２は、第１インバータ３５２において遷移された電圧を再遷移して出力し、これを第２スイッチング手段Ｓ２に供給する。これにより、第１および第２スイッチング手段Ｓ１，Ｓ２はオン／オフされる。

上記したオシレータの駆動について、以下に説明する。まず、定電流発生部３１０が発生する定電流Ｉ_０により、第１および第２ＮＭＯＳトランジスタＮＭ１，ＮＭ２がオンになる。第２ＮＭＯＳトランジスタＮＭ２がオンになると、第１セルラインＬ１には、定電流Ｉ_０と同一の大きさの電流Ｉ_０が流れる。

この時、電流ミラーリング部３３０によって第１セルラインＬ１に流れる電流Ｉ_０が第２セルラインＬ２にも流れる。そして、制御部３２０は、電圧遅延部３５０からフィードバックされた電圧がローレベルである場合、第３ＰＭＯＳトランジスタＰＭ３をオンにしてキャパシタＣを充電する。一方、制御部３２０は、電圧遅延部３５０からフィードバックされた電圧がハイレベルである場合、第４ＮＭＯＳトランジスタＮＭ４をオンにして第３ＮＭＯＳトランジスタＮＭ３を介して接地する。

これにより、シュミットトリガー部３４０には、制御部３２０により充放電されるキャパシタＣの電圧が印加される。そして、シュミットトリガー部３４０の出力電圧Ｖｏの波形を表す図７に示すように、キャパシタＣに充電された電圧、すなわち、接点Ｎ１にかかる電圧Ｖ_Ｎ１が上昇する。ハイ・トランジション電圧Ｖ_Ｈに対応するＸにおいては、それに対応するＸ’において出力電圧Ｖｏがローレベルからハイレベルに遷移し、電圧Ｖ_Ｎ１が下降する。そして、ロー・トランジション電圧Ｖ_Ｌに対応するＺにおいては、それに対応するＺ’において出力電圧Ｖｏがハイレベルからローレベルに遷移される。

このように、本発明に係るシュミットトリガーを用いたオシレータは、周辺環境の変化に依存しない常に一定の定電流Ｉ_０を発生させる定電流源３１１を用いることによって、シュミットトリガー部３４０に供給される電圧を一定に維持することができ、オシレータ部から発生する発振信号Ｖｏｕｔの周波数を一定に維持することができる。

また、シュミットトリガー部３４０は、比較器３４１と、周辺環境の変化に依存しない一定の大きさのハイまたはロー・トランジション電圧Ｖ_Ｈ，Ｖ_Ｌを供給する電圧発生部３４２とを用いることにより、一定の周波数を有する発振信号Ｖｏｕｔを発生することができる。

上述した本発明の好ましい実施形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

従来の遅延セルを用いたオシレータの回路図である。 従来のシュミットトリガーを用いたオシレータの回路図である。 従来の図２のオシレータに用いられたシュミットトリガーの回路図である。 従来の図２のオシレータに用いられたシュミットトリガーの出力電圧波形図である。 従来のシュミットトリガーを用いたオシレータの出力電圧波形図である。 本発明に係るシュミットトリガーを用いたオシレータを概略的に示した回路図である。 本発明に係るオシレータに用いられたシュミットトリガーの出力電圧波形図である。

符号の説明

３１０ 定電流発生部
３１１ 定電流源
３２０ 制御部
３３０ 電流ミラーリング部
３４０ シュミットトリガー部
３４１ 比較器
３４２ 電圧発生部
３５０ 電圧遅延部
３５１ 第１インバータ
３５２ 第２インバータ
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
ＮＭ１〜ＮＭ４ ＮＭＯＳトランジスタ
ＰＭ１〜ＰＭ３ ＰＭＯＳトランジスタ

Claims (10)

1. 一定の大きさの電流を発生する定電流発生部と、
   前記定電流発生部に接続し、前記定電流発生部により発生される電流をミラーリングする電流ミラーリング部と、
   前記電流ミラーリング部に接続し、前記電流ミラーリング部を介して印加される電流を供給および遮断するための制御部と、
   一端を前記制御部に接続するとともに他端を接地接続し、前記制御部から供給される電流を充電するキャパシタと、
   前記キャパシタに充電される電圧が印加されるとともに、ハイまたはローレベルの電圧を出力するシュミットトリガー部と、
   前記シュミットトリガー部に接続し、前記シュミットトリガー部から出力される電圧を遅延して出力する電圧遅延部と、
   を備えたことを特徴とするシュミットトリガーを用いたオシレータ。
2. 前記定電流発生部は、
   一定の大きさの電流を発生する定電流源と、
   ゲートをドレインに接続するとともに当該ドレインを前記定電流源に接続し、ソースを接地接続した第１ＮＭＯＳトランジスタと、
   を含むことを特徴とする請求項１に記載のシュミットトリガーを用いたオシレータ。
3. 前記電流ミラーリング部は、
   ゲートを前記定電流発生部に接続するとともにソースを接地接続した第２ＮＭＯＳトランジスタと、
   ゲートをソースに接続するとともに当該ソースを前記第２ＮＭＯＳトランジスタのドレインに接続し、オシレータを駆動させるための駆動電源にドレインを接続した第１ＰＭＯＳトランジスタと、
   ゲートを前記第１ＰＭＯＳトランジスタのゲートに接続するとともにドレインを前記駆動電源に接続した第２ＰＭＯＳトランジスタと、
   ゲートを前記定電流発生部に接続するとともにドレインを前記制御部に接続し、ソースを接地接続した第３ＮＭＯＳトランジスタと、
   を含むことを特徴とする請求項１又は２に記載のシュミットトリガーを用いたオシレータ。
4. 前記第２および第３ＮＭＯＳトランジスタは、前記第１ＮＭＯＳトランジスタと同一の大きさを有することを特徴とする請求項３に記載のシュミットトリガーを用いたオシレータ。
5. 前記制御部は、
   ゲートを前記電圧遅延部に接続するとともにドレインを前記第２ＰＭＯＳトランジスタのソースに接続し、ソースを前記キャパシタに接続した第３ＰＭＯＳトランジスタと、
   ゲートを前記電圧遅延部に接続するとともにドレインを前記第３ＰＭＯＳトランジスタのソースに接続し、ソースを前記第３ＮＭＯＳトランジスタのドレインに接続した第４ＮＭＯＳトランジスタと、
   を含むことを特徴とする請求項３又は４に記載のシュミットトリガーを用いたオシレータ。
6. 前記シュミットトリガー部は、
   少なくともハイおよびロー・トランジション電圧のどちらか一方を発生し、ハイ端子を介して当該ハイ・トランジション電圧を供給するとともにロー端子を介して当該ロー・トランジション電圧を供給する電圧発生部と、
   一端を前記電圧発生部のハイ端子に接続し、前記ハイ・トランジション電圧を供給または遮断する第１スイッチング手段と、
   一端を前記電圧発生部のロー端子に接続し、前記ロー・トランジション電圧を供給または遮断する第２スイッチング手段と、
   非反転入力端子を前記キャパシタの一端に接続するとともに反転入力端子を前記第１スイッチング手段の他端および前記第２スイッチング手段の他端に接続し、前記キャパシタに充電される電圧と前記電圧発生部から供給される電圧とを比較し、ハイまたはローレベルの電圧を出力する比較器と、
   を含むことを特徴とする請求項１〜５のいずれか１項に記載のシュミットトリガーを用いたオシレータ。
7. 前記電圧発生部は、バンド・ギャップ・リファレンス電圧発生回路であることを特徴とする請求項６に記載のシュミットトリガーを用いたオシレータ。
8. 前記電圧遅延部は、
   前記シュミットトリガー部に接続し、前記シュミットトリガー部から出力される電圧を反転して出力する第１インバータと、
   前記第１インバータに接続し、前記第１インバータが出力する反転した電圧を再反転して出力する第２インバータと、
   を含むことを特徴とする請求項１〜７のいずれか１項に記載のシュミットトリガーを用いたオシレータ。
9. 前記第１スイッチング手段は、前記第１インバータが出力する電圧によって切り替えられることを特徴とする請求項６または７に記載のシュミットトリガーを用いたオシレータ。
10. 前記第２スイッチング手段は、前記第２インバータが出力する電圧によって切り替えられることを特徴とする請求項６または７に記載のシュミットトリガーを用いたオシレータ。

Images