JP2008131500A - デジタルローパスフィルタ - Google Patents

Abstract

【課題】演算量を少なくし、回路規模を小さくできるデジタルローパスフィルタを提供する。
【解決手段】デジタルローパスフィルタ１００に、入力信号に第一フィードバック項を減算する第一減算器１１１、第一減算器１１１の出力信号に被定数ｋ_１を乗算する第一乗算器１１２、入力信号を所定のサンプリング時間遅延する第一遅延器１１３、第一遅延器１１３の出力信号に第一乗算器１１２の出力信号を加算したものを第一遅延器１１３の入力信号とする第一加算器１１４、第一加算器１１４の出力信号に第一フィードバック項を減算する第二減算器１２１、第二減算器１２１の出力信号に被定数ｋ_２を乗算する第二乗算器１２２、入力信号を所定のサンプリング時間遅延したものを第一フィードバック項とする第二遅延器１２３、第二遅延器１２３の出力信号に第二乗算器１２２の出力信号を加算したものを第二遅延器１２３に入力する第二加算器１２４、を具備した。
【選択図】図１

Description

本発明は、デジタルフィルタ、特に再帰形ＩＩＲ（Ｉｎｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）デジタルローパスフィルタに関し、小回路規模・低コストで、かつカットオフ周波数の可変にも応用可能なデジタルフィルタの演算フロー構成方法に関する。

従来、アナログ信号を離散時間サンプリングしたデジタルデータから所望の周波数領域以外の不要な成分を除去する等の目的で使用されるデジタルローパスフィルタの技術は公知となっている。
このようなデジタルローパスフィルタの例としては、ΔΣ型Ａ−Ｄ変換器においてデジタル入力信号の高周波領域の量子化雑音を除去するデシメーションフィルタ等が挙げられる。

デジタルローパスフィルタの構成は一般に再帰形フィルタ（Ｒｅｃｕｒｓｉｖｅ Ｆｉｌｔｅｒ）と非再帰形フィルタ（Ｎｏｎ−Ｒｅｃｕｒｓｉｖｅ Ｆｉｌｔｅｒ）とに大別されるが、製造コストの削減という点では演算量およびフィルタ係数の数が比較的少ない再帰形フィルタが適している。
再帰形フィルタは、一部の例外を除いてＩＩＲフィルタ、すなわちインパルス応答の継続時間が無限のフィルタである。以下では、説明の便宜上、再帰型フィルタをＩＩＲフィルタと呼ぶこととする。

ＩＩＲフィルタの設計は、一般的には以下の（１）から（３）の手順で行われる。
（１）ＩＩＲフィルタに要求される周波数特性に基づいて、基準となるアナログフィルタの特性（カットオフ周波数ｆ_０およびクオリティファクターＱを含む）、およびアナログフィルタのｓ領域（ｓ＝ｊω：複素（角）周波数、ω＝２πｆ：角周波数）における伝達関数Ｈ（ｓ）を決定する。伝達関数Ｈ（ｓ）は、一般に分母および分子の両方がｓの多項式で表され、全体としてはｓの有理関数となる。
（２）ｓ領域の伝達関数Ｈ（ｓ）をｚ領域の伝達関数Ｈ（ｚ）に変換する、いわゆるｓ−ｚ変換を行う。
（３）ｚ領域の伝達関数Ｈ（ｚ）を差分方程式とすることにより、ＩＩＲフィルタの演算フロー（構成）を決定する。

上記ｓ−ｚ変換の例としては、インパルス不変変換法（Ｉｍｐｕｌｓｅ−Ｉｎｖａｒｉａｎｔ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）、双１次変換法（Ｂｉ−Ｌｉｎｅａｒ Ｔｒａｎｓｆｏｒｍａｔｉｏｎ）が知られている。
特に、双１次変換法は、デジタルフィルタの標準的な設計方法としてしばしば用いられるものである。

また、ＩＩＲフィルタの演算フロー（構成）としては、直接形Ｉ（Ｄｉｒｅｃｔ Ｆｏｒｍ Ｉ）および直接形ＩＩ（Ｄｉｒｅｃｔ Ｆｏｒｍ ＩＩ）がしばしば用いられる。

このようなＩＩＲフィルタのうち、３次以上の高次フィルタの構成としては、図１５に示す如く、ＩＩＲフィルタのｓ領域の伝達関数Ｈ（ｓ）を１次フィルタと２次フィルタ（Ｂｉｑｕａｄ Ｆｉｌｔｅｒ；バイカッドフィルタ）の積の形に因数分解し、これら１次フィルタと２次フィルタを多段接続した縦続形（Ｃａｓｃａｄｅ Ｆｏｒｍ）フィルタが知られている。
縦続形フィルタは、一般に有限長演算における演算誤差が小さいことが知られていることから、上記１次フィルタおよび２次フィルタはＩＩＲフィルタの基本構成要素であるといえる。

このような２次フィルタ（バイカッドフィルタ）のうち、バイカッドローパスフィルタのｓ領域の伝達関数Ｈ（ｓ）を双１次変換によりｚ領域の伝達関数Ｈ（ｚ）にｓ−ｚ変換した場合、当該Ｈ（ｚ）は以下の数５に示す如く、分母および分子の両方がｚの二次関数で表された有理関数となる。

数５より、上記バイカッドローパスフィルタのフィルタ係数は５個（ａ_０、ａ_１、ａ_２、ｂ_１、ｂ_２）である。これを直接型Ｉ（Ｄｉｒｅｃｔ Ｆｏｒｍ Ｉ）および直接型ＩＩ（Ｄｉｒｅｃｔ Ｆｏｒｍ ＩＩ）の演算フローで表すと、それぞれ図１６の（ａ）および図１６の（ｂ）の如くとなる。

２次フィルタ（バイカッドフィルタ）のうち、バイカッドローパスフィルタのｓ領域の伝達関数Ｈ（ｓ）をインパルス不変変換法によりｚ領域の伝達関数Ｈ（ｚ）にｓ−ｚ変換した場合、当該Ｈ（ｚ）は以下の数６に示す如く、分母および分子の両方がｚの二次関数で表された有理関数となる。

数６より、上記バイカッドローパスフィルタのフィルタ係数は３個（ａ_０、ｂ_１、ｂ_２）である。これを直接型Ｉ（Ｄｉｒｅｃｔ Ｆｏｒｍ Ｉ）の演算フローで表すと、図１７の如くとなる。

アナログバイカッドローパスフィルタでは通常、低周波ゲインＡ_０を１と仮定して良いため、カットオフ周波数ｆ_０およびクオリティファクターＱの二つの特性パラメータを定めることによりアナログバイカッドローパスフィルタの特性を設定することが可能である。

しかし、上記の如く従来の直接形Ｉまたは直接形ＩＩを用いてこれをデジタルフィルタに置換した場合、フィルタ係数、および１演算周期における乗算回数が少なくとも３回は必要となる。このようなデジタルフィルタの例としては、特許文献１に記載のデジタルフィルタが挙げられる。

デジタルフィルタにおける乗算は加算演算を入力データ（入力されたデータ）のビット数分繰り返すことにより行うことから、乗算器（乗算回路）は入力データのビット数の二乗個の全加算器からなる構成となり、一般に加算器や減算器に比べて回路規模が大きくなる。そして、演算の精度が要求されて入力データのビット数が大きくなるほどその傾向が顕著になるという問題がある。
すなわち、ｓ−ｚ変換された伝達関数Ｈ（ｚ）のフィルタ係数は１ビットで表すことが可能な単純な数値（例えば、２^ｎや１／２^ｎ）ではなく、一般に十ビットから十数ビット（演算の精度が要求される場合にはそれ以上）の演算ビット数が必要であり、このような入力データの乗算を行う乗算器は実際の回路として実現する場合に加算器や減算器に比べて非常に大型化する。

演算回路の大規模化を回避する方法としては乗算器の演算ビット数を小さくすることが考えられるが、切り捨てによる演算誤差が発生することとなり、演算の精度が要求される場合には徒に演算ビット数を小さくすることができない。

さらに、カットオフ周波数ｆ_０、クオリティファクターＱ、あるいは低周波ゲインＡ_０を回路の周囲の状況や入力データ（デジタル信号）の種類等に応じて変更したい場合等、デジタルフィルタの特性を可変させたい場合にも、従来の直接形Ｉまたは直接形ＩＩによる演算フローでは回路規模が大きくなってしまうという問題がある。
例えば、双１次変換法による演算フローにおいてカットオフ周波数ｆ_０を可変させる場合、伝達関数Ｈ（ｚ）のフィルタ係数をカットオフ周波数ｆ_０に比例するような簡単な式で表すことができず、通常は二次以上の多項式あるいはそれ以上の複雑な式となり、これを実現するためには回路規模が大きくなってしまう。

また、ローパスフィルタの場合、その低周波ゲインＡ_０はカットオフ周波数ｆ_０やクオリティファクターＱの値によらず１または一定値であることが要求されることが多いが、カットオフ周波数ｆ_０やクオリティファクターＱを変化させるためにフィルタ係数を変化させると、その演算式によっては演算の途中におけるフィルタ係数の演算ビット数が変化してしまい、演算の切り上げまたは切り捨てが発生して低周波ゲインＡ_０が変化してしまうという問題がある。
例えば、ΔΣ型Ａ−Ｄ変換器のデシメーションフィルタの場合、低周波領域では１６〜２４ビットの高い出力精度が求められる場合が多いが、フィルタ係数を変更することにより低周波ゲインまで変動してしまうと、入力信号のＤＣレベルが一定であっても出力信号のＤＣレベルが変動してしまい、ひいては高精度なデジタルローパスフィルタを実現することが困難である。
特開平１０−１５０３４４号公報

本発明は以上の如き状況に鑑み、演算量を少なくし、ひいては回路規模を小さくすることが可能なデジタルローパスフィルタを提供するものである。

本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段を説明する。

即ち、請求項１においては、
入力信号に第一フィードバック項を減算したものを出力する第一減算器と、
前記第一減算器の出力信号に被定数ｋ_１を乗算したものを出力する第一乗算器と、
入力信号を所定のサンプリング時間遅延したものを出力する第一遅延器と、
前記第一遅延器の出力信号に前記第一乗算器の出力信号を加算したものを出力し、これを前記第一遅延器に入力する第一加算器と、
前記第一加算器の出力信号に前記第一フィードバック項を減算したものを出力する第二減算器と、
前記第二減算器の出力信号に被定数ｋ_２を乗算したものを出力する第二乗算器と、
入力信号を所定のサンプリング時間遅延したものを前記第一フィードバック項として出力する第二遅延器と、
前記第二遅延器の出力信号に前記第二乗算器の出力信号を加算したものを出力し、これを前記第二遅延器に入力する第二加算器と、
を具備するものである。

請求項２においては、
前記被定数ｋ_１を所望のサンプリング周期Ｔ、所望のクオリティファクターＱおよび所望のカットオフ周波数ｆ_０を用いて以下の数１または数２で表されるように設定するとともに、前記被定数ｋ_２を前記所望のサンプリング周期Ｔ、前記所望のクオリティファクターＱおよび前記所望のカットオフ周波数ｆ_０を用いて以下の数３または数４で表されるように設定するものである。

請求項３においては、
前記第一減算器の前段または前記第二加算器の後段に配置され、入力信号を所定のサンプリング時間遅延したものを出力する追加遅延器を具備するものである。

請求項４においては、
前記第二加算器の後段に配置され、入力信号の移動平均を出力する移動平均フィルタを具備するものである。

請求項５においては、
前記被定数ｋ_１と前記被定数ｋ_２との比を１：２に設定するものである。

請求項６においては、
前記被定数ｋ_１と前記被定数ｋ_２との比を１：３に設定するものである。

請求項７においては、
入力信号に第二フィードバック項を減算したものを出力する第三減算器と、
前記第三減算器の出力信号に被定数ｋ_３を乗算したものを出力する第三乗算器と、
入力信号を所定のサンプリング時間遅延したものを第二フィードバック項として出力する第三遅延器と、
前記第三遅延器の出力信号に前記第三乗算器の出力信号を加算したものを出力し、これを前記第三遅延器に入力する第三加算器と、
を具備し、
前記第三減算器、第三乗算器、第三遅延器および第三加算器を前記第一減算器の前段または前記第二加算器の後段に配置し、
前記被定数ｋ_１と前記被定数ｋ_２と前記被定数ｋ_３との比を１：１：１に設定するものである。

請求項８においては、
前記被定数ｋ_１および前記被定数ｋ_２を可変とするものである。

請求項９においては、
前記被定数ｋ_１および前記被定数ｋ_２を前記カットオフ周波数ｆ_０に略比例して可変とするものである。

請求項１０においては、
前記被定数ｋ_１を固定し、前記被定数ｋ_２を可変とするものである。

請求項１１においては、
前記第二乗算器の演算データ長を前記第一乗算器の演算データ長よりも短く設定するものである。

本発明の効果は、演算量を少なくし、ひいては回路規模を小さくすることができることである。

以下では図１乃至図４を用いて本発明に係るデジタルローパスフィルタの第一実施例であるデジタルローパスフィルタ１００について説明する。

図１に示す如く、デジタルローパスフィルタ１００は主として前段部１１０および後段部１２０を具備する。前段部１１０は第一減算器１１１、第一乗算器１１２、第一遅延器１１３および第一加算器１１４を具備し、後段部１２０は第二減算器１２１、第二乗算器１２２、第二遅延器１２３および第二加算器１２４を具備する。

第一減算器１１１は、入力信号に第一フィードバック項を減算したものを出力するものである。
「入力信号」は前段から送信されてきたデータを指すものであり、本実施例の第一減算器１１１の場合にはデジタル信号系列の入力データ（デジタルローパスフィルタ１００に入力される所定のビット数を有するデジタルデータであり、後述する入力信号列ｘ（ｎ）に相当する）を指す。「第一フィードバック項」については後述する。

第一乗算器１１２は、第一減算器１１１の出力信号（すなわち、デジタル信号系列の入力データに第一フィードバック項を減算したもの）に被定数ｋ_１を乗算したものを出力するものである。被定数ｋ_１の詳細については後述する。

第一遅延器１１３は、入力信号を所定のサンプリング時間遅延したものを出力するものである。
本実施例の場合、第一遅延器１１３への「入力信号」は、後述する第一加算器１１４の出力信号である。
また、「所定のサンプリング時間」の長さは、通常はデジタルローパスフィルタが適用されるデジタル回路等における１サンプリング周期であるが、デジタルローパスフィルタの用途等に応じて適宜選択可能することも可能である。

第一加算器１１４は、第一遅延器１１３の出力信号（すなわち、第一遅延器１１３への入力信号を所定のサンプリング時間遅延したもの）に第一乗算器１１２の出力信号（すなわち、第一減算器１１１の出力信号に被定数ｋ_１を乗算したもの）を加算したものを出力し、これを第一遅延器１１３に入力するものである。
なお、第一加算器１１４の出力信号は、第一遅延器１１３の入力信号となるだけでなく、後述する第二減算器１２１の入力信号ともなる。

第二減算器１２１は、第一加算器１１４の出力信号（すなわち、第一遅延器１１３の出力信号に第一乗算器１１２の出力信号を加算したもの）に第一フィードバック項を減算したものを出力するものである。「第一フィードバック項」については後述する。

第二乗算器１２２は、第二減算器１２１の出力信号（すなわち、第一加算器１１４の出力信号に第一フィードバック項を減算したもの）に被定数ｋ_２を乗算したものを出力するものである。被定数ｋ_２の詳細については後述する。

第二遅延器１２３は、入力信号を所定のサンプリング時間遅延したものを第一フィードバック項として出力するものである。
従って、本実施例における第一減算器１１１および第二減算器１２１に入力される「第一フィードバック項」は、第二遅延器１２３の出力信号である。
本実施例の場合、第二遅延器１２３への「入力信号」は、後述する第二加算器１２４の出力信号である。
また、「所定のサンプリング時間」の長さは、前述した第一遅延器１１３と同様に、通常はデジタルローパスフィルタが適用されるデジタル回路等における１サンプリング周期であるが、デジタルローパスフィルタの用途等に応じて適宜選択することも可能である。

第二加算器１２４は、第二遅延器１２３の出力信号（第二遅延器１２３への入力信号を所定のサンプリング時間遅延したもの）に第二乗算器１２２の出力信号（第二減算器１２１の出力信号に被定数ｋ_２を乗算したもの）を加算したものを出力し、これを第二遅延器１２３に入力するものである。
また、本実施例では、第二加算器１２４の出力信号（すなわち、第二遅延器１２３の出力信号に第二乗算器１２２の出力信号を加算したもの）を第二遅延器１２３に入力するだけでなく、第二加算器１２４の出力信号をデジタルローパスフィルタ１００の出力データとする（第二加算器１２４の出力信号をデジタルローパスフィルタ１００の出力データとして出力する）。

デジタルローパスフィルタ１００への入力信号列（デジタル信号系列の入力データ）をｘ（ｎ）、デジタルローパスフィルタ１００からの出力信号列（出力データ）をｙ（ｎ）、第一加算器１１４の信号列（出力信号）をｕ（ｎ）とすると、デジタルローパスフィルタ１００の演算フロー（構成）は以下の数７および数８で表される。

数７および数８に示す如く、デジタルローパスフィルタ１００の演算フロー（構成）はデジタルローパスフィルタ１００への入力信号列ｘ（ｎ）、デジタルローパスフィルタ１００からの出力信号列ｙ（ｎ）の他に、中間の（第三の）信号列ｕ（ｎ）を定義し、差分、係数乗算、積分の各演算を二回繰り返すものである。
数７における被定数ｋ_１および数８における被定数ｋ_２はフィルタ係数であり、デジタルローパスフィルタ１００は、二つの乗算器（第一乗算器１１２および第二乗算器１２２）および二つのフィルタ係数メモリを用いて実現することが可能である。
このように、従来の入力信号列ｘ（ｎ）および出力信号列ｙ（ｎ）の間の差分方程式、あるいはｚ領域における伝達関数Ｈ（ｚ）＝Ｙ（ｚ）／Ｘ（ｚ）から置換した直接形等の演算フローを用いずに、デジタルローパスフィルタ１００の演算フロー（構成）を中間の（第三の）信号列ｕ（ｎ）を定義して組み立てることにより、デジタル演算に置換した場合に乗算を行う回数を極力削減することが可能である。

以上の如く、デジタルローパスフィルタ１００は、
入力信号（本実施例の場合、デジタル信号系列の入力データ）に第一フィードバック項を減算したものを出力する第一減算器１１１と、
第一減算器１１１の出力信号に被定数ｋ_１を乗算したものを出力する第一乗算器１１２と、
入力信号（本実施例の場合、第一加算器１１４の出力信号）を所定のサンプリング時間遅延したものを出力する第一遅延器１１３と、
第一遅延器１１３の出力信号に第一乗算器１１２の出力信号を加算したものを出力し、これを第一遅延器１１３に入力する第一加算器１１４と、
第一加算器１１４の出力信号に第一フィードバック項を減算したものを出力する第二減算器１２１と、
第二減算器１２１の出力信号に被定数ｋ_２を乗算したものを出力する第二乗算器１２２と、
入力信号（本実施例の場合、第二加算器１２４の出力信号）を所定のサンプリング時間遅延したものを第一フィードバック項として出力する第二遅延器１２３と、
第二遅延器１２３の出力信号に第二乗算器１２２の出力信号を加算したものを出力し、これを第二遅延器１２３に入力する第二加算器１２４と、
を具備するものである。

このように構成することは、以下の効果を奏する。
すなわち、デジタルローパスフィルタ１００を二つの乗算器（第一乗算器１１２および第二乗算器１２２）および二つのフィルタ係数メモリを用い、残りは加算器や減算器、遅延器といったシンプルな素子（回路）を用いて実現することが可能であり、回路規模への影響が大きい乗算器の数を従来の直接形Ｉや直接形ＩＩによる演算フローを用いた場合（図１６および図１７参照）よりも少なくすることが可能である。
なお、図１に示すデジタルローパスフィルタ１００は加減算を４回、乗算を２回、遅延を２回する構成であり、図１７に示す従来の直接形のデジタルフィルタは加減算を２回、乗算を３回、遅延を２回する構成であることから、デジタルローパスフィルタ１００は加減算については従来のものよりも演算回数が増えている。しかし、乗算は取り扱うデータのビット数分の加算演算であることから、デジタルローパスフィルタ１００は図１７に示す従来の直接形のデジタルフィルタよりも実質的な演算量および回路規模を遙かに小さくすることが可能である。

また、前段部１１０の演算および後段部１２０の演算は、入力値（ｘ（ｎ）またはｕ（ｎ））および乗算時の係数（ｋ_１またはｋ_２）が異なるが演算の形態が略同じであることから、同じ演算回路（演算コア）を用いて入力値および乗算時の係数を入れ替えて繰り返し演算することが可能である。従って、実際に回路を実現する際に乗算器を含む演算コアおよびソフトウェアにおける演算サブルーチンを一個で達成することが可能であり、回路規模を更に小さくすることが可能である。

さらに、従来の直接形のデジタルフィルタの場合、乗算器の入力のビット数をデジタルフィルタの入力データや出力データのビット数と同じとしなければならないのに対して、デジタルローパスフィルタ１００の場合、前段の回路等によりデジタルローパスフィルタ１００への入力信号の急激な変化が制限されている（デジタルローパスフィルタ１００への入力信号の変化が所定の範囲に抑えられている）ような場合には減算器（第一減算器１１１および第二減算器１２１）の出力のビット数はデジタルローパスフィルタ１００への入力データのビット数に比べて小さくなるので、その分乗算器（第一乗算器１１２および第二乗算器１２２）の入力のビット数を小さくし、当該乗算器の回路規模を小さくすることが可能である。
なお、仮にデジタルローパスフィルタ１００への入力信号（入力データ）が急激に変化し、乗算器（第一乗算器１１２および第二乗算器１２２）の入力のビット数を上回って演算オーバーフローが発生した場合でも、当該演算オーバーフローが発生したときの乗算器の出力信号を最大値にクランプする構成とすれば出力変化の傾き（微分係数）に対する制限がかかるのみであり、デジタルローパスフィルタとして問題となることは希である。また、乗算器を浮動小数点演算とすることにより容易に問題を解消することが可能である。

結果として、デジタルローパスフィルタ１００は乗算器の数を少なくすることにより全体としての演算量を少なくすることが可能であるとともに、全体の回路規模を小さくすることが可能であり、ひいては回路の製造コストを削減することが可能である。
特に、演算の精度が要求される場合等、演算データ長（取り扱うデータのビット数）が大きい場合に有効である。

以下では、デジタルローパスフィルタ１００における被定数ｋ_１および被定数ｋ_２の設定方法について説明する。なお、被定数ｋ_１および被定数ｋ_２の設定方法には幾つか考えられるが、ここではアナログフィルタのインパルス応答とデジタルフィルタのインパルス応答とを一致させる、いわゆる「インパルス不変変換法」と同様の考え方に基づく被定数ｋ_１および被定数ｋ_２の設定方法の一例について説明する。

デジタルローパスフィルタ１００における被定数ｋ_２は、カットオフ周波数ｆ_０、カットオフ角周波数ω_０（＝２πｆ_０）、クオリティファクターＱ、サンプリング周波数ｆｓ、サンプリング周期Ｔ（＝１／ｆｓ）を用いて、以下の数９で表される。

クオリティファクターＱ≦１／２のとき、デジタルローパスフィルタ１００における被定数ｋ_１は、カットオフ周波数ｆ_０、カットオフ角周波数ω_０（＝２πｆ_０）、クオリティファクターＱ、サンプリング周波数ｆｓ、サンプリング周期Ｔ（＝１／ｆｓ）を用いて、以下の数１０で表される。

クオリティファクターＱ＞１／２のとき、デジタルローパスフィルタ１００における被定数ｋ_１は、カットオフ周波数ｆ_０、カットオフ角周波数ω_０（＝２πｆ_０）、クオリティファクターＱ、サンプリング周波数ｆｓ、サンプリング周期Ｔ（＝１／ｆｓ）を用いて、以下の数１１で表される。なお、Ｑ＝１／２のとき、数１０と数１１とは全く同じ式となる。

数９、数１０および数１１に示す如く、被定数ｋ_１および被定数ｋ_２は指数関数や三角関数を含む複雑な式で表される。特に、被定数ｋ_１についてはクオリティファクターＱの値によって場合分け（数１０または数１１）する必要があり、さらに複雑である。
しかし、（ω_０Ｔ／Ｑ）≪１かつω_０Ｔ≪１の場合には、数１０および数１１をテイラー展開して多項式近似（ｎ次近似）することにより、デジタルローパスフィルタ１００における被定数ｋ_１および被定数ｋ_２をそれぞれ以下の数１２および数１３で表すことが可能である。

以下では、図２乃至図４を用いて、数９乃至数１１で表される被定数ｋ_１および被定数ｋ_２を数１２および数１３で表されるテイラー展開によるｎ次近似式で取り扱う場合の両者の間の誤差（精度）について説明する。

図２は、Ｑおよびω_０Ｔの値に対する被定数ｋ_１の式（数１１）、およびこれのテイラー展開によるｎ次近似式（数１２）を示すものである。
Ｑ＝２の場合、ω_０Ｔ＜１（（ｆ_０／ｆｓ）＜１／（２π））であれば被定数ｋ_１のテイラー展開による一次近似式（図２中の（２））および三次近似式（図２中の（３））のいずれも、数１１に示す被定数ｋ_１の式（図２中の（１））に対して数％程度の誤差しかなく、特に、三次近似式に関しては数１１に示す被定数ｋ_１の式とほとんど重なっている。Ｑ＝１の場合（図２中の（４）、（５）、（６））およびＱ＝０．５の場合（図２中の（７）、（８）、（９））も同様である。

従って、数１１に示す如き複雑な式で表される被定数ｋ_１を、数１２に示す如きシンプルなテイラー展開による一次近似式、三次近似式あるいはそれ以上の高次近似式で表しても、デジタルフィルタとしての十分な精度を確保することが可能である。

図３は、Ｑの値が比較的大きい場合（例えば、Ｑ＝１，２）において、Ｑおよびω_０Ｔの値に対する被定数ｋ_２の式（数９）、およびこれのテイラー展開によるｎ次近似式（数１３）を示すものである。
Ｑ＝１の場合、ω_０Ｔ＜０．６２８（（ｆ_０／ｆｓ）＜１／１０）であれば、被定数ｋ_２のテイラー展開による三次近似式（図３中の（４））は数９に示す被定数ｋ_２の式（図３中の（１））に対して数％程度の誤差しかない。
Ｑ＝１の場合、ω_０Ｔ＜０．５であれば、被定数ｋ_２のテイラー展開による二次近似式（図３中の（３））は数９に示す被定数ｋ_２の式（図３中の（１））に対して数％程度の誤差しかない。
Ｑ＝１の場合、ω_０Ｔ＜０．２であれば、被定数ｋ_２のテイラー展開による一次近似式（図３中の（２））は数９に示す被定数ｋ_２の式（図３中の（１））に対して数％程度の誤差しかない。
特に、三次近似式に関しては数９に示す被定数ｋ_２の式とほとんど重なっている。Ｑ＝２の場合（図３中の（５）、（６）、（７）、（８））も同様である。

従って、Ｑの値が比較的大きい場合（例えば、Ｑ＝１，２）には、数９に示す如き複雑な式で表される被定数ｋ_２を、数１３に示す如きシンプルなテイラー展開による一次近似式乃至三次近似式あるいはそれ以上の高次近似式で表しても、デジタルフィルタとしての十分な精度を確保することが可能である。

図４は、Ｑの値が比較的小さい場合（例えば、Ｑ＝０．５）において、Ｑおよびω_０Ｔの値に対する被定数ｋ_２の式（数９）、およびこれのテイラー展開によるｎ次近似式（数１３）を示すものである。
Ｑの値が比較的小さい場合（例えば、Ｑ＝０．５）には、図３に示すＱの値が比較的大きい場合（例えば、Ｑ＝１，２）に比べてω_０Ｔ／Ｑの値が大きくなるため、フィルタの精度を確保するためには相対的に高次の近似式を用いて近似することが望ましい。
Ｑ＝０．５の場合、ω_０Ｔ＜１であれば、被定数ｋ_２のテイラー展開による五次近似式（図４中の（６））は数９に示す被定数ｋ_２の式（図４中の（１））に対して数％程度の誤差しかない。
Ｑ＝０．５の場合、ω_０Ｔ＜０．６２８（（ｆ_０／ｆｓ）＜１／１０）であれば、被定数ｋ_２のテイラー展開による四次近似式（図４中の（５））は数９に示す被定数ｋ_２の式（図４中の（１））に対して数％程度の誤差しかない。
Ｑ＝０．５の場合、ω_０Ｔ＜０．４（（ｆ_０／ｆｓ）＜１／１６）であれば、被定数ｋ_２のテイラー展開による三次近似式（図４中の（４））は数９に示す被定数ｋ_２の式（図４中の（１））に対して数％程度の誤差しかない。
Ｑ＝０．５の場合、ω_０Ｔ＜０．２であれば、被定数ｋ_２のテイラー展開による二次近似式（図４中の（３））は数９に示す被定数ｋ_２の式（図４中の（１））に対して数％程度の誤差しかない。
Ｑ＝０．５の場合、ω_０Ｔ＜０．０５であれば、被定数ｋ_２のテイラー展開による一次近似式（図４中の（２））は数９に示す被定数ｋ_２の式（図４中の（１））に対して数％程度の誤差しかない。

従って、Ｑの値が比較的小さい場合（例えば、Ｑ＝０．５）には、数９に示す如き複雑な式で表される被定数ｋ_２を、数１３に示す如きシンプルなテイラー展開による一次近似式乃至五次近似式、あるいはそれ以上の高次近似式で表しても、デジタルフィルタとしての十分な精度を確保することが可能である。

以上の如く、デジタルローパスフィルタ１００の被定数ｋ_１を所望のサンプリング周期Ｔ、所望のクオリティファクターＱおよび所望のカットオフ周波数ｆ_０を用いて、以下の数１（数１２に相当し、および数１０または数１１のテイラー展開による一次近似式に相当）または以下の数２（数１０または数１１のテイラー展開による三次近似式に相当）で表されるように設定するとともに、被定数ｋ_２を所望のサンプリング周期Ｔ、所望のクオリティファクターＱおよび所望のカットオフ周波数ｆ_０を用いて、以下の数３（数１３に相当し、数９のテイラー展開による一次近似式に相当）または以下の数４（数９のテイラー展開による三次近似式に相当）で表されるように設定することにより、デジタルローパスフィルタ１００を実現するにあたって精度を低下することなく、複雑な演算を極力排除することが可能であり、ひいては回路規模を小さくするとともに製造コストを削減することが可能である。

なお、数２中の係数である「Ａ」および数４中の係数である「Ｂ」については、いずれも０≦Ａ≦１、０≦Ｂ≦１の範囲で任意の値をとることが可能である。
例えば、数１２に示す如くＡ＝１／１２とするとともに数１３に示す如くＢ＝１／６とすることが可能である。
また、演算を簡略化するために、Ａ＝１／１６（＝１／２^４）としたり、Ｂ＝１／８（＝１／２^３）としたりする等、係数Ａ、Ｂを適宜選択することができる。この場合、フィルタの精度への影響はほとんど無く、かつ、乗算器としてビットシフト素子（回路）を用いることが可能となるため、乗算器を小規模化して全体の回路規模をさらに小さくすることが可能である。

また、数１および数３を用いて、フィルタ係数（被定数）ｋ_１およびｋ_２からカットオフ周波数ｆ_０およびクオリティファクターＱを以下の数１４および数１５に示す如く近似的に算出することが可能である。

アナログフィルタをＩＩＲフィルタに置換する場合の多くは、カットオフ周波数ｆ_０やクオリティファクターＱに対して１％から数％程度の設定分解能（精度）が要求されるが、０．１％以下の高い設定分解能が要求されることは希である。
従って、本実施例のデジタルローパスフィルタ１００において、上記数１４および数１５を用いて、カットオフ周波数ｆ_０やクオリティファクターＱに対して１％から数％程度の設定分解能を達成する場合、被定数ｋ_１およびｋ_２のビット数を数ビット（例えば、５〜８ビット）とすれば良く、乗算器（第一乗算器１１２および第二乗算器１２２）の回路規模を小さくすることが可能である。

デジタルローパスフィルタ１００は、数１５に示す如く、クオリティファクターＱをフィルタ係数（被定数）ｋ_１およびｋ_２からなる簡単な式で近似することが可能であることから、フィルタ係数（被定数）ｋ_１とｋ_２との比を適宜選択することにより、Ｂｕｔｔｅｒｗｏｒｔｈ特性（Ｍａｘｉｍａｌｌｙ−Ｆｌａｔ：最大平坦特性）やＢｅｓｓｅｌ特性（Ｌｉｎｅａｒ Ｐｈａｓｅ：線形位相特性）といった代表的なフィルタ特性を容易に達成することが可能である。

例えば、２次Ｂｕｔｔｅｒｗｏｒｔｈ特性を達成するためにはクオリティファクターＱ＝（１／２）^０．５とする必要があるが、デジタルローパスフィルタ１００は、数１５に基づいて被定数ｋ_１とｋ_２との比を１：２に設定する（ｋ_１：ｋ_２＝１：２）ことにより容易にＱ≒（１／２）^０．５とすることが可能である。
この場合、ｋ_１＝２π×（ｆ_０／ｆｓ）×（１／２）^０．５、ｋ_２＝２×ｋ_１となり、デジタルローパスフィルタ１００を実現する際に必要な係数メモリを事実上一つとする（被定数ｋ_１のメモリのみとする）ことが可能であり、デジタルローパスフィルタ１００の小規模化およびコスト削減に寄与する。

また、２次Ｂｅｓｓｅｌ特性を達成するためにはクオリティファクターＱ＝（１／３）^０．５とする必要があるが、デジタルローパスフィルタ１００は、数１５に基づいて被定数ｋ_１とｋ_２との比を１：３に設定する（ｋ_１：ｋ_２＝１：３）ことにより容易にＱ≒（１／３）^０．５とすることが可能である。
この場合、ｋ_１＝２π×（ｆ_０／ｆｓ）×（１／３）^０．５、ｋ_２＝３×ｋ_１となり、デジタルローパスフィルタ１００を実現する際に必要な係数メモリを事実上一つとする（被定数ｋ_１のメモリのみとする）ことが可能であり、デジタルローパスフィルタ１００の小規模化およびコスト削減に寄与する。

さらに、３次Ｂｕｔｔｅｒｗｏｒｔｈ特性を達成するためには１次フィルタと２次フィルタの縦続形とし、２次フィルタのクオリティファクターＱ＝１とする必要があるが、デジタルローパスフィルタ１００を当該２次フィルタとすれば、数１５に基づいて被定数ｋ_１とｋ_２との比を１：１に設定する（ｋ_１：ｋ_２＝１：１）ことにより容易にＱ≒１とすることが可能である。詳細は図１３に示すデジタルローパスフィルタ８００にて後述する。
この場合、ｋ_１＝２π×（ｆ_０／ｆｓ）、ｋ_２＝ｋ_１となり、デジタルローパスフィルタ１００を実現する際に必要な係数メモリを事実上一つとする（被定数ｋ_１のメモリのみとする）ことが可能であり、デジタルローパスフィルタ１００の小規模化およびコスト削減に寄与する。

特に、被定数ｋ_１および被定数ｋ_２の値が２のｎ乗（２^ｎ，ｎ：整数）、または２のｎ乗の整数倍（例えば、３×２^ｎ）である場合には、第一乗算器１１２および第二乗算器１２２を、演算ビット数の大きな（ひいては回路規模が大きい）乗算器で構成することなく、ビットシフト回路、またはビットシフト回路と複数の加算器からなる小規模の回路で構成することが可能であり、デジタルローパスフィルタ１００の小規模化およびコスト削減に寄与する。

デジタルローパスフィルタ１００については、被定数ｋ_１および被定数ｋ_２（の値）を固定せず、例えば数１乃至数４の如き近似式に基づいて可変とする構成としても良い。
被定数ｋ_１および被定数ｋ_２を可変とすることにより、デジタルローパスフィルタ１００の周囲の環境（デジタルローパスフィルタ１００が適用される回路やシステム等）や入力データの種類等に応じてデジタルローパスフィルタ１００のカットオフ周波数ｆ_０およびクオリティファクターＱを変化させることが可能である。例えば、デジタルローパスフィルタ１００の前段にセンサが接続されている場合、使用条件に応じて当該センサの検出帯域を狭くしてノイズを抑えるといった用途に用いることが可能である。
特に、デジタルローパスフィルタ１００の場合、被定数ｋ_１および被定数ｋ_２はカットオフ周波数ｆ_０に略比例するため（数１乃至数４参照）、被定数ｋ_１と被定数ｋ_２との比を略一定に保持しつつその値を変化させることにより、デジタルローパスフィルタ１００のカットオフ周波数ｆ_０を容易に所望の値とする（カットオフ周波数ｆ_０を制御する）ことが可能である。

また、デジタルローパスフィルタ１００については、被定数ｋ_１および被定数ｋ_２（の値）のうち、被定数ｋ_１を固定し、被定数ｋ_２を可変とする構成とすることにより、以下の効果を奏する。
一般にバイカッドフィルタの低周波遅延ｔＤは、カットオフ角周波数ω_０（＝２πｆ_０）およびクオリティファクターＱを用いて以下の数１６で表される。

数１６に数１４および数１５を代入することにより、以下の数１７が得られる。数１７中のＴ（＝１／ｆｓ）はサンプリング周期である。

数１７に示す如く、低周波遅延ｔＤの値は被定数ｋ_１およびサンプリング周期Ｔで表すことが可能である。そして、通常はサンプリング周期Ｔは一定であることから、低周波遅延ｔＤの値は被定数ｋ_１により決まる。
デジタルローパスフィルタ１００の周囲の環境（デジタルローパスフィルタ１００が適用される回路やシステム等）によっては、低周波遅延ｔＤの値を一定に保持することが要求される場合がある。
従って、このような場合には、被定数ｋ_１を固定することによりデジタルローパスフィルタ１００の低周波遅延ｔＤを略一定に保持しつつ、被定数ｋ_２を変化させることによりデジタルローパスフィルタ１００の周囲の環境（デジタルローパスフィルタ１００が適用される回路やシステム等）や入力データの種類等に応じてデジタルローパスフィルタ１００のカットオフ周波数ｆ_０およびクオリティファクターＱを変化させることが可能である。

デジタルローパスフィルタ１００の被定数ｋ_１を固定しつつ被定数ｋ_２を小さくした場合、低周波遅延ｔＤが略一定のままカットオフ周波数ｆ_０が小さくなる。また、クオリティファクターＱが大きくなって遮断特性が急峻になるとともに、オーバーシュートやリンギングが大きくなる。
デジタルローパスフィルタ１００の被定数ｋ_１を固定しつつ被定数ｋ_２を大きくした場合、低周波遅延ｔＤが略一定のままカットオフ周波数ｆ_０が大きくなる。また、クオリティファクターＱが小さくなって遮断特性がなだらかになるとともに、オーバーシュートやリンギングが小さくなる。

以下では、出力信号列の収束性について説明する。
入力信号列ｘ（ｎ）の変化が小さく、デジタルローパスフィルタ１００の入力信号列ｘ（ｎ）と出力信号列ｙ（ｎ）との差が小さくなり（収束して）、差分値｛ｘ（ｎ）−ｙ（ｎ）｝および｛ｕ（ｎ）−ｙ（ｎ）｝がゼロに近付いたとき、第一乗算器１１２および第二乗算器１２２の演算データ長（演算ビット数）を十分大きくとっていないと、数７におけるｋ_１（ｘ（ｎ）−ｙ（ｎ−１））の項、および数８におけるｋ_２（ｕ（ｎ）−ｙ（ｎ−１））の項が演算の丸め（切り捨て）によりゼロとなってしまい、出力信号列ｙ（ｎ）がそれ以上変化せず、要求するレベル（精度）まで収束しないという問題がある。

このような出力信号列の収束性の問題は、主として第一乗算器１１２の演算データ長で決まる。デジタルローパスフィルタ１００に要求される収束精度をｍビットとすると、第一乗算器１１２の演算データ長は少なくとも｛ｍ＋ｌｏｇ_２（１／ｋ_１）｝ビット必要であり、第一乗算器１１２の演算データ長がこれ未満であると切り捨てによってｕ（ｎ）が要求される収束精度まで収束せず、同様に出力信号列ｙ（ｎ）も要求される収束精度まで収束しない。
一方、第二乗算器１２２の演算データ長はデジタルローパスフィルタ１００の出力信号列ｙ（ｎ）の分解能を決定するが、第二乗算器１２２の演算データ長は必ずしも｛ｍ＋ｌｏｇ_２（１／ｋ_１）｝ビット必要ではなく、収束時間（収束に要する時間）に若干の差はあるものの、第一乗算器１１２の演算データ長が十分にあれば出力信号列ｙ（ｎ）は収束レベルに達する。

これは、出力信号列ｙ（ｎ）に演算切り捨てが発生して収束レベルに直ちに達していなくても、第一乗算器１１２の演算データ長が十分にあると（すなわち、ｋ_１によって切り捨てられなければ）、若干の時間差はあるが出力信号列ｙ（ｎ）が収束点に達しない分、差分値（ｘ（ｎ）−ｙ（ｎ−１））が大きくなる。このため、これが第一乗算器で積分され、ｕ（ｎ）をオーバーシュートさせて、第二乗算器における演算ｋ_２（ｕ（ｎ）−ｙ（ｎ−１））が切り捨てによりゼロとならないレベルまでｕ（ｎ）を持ち上げ、出力信号列ｙ（ｎ）を収束点に導くからである。
すなわち、第二乗算器１２２の演算データ長が短いために第二乗算器１２２の演算において切り捨てが発生することにより出力信号列ｙ（ｎ）が直ちに収束レベルに達しないとしても、収束時間は若干長くなるが最終的には出力信号列ｙ（ｎ）が要求される収束精度を達成し得る。

従って、デジタルローパスフィルタ１００のクオリティファクターＱが著しく大きくなく（例えば、Ｑ≦２程度のとき（図２乃至図４参照））、ｋ_１＜１およびｋ_２＜１であって、かつ、ｋ_１≒ｋ_２またはｋ_１＜ｋ_２の関係を満たす場合には、デジタルローパスフィルタ１００の収束性を損なうことなく第二乗算器１２２の演算データ長（演算ビット数）Ｌ_２を第一乗算器１１２の演算データ長（演算ビット数）Ｌ_１よりも短く設定し（Ｌ_１＞Ｌ_２）、その分第二乗算器１２２の演算量および回路規模を小さくしてデジタルローパスフィルタ１００の全体としての小規模化、低コスト化が可能である。

デジタルローパスフィルタ１００の最終出力分解能をｎビットとすると、デジタルローパスフィルタ１００の出力信号列の収束精度ｄは以下の数１８で表される。なお、数１８中におけるＦＳはフルスケールを表す。

デジタルローパスフィルタ１００は、第一乗算器１１２の演算データ長Ｌ_１および第二乗算器１２２の演算データ長Ｌ_２が以下の数１９の要件を満たす場合には、デジタルローパスフィルタ１００の出力信号列の収束精度ｄを達成することが可能である。

以下では、図５を用いてデジタルローパスフィルタ１００をΔΣ型Ａ−Ｄ変換器に適用した例について説明する。
図５に示す如く、ΔΣ型Ａ−Ｄ変換器１は、ΔΣ変調器１０およびデシメーションフィルタ２０を具備する。
ΔΣ変調器１０は入力信号（アナログ信号）の振幅に比例する密度のパルス列（デジタル信号）を出力するものである。
デジタルフィルタ２０は移動平均フィルタ２１およびデジタルローパスフィルタ１００を具備する。
移動平均フィルタ２１はΔΣ変調器１０の出力信号の移動平均を出力し、これをデジタルローパスフィルタ１００に入力するものである。

デジタルローパスフィルタ１００のサンプリング周波数（または標本化周波数、デジタルフィルタの場合は演算周波数）ｆｓ＝４８ｋＨｚ、カットオフ周波数ｆ_０＝３ｋＨｚとし、２次Ｂｕｔｔｅｒｗｏｒｔｈ特性を達成する（クオリティファクターＱ＝（１／２）^０．５）場合、数１０または数１１を用いると被定数ｋ_１＝０．２７４、数９を用いると被定数ｋ_２＝０．４２６となる。
また、数１２の一次近似式を用いると被定数ｋ_１＝０．２７８、数１２の三次近似式を用いると被定数ｋ_１＝０．２７４、数１３の二次近似式を用いるとｋ_２＝０．４０１、数１３の三次近似式を用いるとｋ_２＝０．４３０となる。

逆に、デジタルローパスフィルタ１００のサンプリング周波数（または標本化周波数、デジタルフィルタの場合は演算周波数）ｆｓ＝４８ｋＨｚ、被定数ｋ_１＝１／１６、被定数ｋ_２＝１／８としてデジタルローパスフィルタ１００のカットオフ周波数ｆ_０およびクオリティファクターＱを求める場合、ｋ_１≪１、ｋ_２≪１とみなすことができるので、数１４を用いてｆ_０＝０．６７５ｋＨｚ、数１５を用いてＱ＝（１／２）^０．５（２次Ｂｕｔｔｅｒｗｏｒｔｈ特性）となる。
デジタルローパスフィルタ１００がこの条件を満たす場合には第一乗算器１１２、第二乗算器１２２ともビットシフト回路で実現できるので、デジタルローパスフィルタ１００の演算量を削減することが可能であるとともに、回路規模を小さくして製造コストを削減することが可能である。

以下では、図６を用いてデジタルローパスフィルタ１００をカットオフ周波数制御可能な高次のローパスフィルタを実現する方法について説明する。
図６に示す如く、８次Ｂｅｓｓｅｌ特性ローパスフィルタ５０は第一段バイカッドローパスフィルタ５１、第二段バイカッドローパスフィルタ５２、第三段バイカッドローパスフィルタ５３、第四段バイカッドローパスフィルタ５４を具備し、これらを４段に縦続接続したものである。
また、デジタルローパスフィルタ１００の被定数ｋ_１および被定数ｋ_２を可変とし、これを演算コアとして用いることにより、一個のデジタルローパスフィルタ１００がそれぞれ第一段バイカッドローパスフィルタ５１、第二段バイカッドローパスフィルタ５２、第三段バイカッドローパスフィルタ５３および第四段バイカッドローパスフィルタ５４として機能する。

バイカッドローパスフィルタを４段縦続接続することにより８次Ｂｅｓｓｅｌ特性ローパスフィルタを実現する場合、８次Ｂｅｓｓｅｌ特性ローパスフィルタのカットオフ周波数ｆ_００を用いて、第一段バイカッドローパスフィルタのカットオフ周波数ｆ_０１＝１．７８４×ｆ_００、第一段バイカッドローパスフィルタのクオリティファクターＱ_１＝０．５０４、第二段バイカッドローパスフィルタのカットオフ周波数ｆ_０２＝１．８３８×ｆ_００、第二段バイカッドローパスフィルタのクオリティファクターＱ_２＝０．５６０、第三段バイカッドローパスフィルタのカットオフ周波数ｆ_０３＝１．９５９×ｆ_００、第三段バイカッドローパスフィルタのクオリティファクターＱ_３＝０．７１１、第四段バイカッドローパスフィルタのカットオフ周波数ｆ_０４＝２．１９５×ｆ_００、第四段バイカッドローパスフィルタのクオリティファクターＱ_４＝１．２２６と設定すれば良いことが知られている。

例えば、８次Ｂｅｓｓｅｌ特性ローパスフィルタ５０のカットオフ周波数ｆ_００＝６ｋＨｚ、サンプリング周波数ｆｓ＝１９２ｋＨｚと設定する場合、上記８次Ｂｅｓｓｅｌ特性ローパスフィルタにおける各段のバイカッドローパスフィルタのカットオフ周波数およびクオリティファクターの数値を数１２の三次近似式および数１３の三次近似式に代入するとともに、サンプリング周期Ｔ＝１／ｆｓを用いることにより、第一段バイカッドローパスフィルタ５１として機能するときのデジタルローパスフィルタ１００の被定数ｋ_１＝ｋ_１１＝０．１７７、第一段バイカッドローパスフィルタ５１として機能するときのデジタルローパスフィルタ１００の被定数ｋ_２＝ｋ_１２＝０．５０８、第二段バイカッドローパスフィルタ５２として機能するときのデジタルローパスフィルタ１００の被定数ｋ_１＝ｋ_２１＝０．２００、第二段バイカッドローパスフィルタ５２として機能するときのデジタルローパスフィルタ１００の被定数ｋ_２＝ｋ_２２＝０．４８１、第三段バイカッドローパスフィルタ５３として機能するときのデジタルローパスフィルタ１００の被定数ｋ_１＝ｋ_３１＝０．２７０、第三段バイカッドローパスフィルタ５３として機能するときのデジタルローパスフィルタ１００の被定数ｋ_２＝ｋ_３２＝０．４２１、第四段バイカッドローパスフィルタ５４として機能するときのデジタルローパスフィルタ１００の被定数ｋ_１＝ｋ_４１＝０．５２０、第四段バイカッドローパスフィルタ５４として機能するときのデジタルローパスフィルタ１００の被定数ｋ_２＝ｋ_４２＝０．２９７、と設定すれば良いことが分かる。

以上の如く、デジタルローパスフィルタ１００の被定数ｋ_１および被定数ｋ_２を、上記計算結果に基づいて順次変化させつつ演算を行うことにより、一個のデジタルローパスフィルタ１００を演算コアとするカットオフ周波数ｆ_００＝６ｋＨｚ、サンプリング周波数ｆｓ＝１９２ｋＨｚの８次Ｂｅｓｓｅｌ特性ローパスフィルタを実現することが可能である。
また、デジタルローパスフィルタ１００の被定数ｋ_１および被定数ｋ_２を、８次Ｂｅｓｓｅｌ特性ローパスフィルタに要求されるカットオフ周波数ｆ_００に応じて調整することにより、８次Ｂｅｓｓｅｌ特性ローパスフィルタのカットオフ周波数を容易にリアルタイムで可変制御することが可能である。

以上より、本発明に係るデジタルローパスフィルタの設計方法は、以下の（１）から（４）のステップを経て行われる。
（１）基準となる（元の）アナログローパスフィルタの特性および伝達関数Ｈ（ｓ）を決定する。
（２）伝達関数Ｈ（ｓ）を１次（または２次）フィルタおよび２次フィルタの積に因数分解し、縦続形のデジタルローパスフィルタとする。
（３）本発明に係るデジタルローパスフィルタが適用されるシステム等の要求からカットオフ周波数ｆ_０およびクオリティファクターＱを決定する。２次Ｂｕｔｔｅｒｗｏｒｔｈ特性を達成したい場合にはＱ＝（１／２）^０．５、２次Ｂｅｓｓｅｌ特性を達成したい場合にはＱ＝（１／３）^０．５とする。
（４）上記カットオフ周波数ｆ_０およびクオリティファクターＱに基づき「２π×（ｆ_０／ｆｓ）≪１かつ２π×（ｆ_０／ｆｓ）×Ｑ≪１」が成立する場合には、数１２および数１３を用いて被定数ｋ_１および被定数ｋ_２を補正する。上記カットオフ周波数ｆ_０およびクオリティファクターＱに基づき「２π×（ｆ_０／ｆｓ）≪１かつ２π×（ｆ_０／ｆｓ）×Ｑ≪１」が成立しない場合には、数９乃至数１１を用いて被定数ｋ_１および被定数ｋ_２を補正する。

以下では、図７を用いて本発明に係るデジタルローパスフィルタの第二実施例であるデジタルローパスフィルタ２００について説明する。

図７に示す如く、デジタルローパスフィルタ２００は主として低周波ゲイン乗算器２０２、第一減算器２１１、第一乗算器２１２、第一遅延器２１３、第一加算器２１４、第二減算器２２１、第二乗算器２２２、第二遅延器２２３および第二加算器２２４を具備する。

デジタルローパスフィルタ２００の基本的な構成は図１に示すデジタルローパスフィルタ１００と略同じであるが、第一減算器２１１の前段に低周波ゲイン乗算器２０２を配置する点が異なる。
なお、本実施例では低周波ゲイン乗算器２０２を第一減算器２１１の直前に配置したが、「前段」は直前に限定されず、低周波ゲイン乗算器と第一減算器との間に別の回路等（例えば、後述する追加遅延器等）が配置される場合を含む。

低周波ゲイン乗算器２０２は入力信号列ｘ（ｎ）に所定の低周波ゲインＡ_０を乗算したものを出力し、これを第一減算器２１１に入力するものである。

デジタルローパスフィルタ２００の演算フロー（構成）は、以下の数２０および上記数８で表される。

また、ｋ_０＝Ａ_０×ｋ_１と定義することにより、数２０を以下の数２１に変形することが可能である。

以上の如く構成することにより、デジタルローパスフィルタ２００は図１に示すデジタルローパスフィルタ１００と略同様の効果を奏するとともに、１に限定されない任意の値を低周波ゲインＡ_０として選択することが可能である。
なお、本実施例では第一減算器２１１の前段に低周波ゲイン乗算器２０２を配置する構成としたが、これに代えて第二加算器２２４の後段に低周波ゲイン乗算器２０２を配置し、第二加算器２２４の出力に所定の低周波ゲインＡ_０を乗算したものを出力データ（出力信号列ｙ（ｎ））として出力する構成としても良い。

以下では、図８を用いて本発明に係るデジタルローパスフィルタの第三実施例であるデジタルローパスフィルタ３００について説明する。

図８に示す如く、デジタルローパスフィルタ３００は主として第一減算器３１１、第一乗算器３１２、第一遅延器３１３、第一加算器３１４、第二減算器３２１、第二乗算器３２２、第二遅延器３２３、第二加算器３２４および追加遅延器３４３を具備する。

デジタルローパスフィルタ３００の基本的な構成は図１に示すデジタルローパスフィルタ１００と略同じであるが、第二加算器３２４の後段に追加遅延器３４３を配置する点が異なる。
追加遅延器３４３は入力信号（本実施例の場合、第二加算器３２４の出力信号）を所定のサンプリング時間（本実施例の場合、１サンプリング周期）遅延したものを出力するものである。
デジタルローパスフィルタ３００は追加遅延器３４３の出力信号を出力データ（出力信号列ｙ（ｎ））として出力する。

以上の如く構成することにより、デジタルローパスフィルタ３００は図１に示すデジタルローパスフィルタ１００と略同様の効果を奏するとともに、入力データ（入力信号列）に対して所定のサンプリング時間（本実施例の場合、１サンプリング周期）遅延したものを出力データ（出力信号列）として出力することが可能である。

また、図１に示すデジタルローパスフィルタ１００の場合、フィルタの位相遅延がナイキスト周波数（ｆｓ／２）のときにゼロに戻ってしまうため、デジタルローパスフィルタ１００の高周波領域（ｆ_０＜ｆ＜ｆｓ／２）における位相特性が基準となる（元の）アナログフィルタの位相特性と合わず、基準となるアナログフィルタに位相遅延を合わせることが要求される場合に問題となるが、デジタルローパスフィルタ３００は追加遅延器３４３により入力信号列ｘ（ｎ）に対して１サンプリング周期遅延した信号列ｙ（ｎ−１）を出力データとして出力するため、ナイキスト周波数における遅延がＴ＝１／ｆｓ（１サンプリング周期）、角度（位相遅延）換算で１８０°となる。
従って、デジタルローパスフィルタ３００の位相特性は基準となるアナログフィルタと全周波数領域に渡ってよく合う（一致する）こととなり、他のフィルタやシステムと容易に位相を合わせることが可能である。

なお、本実施例では追加遅延器３４３を第二加算器３２４の後段に配置する構成としたが、第一減算器３１１の前段に配置する構成としても略同様の効果を奏する。
また、「前段」および「後段」はそれぞれ直前および直後に限定されず、追加遅延器と第一減算器あるいは第二加算器との間に別の回路等（例えば、後述する移動平均フィルタ等）が配置される場合を含む。

以下では、図９を用いて本発明に係るデジタルローパスフィルタの第四実施例であるデジタルローパスフィルタ４００について説明する。

図９に示す如く、デジタルローパスフィルタ４００は主として第一減算器４１１、第一乗算器４１２、第一遅延器４１３、第一加算器４１４、第二減算器４２１、第二乗算器４２２、第二遅延器４２３および第二加算器４２４を具備する。

デジタルローパスフィルタ４００の基本的な構成は図１に示すデジタルローパスフィルタ１００と略同じであるが、第二遅延器４２３の出力信号をデジタルローパスフィルタ４００の出力データ（出力信号列）とする点が異なる。
このように構成することにより、第二遅延器４２３は図８に示すデジタルローパスフィルタ３００における追加遅延器３４３（としての機能）を兼ねることとなる。
従って、デジタルローパスフィルタ４００は第二加算器４２４の後段に別途追加遅延器を設けずとも図８に示すデジタルローパスフィルタ３００と略同じ効果を奏することが可能である。

以下では、図１０を用いて本発明に係るデジタルローパスフィルタの第五実施例であるデジタルローパスフィルタ５００について説明する。

図１０に示す如く、デジタルローパスフィルタ５００は主として第一減算器５１１、第一乗算器５１２、第一遅延器５１３、第一加算器５１４、第二減算器５２１、第二乗算器５２２、第二遅延器５２３、第二加算器５２４および追加遅延器５４３を具備する。

デジタルローパスフィルタ５００の基本的な構成は図１に示すデジタルローパスフィルタ１００と略同じであるが、追加遅延器５４３を具備する点および第二遅延器５２３の出力信号をデジタルローパスフィルタ５００の出力データ（出力信号列）とする点が異なる。
追加遅延器５４３は第二遅延器５２３の出力信号（第一フィードバック項）を所定のサンプリング時間（本実施例の場合、１サンプリング周期）遅延したものを出力し、これを第一減算器５１１に入力するものである。

このように、本発明に係るデジタルローパスフィルタの前段または後段のいずれか、あるいはその両方に遅延器（追加遅延器）を適宜配置する構成（図８に示すデジタルローパスフィルタ３００を参照）やデジタルローパスフィルタの途中に遅延器（追加遅延器）を適宜配置する構成（図１０に示すデジタルローパスフィルタ５００を参照）としても、図１に示すデジタルローパスフィルタ１００と略同様の効果を奏する。
特に、被定数ｋ_１および被定数ｋ_２が１よりも十分に小さい場合（ｋ_１≪１、ｋ_２≪１）には、演算の途中に遅延器（追加遅延器）を追加してもタイミングや位相が若干ずれるもののフィルタの振幅特性に大きな変化が生じない。

以下では、図１１を用いて本発明に係るデジタルローパスフィルタの第六実施例であるデジタルローパスフィルタ６００について説明する。

図１１に示す如く、デジタルローパスフィルタ６００は主として第一減算器６１１、第一乗算器６１２、第一遅延器６１３、第一加算器６１４、第二減算器６２１、第二乗算器６２２、第二遅延器６２３、第二加算器６２４および移動平均フィルタ６５０を具備する。

デジタルローパスフィルタ６００の基本的な構成は図１に示すデジタルローパスフィルタ１００と略同じであるが、移動平均フィルタ６５０を具備する点が異なる。

移動平均フィルタ６５０は第二加算器６２４の後段に配置され、入力信号（本実施例の場合、第二加算器６２４の出力信号）の移動平均を出力するものである。
移動平均フィルタ６５０は加算器６５１および乗算器６５２を具備する。

加算器６５１は第二加算器６２４の出力信号に第二遅延器６２３の出力信号を加算したものを出力するものである。
乗算器６５２は加算器６５１の出力信号に１／２を乗じたものを出力するものである。乗算器６５２のフィルタ係数は１／２であるため回路規模の小さい１ビットシフト回路等で実現することが可能である。

第二遅延器６２３の出力信号は第二加算器６２４の出力信号を１サンプリング周期遅延したものであることから、移動平均フィルタ６５０の出力信号（乗算器６５２の出力信号）は第二加算器６２４の出力信号および第二加算器６２４の出力信号を１サンプリング周期遅延したものの平均、すなわち第二加算器６２４の出力信号の移動平均となる。

以上の如くデジタルローパスフィルタ６００を構成することにより、以下の効果を奏する。
すなわち、周波数特性において、基準となるアナログフィルタの振幅特性がｆ≧ｆｓ／２（ｆｓ：サンプリング周波数または標本化周波数、デジタルフィルタの場合は演算周波数）の周波数で十分に減衰していない場合には、図１に示すデジタルローパスフィルタ１００ではｆ＝ｆｓ／２近傍にエイリアシングの影響が現れるという問題があるが、本実施例のデジタルローパスフィルタ６００の如く移動平均フィルタ６５０を第二加算器６２４の後段に配置することにより、ｆ＝ｆｓ／２にゼロ点が形成されるためｆ＝ｆｓ／２近傍におけるエイリアシングの影響を低減することが可能である。
また、本実施例のデジタルローパスフィルタ６００の場合、もともと第二加算器６２４の出力信号を１サンプリング周期遅延したものを出力する第二遅延器６２３を具備することから、第二遅延器６２３の出力信号を利用することにより、移動平均フィルタ６５０には別途遅延器を具備する必要が無く、移動平均フィルタ６５０を簡素化することが可能である。

以下では、図１２を用いて本発明に係るデジタルローパスフィルタの第七実施例であるデジタルローパスフィルタ７００について説明する。

図１２に示す如く、デジタルローパスフィルタ７００は主として第一減算器７１１、第一乗算器７１２、第一遅延器７１３、第一加算器７１４、第二減算器７２１、第二乗算器７２２、第二遅延器７２３、第二加算器７２４、追加遅延器７２５および移動平均フィルタ７５０を具備する。

デジタルローパスフィルタ７００の基本的な構成は図１に示すデジタルローパスフィルタ１００と略同じであるが、追加遅延器７２５および移動平均フィルタ７５０を具備する点が異なる。

追加遅延器７２５は第二遅延器７２３の出力信号を１サンプリング周期遅延したものを出力するものである。

移動平均フィルタ７５０は第二加算器７２４の後段に配置され、入力信号（本実施例の場合、第二加算器７２４の出力）の移動平均を出力するものである。
移動平均フィルタ７５０は乗算器７５１、乗算器７５２、乗算器７５３、加算器７５４および加算器７５５を具備する。

乗算器７５１は第二加算器７２４の出力信号に１／４を乗算したものを出力するものである。乗算器７５１のフィルタ係数は１／４であるため回路規模の小さい２ビットシフト回路等で実現することが可能である。

乗算器７５２は第二遅延器７２３の出力信号に１／２を乗算したものを出力するものである。乗算器７５２のフィルタ係数は１／２であるため回路規模の小さい１ビットシフト回路等で実現することが可能である。

乗算器７５３は追加遅延器７２５の出力信号に１／４を乗算したものを出力するものである。乗算器７５３のフィルタ係数は１／４であるため回路規模の小さい２ビットシフト回路等で実現することが可能である。

加算器７５４は乗算器７５２の出力信号に追加遅延器７２５の出力信号を加算したものを出力するものである。

加算器７５５は乗算器７５１の出力信号に加算器７５４の出力信号を加算したものを出力するものである。

移動平均フィルタ７５０の出力信号（加算器７５５の出力信号）は、第二加算器７２４の出力信号に１／４を乗算したもの、第二加算器７２４の出力信号を１サンプリング周期遅延したものに１／２を乗算したもの、および第二加算器７２４の出力信号を２サンプリング周期遅延したものに１／４を乗算したものの和、すなわち第二加算器７２４の出力信号の移動平均となる。

以上の如くデジタルローパスフィルタ７００を構成することにより、図１１に示すデジタルローパスフィルタ６００と同様の効果を奏するが、デジタルローパスフィルタ７００はｆ＝ｆｓ／２近傍におけるエイリアシングの影響を低減する効果がデジタルローパスフィルタ６００よりも更に大きい。
また、デジタルローパスフィルタ７００の場合、移動平均フィルタ７５０の出力信号は全体として１サンプリング周期遅延したものとなるため、図８に示すデジタルローパスフィルタ３００および図９に示すデジタルローパスフィルタ４００と同様に位相特性が基準となるアナログフィルタと広範囲にわたって一致する。

「移動平均」には、図１１に示す移動平均フィルタ６５０の如き加算される各出力信号について重み付けをしない単純移動平均、および、図１２に示す移動平均フィルタ７５０の如き加算される各出力信号について重み付けをする加重移動平均が含まれるが、これらに限定されるものではない。

また、デジタルローパスフィルタ６００における移動平均フィルタ６５０およびデジタルローパスフィルタ７００における移動平均フィルタ７５０は乗算器（本実施例の場合は１ビットシフト回路または２ビットシフト回路）を具備する構成としたが、これらを省略しても良い。この場合、デジタルローパスフィルタの出力信号（出力データ）が移動平均の２倍となるだけである。

以下では図１３を用いて本発明に係るデジタルローパスフィルタの第八実施例であるデジタルローパスフィルタ８００について説明する。

図１３に示す如く、デジタルローパスフィルタ８００は主として一次フィルタ８０１および二次フィルタ８０２を具備し、いわゆる縦続形のフィルタを成す。
一次フィルタ８０１は第三減算器８３１、第三乗算器８３２、第三遅延器８３３および第三加算器８３４を具備する。
二次フィルタ８０２は第一減算器８１１、第一乗算器８１２、第一遅延器８１３および第一加算器８１４、第二減算器８２１、第二乗算器８２２、第二遅延器８２３および第二加算器８２４を具備する。

デジタルローパスフィルタ８００は、二次フィルタ８０２の前段（より厳密には、第一減算器８１１の前段）に一次フィルタ８０１を配置したものであり、二次フィルタ８０２の構成は図１に示すデジタルローパスフィルタ１００と略同じである。
従って、デジタルローパスフィルタ８００は、二次フィルタ８０２により図１に示すデジタルローパスフィルタ１００と略同じ効果を奏する。

第三減算器８３１は、入力信号に第二フィードバック項を減算したものを出力するものである。本実施例の場合、第三減算器８３１への入力信号はデジタル信号系列の入力データ（入力信号列ｘ（ｎ））である。第二フィードバック項については後述する。

第三乗算器８３２は、第三減算器８３１の出力信号（すなわち、デジタル信号系列の入力データに第二フィードバック項を減算したもの）に被定数ｋ_３を乗算したものを出力するものである。

第三遅延器８３３は、入力信号を所定のサンプリング時間遅延したものを第二フィードバック項として出力するものである。
本実施例の場合、第三遅延器８３３への入力信号は、後述する第三加算器８３４の出力信号である。
また、「所定のサンプリング時間」の長さは、通常はデジタルローパスフィルタが適用されるデジタル回路等における１サンプリング周期であるが、デジタルローパスフィルタの用途等に応じて適宜選択可能することも可能である。

第三加算器８３４は、第三遅延器８３３の出力信号（すなわち、第三遅延器８３３への入力信号を所定のサンプリング時間遅延したもの）に第三乗算器８３２の出力信号（すなわち、第三減算器８３１の出力信号に被定数ｋ_３を乗算したもの）を加算したものを出力し、これを第三遅延器８３３に入力するものである。
なお、第三加算器８３４の出力信号は、第三遅延器８３３への入力信号となるだけでなく、第一減算器８１１への入力信号ともなる。

デジタルローパスフィルタ８００における被定数ｋ_１と被定数ｋ_２と被定数ｋ_３との比は１：１：１に設定される（ｋ_１＝ｋ_２＝ｋ_３（＝ｋ_０））。
ｋ_０≪１の場合、一次フィルタ８０１のカットオフ周波数ｆ_０１、二次フィルタ（バイカッドフィルタ）８０２のカットオフ周波数ｆ_０２、二次フィルタ（バイカッドフィルタ）８０２のクオリティファクターＱ_２は、それぞれ、ｆ_０１＝ｋ_０・ｆｓ／（２π）、ｆ_０２＝ｋ_０・ｆｓ／（２π）、Ｑ_２＝１となる。

従って、このような一次フィルタ８０１と二次フィルタ８０２とを組み合わせたデジタルローパスフィルタ８００は、カットオフ周波数ｆ_０＝ｋ_０・ｆｓ／（２π）の三次Ｂｕｔｔｅｒｗｏｒｔｈ特性を達成することが可能である。
デジタルローパスフィルタ８００は、被定数ｋ_１と被定数ｋ_２と被定数ｋ_３との比が１：１：１に設定されるため、実現する際には三つの乗算器（第一乗算器８１２、第二乗算器８２２および第三乗算器８３２）を同一の回路（または同じ形式の回路）とすることが可能であるとともに、乗算係数メモリが一つあれば良い。

以下では図１４を用いて本発明に係るデジタルローパスフィルタの第九実施例であるデジタルローパスフィルタ９００について説明する。

図１４に示す如く、デジタルローパスフィルタ９００は主として一次フィルタ９０１および二次フィルタ９０２を具備し、いわゆる縦続形のフィルタを成す。
一次フィルタ９０１は第三減算器９３１、第三乗算器９３２、第三遅延器９３３および第三加算器９３４を具備する。
二次フィルタ９０２は第一減算器９１１、第一乗算器９１２、第一遅延器９１３および第一加算器９１４、第二減算器９２１、第二乗算器９２２、第二遅延器９２３および第二加算器９２４を具備する。

デジタルローパスフィルタ９００は、二次フィルタ９０２の後段（より厳密には、第二加算器９２４の後段）に一次フィルタ９０１を配置したものであり、二次フィルタ９０２の構成は図１に示すデジタルローパスフィルタ１００と略同じである。
従って、デジタルローパスフィルタ９００は、二次フィルタ９０２により図１に示すデジタルローパスフィルタ１００と略同じ効果を奏する。

また、デジタルローパスフィルタ９００の基本的な構成は、図１３に示すデジタルローパスフィルタ８００に対して一次フィルタと二次フィルタの配置が逆になったものであることから、図１３に示すデジタルローパスフィルタ８００と同様の効果を奏する。
なお、図１３に示すデジタルローパスフィルタ８００は、一次フィルタにて予め入力データの高周波領域が減衰され、その後の（二次フィルタにおける）オーバーシュートが抑制されることから、図１４に示すデジタルローパスフィルタ９００に比べて演算オーバーフローの発生を防止することが容易である。

本発明に係るデジタルローパスフィルタの第一実施例を示す図。 角周波数およびサンプリング周期の積を変化させたときの被定数ｋ_１の変化を示す図。 角周波数およびサンプリング周期の積を変化させたときの被定数ｋ_２の変化を示す図。 同じく角周波数およびサンプリング周期の積を変化させたときの被定数ｋ_２の変化を示す図。 本発明に係るデジタルローパスフィルタの第一実施例をΔΣ型Ａ−Ｄ変換器に適用した例を示す図。 本発明に係るデジタルローパスフィルタの第一実施例を８次フィルタに適用した例を示す図。 本発明に係るデジタルローパスフィルタの第二実施例を示す図。 本発明に係るデジタルローパスフィルタの第三実施例を示す図。 本発明に係るデジタルローパスフィルタの第四実施例を示す図。 本発明に係るデジタルローパスフィルタの第五実施例を示す図。 本発明に係るデジタルローパスフィルタの第六実施例を示す図。 本発明に係るデジタルローパスフィルタの第七実施例を示す図。 本発明に係るデジタルローパスフィルタの第八実施例を示す図。 本発明に係るデジタルローパスフィルタの第九実施例を示す図。 縦続形ローパスフィルタの構成を示す図。 双一次変換による直接形フィルタの構成を示す図。 インパルス不変変換による直接形フィルタの構成を示す図。

符号の説明

１００ デジタルローパスフィルタ（第一実施例）
１１１ 第一減算器
１１２ 第一乗算器
１１３ 第一遅延器
１１４ 第一加算器
１２１ 第二減算器
１２２ 第二乗算器
１２３ 第二遅延器
１２４ 第二加算器

Claims (11)

1. 入力信号に第一フィードバック項を減算したものを出力する第一減算器と、
   前記第一減算器の出力信号に被定数ｋ_１を乗算したものを出力する第一乗算器と、
   入力信号を所定のサンプリング時間遅延したものを出力する第一遅延器と、
   前記第一遅延器の出力信号に前記第一乗算器の出力信号を加算したものを出力し、これを前記第一遅延器に入力する第一加算器と、
   前記第一加算器の出力信号に前記第一フィードバック項を減算したものを出力する第二減算器と、
   前記第二減算器の出力信号に被定数ｋ_２を乗算したものを出力する第二乗算器と、
   入力信号を所定のサンプリング時間遅延したものを前記第一フィードバック項として出力する第二遅延器と、
   前記第二遅延器の出力信号に前記第二乗算器の出力信号を加算したものを出力し、これを前記第二遅延器に入力する第二加算器と、
   を具備するデジタルローパスフィルタ。
2. 前記被定数ｋ_１を所望のサンプリング周期Ｔ、所望のクオリティファクターＱおよび所望のカットオフ周波数ｆ_０を用いて以下の数１または数２で表されるように設定するとともに、前記被定数ｋ_２を前記所望のサンプリング周期Ｔ、前記所望のクオリティファクターＱおよび前記所望のカットオフ周波数ｆ_０を用いて以下の数３または数４で表されるように設定する請求項１に記載のデジタルローパスフィルタ。
   

   

   

   

   
3. 前記第一減算器の前段または前記第二加算器の後段に配置され、入力信号を所定のサンプリング時間遅延したものを出力する追加遅延器を具備する請求項１または請求項２に記載のデジタルローパスフィルタ。
4. 前記第二加算器の後段に配置され、入力信号の移動平均を出力する移動平均フィルタを具備する請求項１から請求項３までのいずれか一項に記載のデジタルローパスフィルタ。
5. 前記被定数ｋ_１と前記被定数ｋ_２との比を１：２に設定する請求項１から請求項４までのいずれか一項に記載のデジタルローパスフィルタ。
6. 前記被定数ｋ_１と前記被定数ｋ_２との比を１：３に設定する請求項１から請求項４までのいずれか一項に記載のデジタルローパスフィルタ。
7. 入力信号に第二フィードバック項を減算したものを出力する第三減算器と、
   前記第三減算器の出力信号に被定数ｋ_３を乗算したものを出力する第三乗算器と、
   入力信号を所定のサンプリング時間遅延したものを第二フィードバック項として出力する第三遅延器と、
   前記第三遅延器の出力信号に前記第三乗算器の出力信号を加算したものを出力し、これを前記第三遅延器に入力する第三加算器と、
   を具備し、
   前記第三減算器、第三乗算器、第三遅延器および第三加算器を前記第一減算器の前段または前記第二加算器の後段に配置し、
   前記被定数ｋ_１と前記被定数ｋ_２と前記被定数ｋ_３との比を１：１：１に設定する請求項１から請求項４までのいずれか一項に記載のデジタルローパスフィルタ。
8. 前記被定数ｋ_１および前記被定数ｋ_２を可変とする請求項１から請求項７までのいずれか一項に記載のデジタルローパスフィルタ。
9. 前記被定数ｋ_１および前記被定数ｋ_２を前記カットオフ周波数ｆ_０に略比例して可変とする請求項８に記載のデジタルローパスフィルタ。
10. 前記被定数ｋ_１を固定し、前記被定数ｋ_２を可変とする請求項１から請求項４までのいずれか一項に記載のデジタルローパスフィルタ。
11. 前記第二乗算器の演算データ長を前記第一乗算器の演算データ長よりも短く設定する請求項１から請求項１０までのいずれか一項に記載のデジタルローパスフィルタ。

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