JP2008130998A - 半導体集積回路 - Google Patents

Abstract

【課題】マルチチップを構成するメモリチップのパフォーマンスの劣化を防止でき、さらに、パッケージのサイズの増大を抑制した半導体集積回路を提供する。
【解決手段】半導体集積回路は、パッケージ基板１００と、パッケージ基板１００上に配置され、第１の辺Ａ１上に設けられる第１の電源パッド１１Ａと、第１の辺Ａ１と直交する第２の辺Ｂ１上に設けられる第２の電源パッド１１Ｂとを有する第１のメモチップ１と、第１のメモリチップ１上に配置され、第１のメモリチップ１と同一構造の第２のメモリチップ２とを具備し、第２のメモリチップ２は、第１のメモリチップ１の第１及び第２の電源パッド１１Ａ，１１Ｂが露出する方向に平行移動されて、配置され、第１及び第２の電源パッド１１Ａ，１１Ｂは、第１のメモリチップ１，２の対角部にそれぞれ設けられている。
【選択図】図１

Description

本発明は、半導体集積回路に係り、マルチチップパッケージに関する。

例えば、携帯電話に代表される携帯可能な電子機器は、その特性から、パッケージの小型化への要求が急速に高まっている。

そのため、複数の半導体チップが絶縁性基板上に積層され、１つのパッケージとなっているマルチチップパッケージ（ＭＣＰ）技術が、用いられる。

特に、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やフラッシュメモリなどのメモリと、それらのコントローラとが、ＭＣＰ技術によりパッケージングされる際、メモリは大容量であることが好ましいため、複数のメモリチップが積層される場合が多い。

パッケージ基板、メモリチップ、コントローラチップ上には、それぞれ導電性のパッドがそれぞれ設けられ、それらのパッドがボンディングワイヤで結線されることにより、電気的に接続される。

そのため、各チップは、チップ上にそれぞれ設けられたパッド付近に、ワイヤボンディングができるようなスペースを確保して、積層される。

マルチチップパッケージにおいて、積層されるメモリチップは、通常、同一のサイズであるため、単純に積み重ねると、下層側に配置されるチップ上のパッドは露出せず、ワイヤボンディングを行えない。

そのため、メモリチップの１辺或いは２辺に沿ってパッドが設けられ、各チップ上のパッドが露出するように、チップが互いにずれるように積層されたマルチチップパッケージが提案されている（例えば、特許文献１参照）。

しかし、電源電圧を供給する電源パッドや、グランド電圧を供給するグランドパッドが、メモリチップ表面の一辺に片寄って配置された場合、チップ内部での電圧分布は不均一になってしまう。なぜなら、それらのパッドから離れた領域への電源電圧及びグランド電圧の供給は、チップ内部の配線により行うことになるが、一般的には、それらの内部配線抵抗は大きく、パッドから離れるにつれて、電圧降下の影響が大きくなるためである。

よって、消費電流が大きくなると、その内部配線抵抗により、ボンディングしたパッドから離れた領域における電源電圧の低下及びグランド電圧の上昇が抑えられず、メモリチップのパフォーマンスが低下してしまう。

さらに、複数のメモリチップが、それぞれチップのパッド領域が露出するように、同一方向にずらして積層するため、パッケージのサイズは、ずらしていく方向に対して大きくなってしまう。
特開２００４−２２１２１５号公報

本発明の例は、マルチチップパッケージを構成するメモリチップのパフォーマンスの劣化を防止でき、さらに、パッケージのサイズの増大を抑制できる技術を提案する。

本発明の例に関わる半導体集積回路は、パッケージ基板と、前記パッケージ基板上に配置され、第１の辺上に設けられる第１の電源パッドと、前記第１の辺と直交する第２の辺上に設けられる第２の電源パッドとを有する第１のメモリチップと、前記第１のメモリチップ上に配置され、前記第１のメモリチップと同一構造の第２のメモリチップとを具備し、前記第２のメモリチップは、前記第１のメモリチップの前記第１及び第２の電源パッドが露出する方向に平行移動されて、配置され、前記第１及び第２の電源パッドは、前記第１のメモリチップの対角部にそれぞれ設けられることを備える。

本発明の例に関わる半導体集積回路は、パッケージ基板と、同一構造の第１乃至第３のメモリチップとを具備し、前記第１乃至第３のメモリチップは、第１の辺に設けられる第１の電源パッドと、前記第１の辺と直行する第２の辺に設けられる第２の電源パッドとをそれぞれ有し、前記第１のメモリチップは、前記パッケージ基板上に配置され、前記第２のメモリチップは、前記第１のメモリチップとは左右が反対となり、且つ、前記第１のメモリチップの第１及び第２の電源パッドが露出する方向に平行移動されて前記第１のメモリチップ上に配置され、前記第３のメモリチップは、前記第２のメモリチップを平行移動させた方向とは逆方向に平行移動されて、前記第２のメモリチップ上に配置されることを備える。

本発明の例によれば、マルチチップパッケージを構成するメモリチップのパフォーマンスの劣化を防止でき、さらに、パッケージのサイズの増大を抑制できる技術を提案する。

以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。

１． 概要
本発明の例の半導体集積回路は、複数のメモリチップを積層させたマルチチップパッケージに関する。

上記の複数のメモリチップは、同一構造であり、長方形状或いは正方形状のメモリチップ上面の４辺のうち直交する２辺（第１の辺及び第２の辺）に沿って、電源パッド、グランドパッド及びメモリパッドが設けられる。

また、電源パッドは、第１の辺及び第２の辺にそれぞれ少なくとも１つずつ設けられ、それぞれの辺の１つの電源パッドが、チップ上面の対角線方向に対向する対角部にそれぞれ配置される。

そのようなメモリチップが積層される際、上記の直交する２辺に設けられた各パッドが露出、即ち、チップ上部から見た場合に、下層側のメモリチップの電源パッドが、上層側のメモリチップにより隠れないように、上層側となるメモリチップが、下層側となるメモリチップの上面に対して平行移動されて積層されることを基本構造とする。

それにより、各チップの内部配線抵抗による電圧降下を緩和することができる。

よって、本発明の例のマルチチップパッケージは、パフォーマンスの低下を防止でき、マルチチップパッケージのパッケージサイズの増大を抑制できる。

また、以下には、上記の基本構造に基づいたマルチチップパッケージの構造についても述べる。それにより、パッケージサイズの増大を抑制し、マルチチップパッケージの記憶容量を増大できる技術を提案する。

２． 実施の形態
次に、最良と思われるいくつかの実施の形態について説明する。

（１） 第１実施の形態
（ａ） 基本構造
図１は、第１の実施の形態におけるマルチチップパッケージの平面図を示す。また、図２は、図１のＩＩ−ＩＩ線に沿う断面図である。

パッケージ基板１００は、表面に導電性の配線層が形成された、例えば、絶縁性の基板である。

パッケージ基板１００表面には、基板電源パッド１０１、基板グラウンドパッド１０２、基板メモリパッド１０３、基板コントローラパッド１０４がそれぞれ設けられる。尚、パッケージ基板１００には、その外縁部或いは裏面に外部端子が設けられるが、本実施の形態においては図示せず省略する。この外部端子は、例えば、外縁部に電気的に接続されるリードフレーム、或いは、パッケージ基板１の裏面に電気的に接続されるＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）などである。
また、パッケージ基板１００の表面には、上記の外部端子とパッケージ基板１００上の各パッド１０１，１０２，１０３，１０４とを接続するための配線層も設けられているが、外部端子と同様に、図示せず省略する。

第１のメモリチップ１は、パッケージ基板（絶縁性基板）１００上に配置される。

第１のメモリチップ１上面には、電源パッド１１Ａ，１１Ｂ、グランドパッド１２Ａ，１２Ｂ及び複数のメモリパッド１３が設けられる。これらのパッド１１Ａ，１１Ｂ，１２Ａ，１２Ｂ，１３は、導電性材料から構成される。

２つの電源パッド１１Ａ，１１Ｂは、第１のメモリチップ上面の直交する第１及び第２の辺Ａ１，Ｂ１に、それぞれ少なくとも１つずつ、第１のメモリチップ１上面に設けられている。尚、第１の辺Ａ１とは、例えば、その辺の長さが、第２の辺Ｂ１の長さより長い辺である。

また、その２つの電源パッド１１Ａ，１１Ｂは、メモリチップ１上面の対角部に、それぞれ配置される。そして、この電源パッド１１Ａ，１１Ｂは、第１のメモリチップ１を駆動させるための電源電圧を供給する。

グランドパッド１２Ａ，１２Ｂは、第１の辺Ａ１及び第２の辺Ｂ１に沿って、電源パッド１１Ａ，１１Ｂにそれぞれ隣接するように、メモリチップ１上面の対角部に配置される。このグランドパッド１２Ａ、１２Ｂは、メモリチップ１に、基準電位となるグランド電圧の供給する。

尚、電源パッド１１Ａとグランドパッド１２Ａは、配置が逆となるようにメモリチップ１上に設けても良い。電源パッド１１Ｂとグランドパッド１２Ｂも、同様である。

また、複数のメモリパッド１３は、例えば、第１の辺Ａ１に沿って、配置される。メモリパッド１３は、制御信号パッド、入出力信号パッド、アドレスパッドから構成され、それらは任意の配置で設けられる。尚、メモリパッド１３は、辺Ｂ１に沿って設けられてもよい。

第２のメモリチップ２は、第１のメモリチップ１上に配置される。第２のメモリチップ２は、第１のメモリチップ１と同一構造のメモリチップである。それゆえ、第２のメモリチップ２上には、電源パッド２１Ａ，２１Ｂ、グランドパッド２２Ａ，２２Ｂ及び複数のメモリパッド２３が、第１のメモリチップ１の各パッドと同様の配置で、第２のメモリチップ２の第１及び第２の辺Ａ２、Ｂ２に沿って、チップ上面にそれぞれ設けられる。

コントローラチップ８は、第２のメモリチップ上に配置される。コントローラチップ８のサイズは、第１及び第２のメモリチップ１，２のサイズよりも小さい。

コントローラチップ８表面には、制御信号、データ入出力信号及び電源／グランド電圧用のコントローラパッド８１が設けられる。

上記のメモリチップ１，２及びコントローラチップ８は、例えば、絶縁性の接着剤など、薄い絶縁層（図示せず）を介して、パッケージ基板１００上に積層されている。

尚、コントローラチップ８は、積層されたメモリチップの最上部に設けずとも良く、メモリチップ１，２のみからなるマルチチップパッケージでも良い。

上述のパッケージ基板１００、第１及び第２のメモリチップ１，２、コントローラチップ８上に設けられた各パッドは、以下のように、それぞれ接続される。尚、図２においては、ＩＩ−ＩＩ線に沿う断面より手前方向或いは奥行き方向のパッド及びワイヤも図示し、それらは、破線で示している。

基板電源パッド１０１は、第１のメモリチップ１の電源パッド１１Ａ，１１Ｂ、第２のメモリチップの電源パッド２１Ａ，２１Ｂと、例えば、Ａｕ細線などのワイヤ１４，２４を用いたワイヤボンディングにより、接続される。

基板グランドパッド１０２は、第１のメモリチップのグランドパッド１２Ａ，１２Ｂ、第２のメモリチップのグランドパッド２２Ａ，２２Ｂと、ワイヤボンディングにより、接続される
また、基板メモリパッド１０３は、第１のメモリチップ１のメモリパッド１３、第２のメモリチップ２のメモリパッド２３と、ワイヤボンディングにより接続される。

尚、図１及び図２に示すように、第２のメモリチップ２の各パッドは、第１のメモリチップ１の対応する各パッドにワイヤ２４により接続され、第１のメモリチップから延びるワイヤ１４を介して、パッケージ基板１００の各パッドと電気的に接続された構造となっている。

このように接続されることで、煩雑なワイヤボンディングを行う必要が無く、段差の大きいパッド間にボンディングされるワイヤの寄生容量を抑制できる。

基板コントローラパッド１０４は、コントローラパッド８１と、ワイヤ８２により接続される。基板コントローラパッド１０４は、制御信号パッド、データ入出力パッド、電源パッドから構成される。尚、コントローラチップ８の電源及びグランド用のパッドは、本実施の形態に示すように、第１及び第２のメモリチップが接続される基板電源パッド１０１及び基板グランドパッド１０２とは、異なるパッド１０４と接続されることが望ましい。なぜなら、コントローラチップ８の電源及びグランドパッドを、第１及び第２のメモリチップと共通のパッド１０１，１０２と接続する場合、コントローラチップ８が動作することにより、電源電圧の低下及びグランド電圧の上昇が起こり、メモリチップの動作に悪影響を与えてしまうためである。

上述のマルチチップパッケージにおいては、図１及び図２に示すように、上層側となる第２のメモリチップ２は、下層側となる第１のメモリチップ１上面の直交する第１の辺Ａ１及び第２の辺Ｂ１が露出するように、平行移動されて、第１のメモリチップ１上に積層される。

それにより、第１のメモリチップ１の第１及び第２の辺Ａ１，Ｂ１に沿って設けられた各パッドが、露出するように２つのチップを積層できる。

それゆえ、メモリチップの２辺に沿って、ワイヤボンディングすることが可能となっている。

第２のメモリチップを平行移動する方向は、例えば、第１のメモリチップ１上面に対して、対角線方向である。尚、この平行移動する方向は、上記の対角線方向に限定されず、下層側となる第１のメモリチップの第１及び第２の辺が露出する方向であれば良い。また、第２のメモリチップを平行移動することにより露出するスペースの広さは、パッドに対してワイヤボンディングに必要なスペースが確保できる広さである。

また、上述のように、第１のメモリチップに設けられる電源パッド１１Ａと電源パッド１１Ｂは、辺Ａ１及び辺Ｂ１にそれぞれ少なくとも１つずつ設けられ、さらに、それぞれの辺Ａ１，Ｂ１の１つの電源パッド１１Ａ，１１Ｂが、メモリチップ１上面の対角部に、それぞれ配置される。

例えば、電源パッド１１Ａ，１１Ｂが、辺Ｂ１に片寄るように設けられた場合、電源パッドが設けられた辺Ｂ１から離れるにつれ、内部配線抵抗による電圧降下の影響は大きくなる。そのため、第１のメモリチップ１内での電圧分布が不均一となり、メモリチップ１のパフォーマンスが低下してしまう。

しかし、本実施の形態のようにメモリチップの対角部上に電源パッドをそれぞれ設けることで、内部配線抵抗による電圧降下の影響を緩和でき、メモリチップ内でより均一な電圧分布となるように電源電圧を供給できる。さらに、グランドパッド１２Ａ，１２Ｂが、電源パッド１１Ａ，１１Ｂとそれぞれ隣接して配置される。グランドパッド１２Ａ，１２Ｂを、チップ上の対角部にそれぞれ配置することにより、グランド電圧の上昇を抑制できる。

それゆえ、メモリチップの内部配線抵抗に起因するメモリチップのパフォーマンスの低下を防止できる。

以上のように、複数のメモリチップが積層されたマルチチップパッケージにおいて、上層側となるメモリチップが、下層側となるメモリチップの直交する２辺が露出するように、下層側のメモリチップ上に配置される。よって、下層側のメモリチップのパッドを、その露出した２辺に沿って設けることができる。

それにより、電源電圧及びグランド電圧を供給する電源パッド及びグランドパッドを、メモリチップ上面の対角部に設けることができる。

それゆえ、パッドから離れた領域において、チップの内部配線抵抗に起因する電源電圧の低下及びグランド電圧の上昇を抑制できる。

したがって、マルチチップパッケージのパフォーマンスの低下を防止できる。

（ｂ） 実施例
図３及び図４は、本実施の形態の実施例を示す図である。尚、基本構造と同一部材については、同一の符号を付し、詳細な説明は省略する。

基本構造で述べたように、第１及び第２のメモリチップ１，２は、それぞれの第１の辺Ａ１，Ａ２及び第２の辺Ｂ１，Ｂ２に沿って、各パッドがチップ上面に設けられる。

また、第２のメモリチップ２は、辺Ａ１及び辺Ｂ１に沿って設けられた第１のメモリチップの各パッドが露出するように、第１のメモリチップ上面に対して平行移動されて、第１のメモリチップ１上に積層される。

これらの第１及び第２のメモリチップ１，２は、例えば、フラッシュメモリである。

本実施例は、第１及び第２のメモリチップに加え、第３及び第４のメモリチップ３，４をさらに備える。

第３及び第４のメモリチップ３，４は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）など、揮発性半導体メモリである。

第３及び第４のメモリチップ３，４の各パッドは、第１及び第２のメモリチップ１，２と同様に直交する２辺に沿って、各チップ上面に設けられている。

即ち、第３のメモリチップ３上面には、電源パッド３１Ａ，３１Ｂ、グランドパッド３２Ａ，３２ＢＡ及び複数のメモリパッド３３が設けられる。

電源パッド３１Ａ，３１Ｂは、辺Ａ３及び辺Ｂ３に沿って、それぞれ少なくとも１つずつ、チップ３上面に設けられる。さらに、それぞれの辺Ａ３，Ｂ３の１つの電源パッド３１Ａ，３１Ｂは、メモリチップ３上面の対角部にそれぞれ設けられる。

グランドパッド３２Ａ，３２Ｂは、電源パッド３１Ａ，３１Ｂに隣接して、辺Ａ３，Ｂ３に沿って、それぞれ設けられる。

また、複数のメモリパッド３３は、第３のメモリチップの辺Ａ３に沿って、チップ３上面に設けられる。

第４のメモリチップ４は、第３のメモリチップ３と同一の構造であり、電源パッド４１Ａ，４１Ｂ、グランドパッド４２Ａ，４２Ｂ及びメモリパッド４３が、辺Ａ４，Ｂ４に沿って、チップ４上面にそれぞれ設けられる。

尚、第３及び第４のメモリチップ３，４は、第１及び第２のメモリチップと同様に、フラッシュメモリでもよい。

また、上記のメモリチップは、それぞれ下層側となるメモリチップを介して、パッケージ基板１００と電気的に接続される。

図３及び図４に示すように、第３のメモリチップ３は、図１及び図２に示した第２のメモリチップ上面の２辺に設けられた各パッドが露出するように、第２のメモリチップ上に、さらに積層される。

また、第４のメモリチップ４は、第３のメモリチップ上面の２辺Ａ３，Ｂ３に設けられた各パッドが露出するように、第３のメモリチップ３上に積層される。

本実施例に示すように、２層以上のメモリチップを積み重ねることができる。それゆえ、マルチチップパッケージの記憶容量を大きくすることができる。

よって、上述の基本構造で述べた効果に加え、マルチチップパッケージの記憶容量を大きくすることができる。

また、不揮発性メモリと揮発性メモリのように、種類の異なるメモリチップを積層でき、種類の異なる複数のメモリチップが混載されたマルチチップパッケージを提供できる。

尚、メモリチップの積層する順序は、上述の順序に限定されず、揮発性メモリチップが、不揮発性メモリチップの下層側に配置されても良い。

また、本実施例においては、４層構造のマルチチップパッケージについて述べたが、メモリチップを４層以上積層させてもよい。

（２） 第２の実施の形態
第１の実施の形態においては、マルチチップパッケージを構成する複数のメモリチップは、下層側のメモリチップ上面の直交する２辺が露出するように、上層側となるメモリチップを平行移動させて積層される。

さらに、メモリチップの電源パッドが、チップ上面の対角部に配置されることで、内部配線抵抗に起因するチップのパフォーマンスの劣化を防止できる。

しかし、メモリの大容量化のためにメモリチップを複数積み重ねていくと、メモリチップを平行移動させた方向に対して、パッケージのサイズが大きくなってしまう。

そこで、第２の実施の形態においては、その問題を解決するためのマルチチップパッケージの構造について説明する。尚、本実施の形態のメモリチップは、第１の実施の形態に示すメモリチップと同一構造であり、上述と同様の効果が得られる。また、同一部材には、同一符号を付し、詳細な説明は省略する。

図５及び図６に示すように、第２のメモリチップ２は、辺Ａ１及び辺Ｂ１に沿って設けられた第１のメモリチップ１の各パッドが露出するように、第１のメモリチップ１上に積み重ねられる。

第２のメモリチップ２上には、絶縁物からなるスペーサ９が設けられる。このスペーサ９の厚みは、第２のメモリチップ２のワイヤボンディングのための厚み方向に対するスペースが確保できる厚みである。

第３のメモリチップ３は、スペーサ９を介して、第２のメモリチップ２上に配置される。この第３のメモリチップ３は、第２のメモリチップに対して、第２のメモリチップ２を平行移動させた方向とは逆方向に平行移動されている。

そして、第３のメモリチップ３は、第１のメモリチップ１と重なる位置に配置される。具体的には、メモリチップ３の第１の辺Ａ３が、メモリチップの第１の辺Ａ１と重なる位置となり、メモリチップ３の第２の辺Ｂ３が、第１のメモリチップの第２の辺Ｂ１と重なる位置に配置される。

第４のメモリチップ４は、辺Ａ３及び辺Ｂ３に沿って設けられた第３のメモリチップ３の各パッドが露出するように平行移動される。そして、第４のメモリチップ４は、第２のメモリチップ２と重なる位置に配置される。

つまり、最上層のメモリチップ（第４のメモリチップ４）は、第２のメモリチップと同じ分だけ平行移動したことになる。

また、上記の構造のワイヤボンディングは以下のように行われる。

第１のメモリチップ１の各パッドは、ワイヤ１４を介して、パッケージ基板１００と接続される。第２のメモリチップ２の各パッドは、ワイヤ２４を介して、第１のメモリチップのパッドと接続される。

第３のメモリチップ３の各パッドは、ワイヤ３４を介して、パッケージ基板１００と接続される。第４のメモリチップ４の各パッドは、ワイヤ４４を介して、第３のメモリチップ３の各パッドに接続される。

つまり、第２のメモリチップ２は、第１のメモリチップ１を介して、パッケージ基板１００と接続される。また、第４のメモリチップ４は、第３のメモリチップ３を介して、パッケージ基板１００と接続される。

以上のように、本実施の形態においては、マルチチップパッケージのサイズを、第２のメモリチップを平行移動させたサイズ内に納めることができる。

それゆえ、本実施の形態のマルチチップパッケージは、メモリチップを複数積層した場合においても、第２のメモリチップ２を平行移動させたサイズで作製できる
したがって、マルチチップパッケージのパフォーマンスの低下を防止でき、マルチチップパッケージのパッケージサイズが増大するのを抑制できる。それに伴い、マルチチップパッケージの記憶容量を大きくすることもできる。

（３） 第３の実施の形態
第２の実施の形態に示すマルチチップパッケージの構造においては、大容量化のためメモリチップを複数積層させる際に、スペーサを用いて、マルチチップパッケージの平面方向のサイズがメモリチップを平行移動させた方向に大きくなるのを抑制している。

しかし、スペーサにより、そのスペーサの下層側のチップに対するワイヤボンディングのために必要な厚み方向のスペースを、確保している。

そこで、第３の実施の形態では、そのスペーサの厚みにより、マルチチップパッケージの厚み方向のサイズが大きくなってしまう。

以下には、その問題を解決するためのマルチチップパッケージの構造について説明を行う。

（ａ） 基本構造
図７及び図８は、本実施の形態におけるマルチチップパッケージの構造を示す図である。尚、本実施の形態のメモリチップは、第１の実施の形態に示すメモリチップと同一構造であり、同一の効果が得られる。また、同一部材には、同一符号を付し、詳細な説明は省略する。

パッケージ基板１００上には、複数のメモリチップ１，２，３及びコントローラチップ８が積層される。即ち、第１のメモリチップ１と第３のメモリチップ３の間には、第２のメモリチップ２が配置されている。

この第２のメモリチップ２は、第１及び第３のメモリチップ１，３に対して、左右が反対となり、第１のメモリチップ１のパッドが設けられる２辺Ａ１，Ｂ１が露出するように、第１のメモリチップ１上面に対して平行移動されて、メモリチップ１上に配置される。

以下に、図９Ａ乃至図９Ｃを用いて、図７及び図８の構造について、段階的に説明する。尚、ワイヤは、図示せず、省略する
図９Ａに示すように、第１のメモリチップ１は、パッケージ基板１００上に設けられる。

そして、図９Ｂに示すように、第２のメモリチップ２は、第１のメモリチップ１に対して、１８０°回転され、左右が反対となるように配置される。具体的には、第２のメモリチップのパッドが設けられる第１の辺Ａ２が、第１のメモリチップのパッドが設けられる第１の辺Ａ１の位置とは反対方向に位置する。また、第２のメモリチップ２のパッドが設けられる第２の辺Ｂ２が、第１のメモリチップのパッドが設けられる第２の辺Ｂ１の位置とは反対方向に位置する。

さらに、第２のメモリチップ２は、第１のメモリチップ１上面の直交する２辺Ａ１，Ｂ１上面に設けられた各パッドが露出するように、第１のメモリチップ１の上面に対して平行移動されて配置される。

第３のメモリチップ３は、図９Ｃに示すように、第２のメモリチップ２と左右が反対となり、さらに、第２のメモリチップを平行移動させた方向とは反対の方向に、第２のメモリチップ２上面に対して平行移動されて、第２のメモリチップ２上に配置される。

また、第３のメモリチップ３の辺Ａ３が、第１のメモリチップ１の辺Ａ１と重なり、第３のメモリチップ３の辺Ｂ３が、第１のメモリチップ１の辺Ｂ１と重なる位置に配置される。

上記に示す構造の場合、パッケージ基板１００上には、メモリチップ１，３の第１の辺Ａ１，Ａ３及び第２の辺Ｂ１，Ｂ３と、メモリチップ２の第１の辺Ａ２及び第２の辺に沿うように基板電源パッド１０１、基板グランドパッド１０２、メモリパッド１０３が設けられる。つまり、それらのパッド１０１，１０２，１０３は、積層されたメモリチップ１，２，３の周囲を、取り囲むように、パッケージ基板１００上に配置され、各メモリチップのパッドとのワイヤボンディングが、煩雑にならないように設けられている。

したがって、上記に示す基本構造を用いることで、第２の実施の形態のように、積層されるメモリチップ間にスペーサを配置する必要が無く、マルチチップパッケージの厚み方向のサイズが増大するのを抑制することができる
（ｂ） 実施例
以下には、上述の構造の実施例について説明を行う。

尚、同一部材については、同一符号を付し、詳細な説明を省略する。

図１０及び図１１に示すように、基本構造に示すマルチチップパッケージに加え、さらに、第４のメモリチップ４が、第３のメモリチップ３上に配置される。

尚、第１乃至第４のメモリチップは、揮発性或いは不揮発性のどちらか１種類の半導体メモリチップでも良いし、揮発性メモリチップと不揮発性メモリチップの両方が用いられても良い。

第４のメモリチップは、上述の第１乃至第３のメモリチップと同じ構造でパッドが配置されている。

それゆえ、２つの電源パッド４１Ａ，４１Ｂは、辺Ａ４及び辺Ｂ４に沿って、それぞれ１つずつ、第４のメモリチップ４上面に設けられている。

さらに、その２つの電源パッド４１Ａ，４１Ｂは、メモリチップ４上面の対角部にそれぞれ配置される。また、複数のメモリパッド４３が、第４のメモリチップ４の第１の辺Ａ１に沿って、第４のメモリチップ４上面に設けられる。

第４のメモリチップ４は、第３のメモリチップ３と左右が反対となり、さらに、第３のメモリチップの直交する２辺上に設けられた各パッドが露出するように、第３のメモリチップ３を平行移動させた方向とは反対方向に、平行移動される。

そして、第４のメモリチップ４の辺Ａ４は、第２のメモリチップ２の辺Ａ２と重なる位置となり、第４のメモリチップ４の辺Ｂ４は、第２のメモリチップ２の辺Ｂ２と重なる位置に配置される。

上述のように、本実施例の構造においては、複数のメモリチップを積層することができ、スペーサによって生じるマルチパッケージサイズの増大を防止でき、記憶容量を大きくすることができる。

したがって、マルチチップパッケージのパフォーマンスの低下を防止でき、マルチチップパッケージのパッケージサイズが増大するのを抑制できる。それに伴い、マルチチップパッケージの記憶容量を大きくすることもできる。

尚、本実施例においては、４層構造のマルチチップパッケージについて述べたが、メモリチップを４層以上積層させてもよい。

３． その他
本発明の例の半導体集積回路は、携帯電話、デジタルカメラなどの携帯可能な電子機器に適用される。

本発明の例は、マルチチップパッケージを構成するメモリチップのパフォーマンスの劣化を防止でき、さらに、パッケージのサイズの増大を抑制できる。

本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。

第１の実施の形態の基本構造を示すマルチチップパッケージの平面図。 図１のＩＩ−ＩＩ線に沿う断面図。 第１の実施の形態の応用例を示すマルチチップパッケージの平面図。 図３のＩＶ−ＩＶ線に沿う断面図。 第２の実施の形態の構造を示すマルチチップパッケージの平面図。 図５のＶＩ−ＶＩ線に沿う断面図。 第３の実施の形態の基本構造を示すマルチチップパッケージの平面図。 図７のＶＩＩＩ−ＶＩＩＩ線に沿う断面図。 図７に示す構造を段階的に示す平面図。 図７に示す構造を段階的に示す平面図。 図７に示す構造を段階的に示す平面図。 第３の実施の形態の実施例を示すマルチチップパッケージの平面図。 図１０のＸＩ−ＸＩ線に沿う断面図。

符号の説明

１：第１のメモリチップ、２：第２のメモリチップ、３：第３のメモリチップ、４：第４のメモリチップ、１１Ａ〜４１Ａ，１１Ｂ〜４１Ｂ：電源パッド、１２Ａ〜４２Ａ，１２Ｂ〜４２Ｂ：グランドパッド、１３〜４３：メモリパッド、１４〜４４，８２：ワイヤ、Ａ１〜Ａ４：第１の辺、Ｂ１〜Ｂ４：第２の辺、８：コントローラチップ、８１：コントローラパッド、９：スペーサ、１００：パッケージ基板、１０１：基板電源パッド、１０２：基板グランドパッド、１０３：基板メモリパッド、１０４：基板コントローラパッド。

Claims (5)

1. パッケージ基板と、前記パッケージ基板上に配置され、第１の辺上に設けられる第１の電源パッドと、前記第１の辺と直交する第２の辺上に設けられる第２の電源パッドとを有する第１のメモリチップと、前記第１のメモリチップ上に配置され、前記第１のメモリチップと同一構造の第２のメモリチップとを具備し、前記第２のメモリチップは、前記第１のメモリチップの前記第１及び第２の電源パッドが露出する方向に平行移動されて、配置され、前記第１及び第２の電源パッドは、前記第１のメモリチップの対角部にそれぞれ設けられることを特徴とする半導体集積回路。
2. 請求項１に記載の半導体集積回路は、前記第２のメモリチップ上に、スペーサを介して、前記第１及び第２のメモリチップと同一構造の第３のメモリチップをさらに具備し、前記第３のメモリチップは、前記第２のメモリチップが平行移動された方向とは逆方向に平行移動され、前記第１のメモリチップと重なる位置に配置されることを特徴とする請求項１に記載の半導体集積回路。
3. パッケージ基板と、同一構造の第１乃至第３のメモリチップとを具備し、前記第１乃至第３のメモリチップは、第１の辺に設けられる第１の電源パッドと、前記第１の辺と直行する第２の辺に設けられる第２の電源パッドとをそれぞれ有し、前記第１のメモリチップは、前記パッケージ基板上に配置され、前記第２のメモリチップは、前記第１のメモリチップとは左右が反対となり、且つ、前記第１のメモリチップの第１及び第２の電源パッドが露出する方向に平行移動されて前記第１のメモリチップ上に配置され、前記第３のメモリチップは、前記第２のメモリチップを平行移動させた方向とは逆方向に平行移動されて、前記第２のメモリチップ上に配置されることを特徴とする半導体集積回路。
4. 前記第１のメモリチップは、第１及び第２のグランドパッドと、複数のメモリパッドとを、さらに具備し、前記第１のグランドパッドは、第１の電源パッドに隣接して、第１の辺上に設けられ、前記第２のグランドパッドは、前記第２の電源パッドに隣接して、第２の辺上に設けられ、前記複数のメモリパッドは、前記第１のメモリチップの第１の辺に沿って設けられることを特徴とする請求項１又は３に記載の半導体集積回路。
5. 前記第２のメモリチップを平行移動する方向は、前記第１のメモリチップの対角線方向であることを特徴とする請求項１又は３に記載の不揮発性半導体メモリ。

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