JP2008124571A - アナログ／デジタル変換器 - Google Patents

Abstract

【課題】直並列型アナログ／デジタル変換器において消費電力を抑制すること。
【解決手段】本発明では、Ｎビットのアナログ／デジタル変換器において、２^m＋１個の分圧電圧を生成する分圧電圧生成回路と、分圧電圧のうちの２^m−１個以下の分圧電圧とアナログ信号と比較する上位ｍビット用の上位変換回路と、２^m＋１個の分圧電圧のうち上位変換回路の出力に基づいて少なくとも２個の分圧電圧を選択するスイッチ回路と、スイッチ回路から出力される分圧電圧をアナログ信号と比較する下位ｎビット用下位変換回路（Ｎ＝ｍ＋ｎ）と、上位変換回路及び下位変換回路からの出力に基づいてビットのデジタル信号を生成するエンコーダとを備え、スイッチ回路は、選択する分圧電圧を、アナログ信号の電圧に最も近い２個の分圧電圧よりも電圧が所定値だけ高い第１の分圧電圧と所定値だけ低い第２の分圧電圧とを含む分圧電圧とした。
【選択図】図２

Description

本発明は、アナログ／デジタル変換器に関するものである。

従来より、デジタル機器の普及に伴ってアナログ信号をデジタル信号に変換するアナログ／デジタル変換器が広範に使用されてきている。

このアナログ／デジタル変換器として、入力されるアナログ信号を並列にＮビット（Ｎ＝ｎ＋ｍ）のデジタル信号に変換する並列型のアナログ／デジタル変換器や、上位ｍビットと下位ｎビットとの二段階に分けて変換する直並列（サブレンジング）型のアナログ／デジタル変換器などが知られている。

直並列型のアナログ／デジタル変換器は、並列型のアナログ／デジタル変換器に対し、回路規模が小さく、消費電力を小さくできるという点で優れている（例えば、特許文献１参照）。

ここで、アナログ信号をＮビットのデジタル信号に変換する直並列型のアナログ／デジタル変換器について説明する。

この直並列型のアナログ／デジタル変換器は、基準電圧間を等電圧に分割して等間隔の２^N個の分圧電圧を生成する直列抵抗列と、等間隔の２^m−１個の分圧電圧とに基づいて、デジタル信号の上位ｍビットの生成を行う上位変換回路と、２^N個の分圧電圧のうち上位変換回路から出力された情報に基づいて選択した２ⁿ個の分圧電圧に基づいて、デジタル信号の下位ｎビットの生成を行う下位変換回路とを備えており、この上位変換回路と下位変換回路とで入力されるアナログ信号をＮビットのデジタル信号に変換する。

ところが、上位変換回路における比較時と、下位変換回路における比較時とでサンプルホールド回路（図示せず）によって保持したアナログ信号についてオフセット電圧が生じ、上位ビットの境界部分でアナログ−デジタル変換のリニアリティが悪化するおそれがある（例えば、特許文献２参照）。ここで、オフセット電圧とは、上位変換回路の上位ビット用比較器がアナログ信号の電圧を保持するときに生じる誤差電圧と下位変換回路の下位ビット用比較器がアナログ信号の電圧を保持するときに生じる誤差電圧との差電圧である。

そこで、従来の直並列型のアナログ／デジタル変換器では、このオフセット電圧を考慮して下位用比較器において用いる分圧電圧に冗長性を持たせている。

下位用比較器において用いる分圧電圧に冗長性を持たせた直並列型のアナログ／デジタル変換器を図１０に示す。このアナログ／デジタル変換器１０は、上位３ビットを上位変換回路１３によって変換し、下位３ビットを下位変換回路１４によって変換して、入力されるアナログ信号を６ビットのデジタル信号へ変換する回路である。

図１０に示すように、アナログ／デジタル変換器１０は、所定電圧（Ｖａ−Ｖｂ）間を分割して複数の分圧電圧を生成するラダー抵抗からなる分圧電圧生成回路１１と、入力されるアナログ信号を上位３ビットのデジタル信号へ変換する上位変換回路１３と、分圧電圧生成回路１１から出力される複数の分圧電圧のうち３つの分圧電圧を選択して出力するスイッチ回路であるＭＵＸ（multiplexer）１２と、ＭＵＸ１２から出力される３つの分圧電圧に基づいて入力されるアナログ信号を下位３ビットのデジタル信号へ変換する下位変換回路１４とを備えている。

上位変換回路１３は、分圧電圧生成回路１１によって下位参照電圧（ＶＲＢ）と上位参照電圧（ＶＲＴ）とを８等分に分割されて生成される７個の分圧電圧Ｖ１０−１〜Ｖ１０−７にそれぞれ上位ビット用比較器ＣＯＭＰ１０−１〜１０−７の一方の入力端子が接続され、これらの上位ビット用比較器ＣＯＭＰ１０−１〜１０−７の他方の入力端子に変換すべきアナログ信号が接続される。

そして、上位変換回路１３は、これらの上位ビット用比較器ＣＯＭＰ１０−１〜１０−７によって、上位３ビットのデジタル信号を生成する。

また、ＭＵＸ１２は、下位変換回路１４に分圧電圧を出力するスイッチとして、上位変換回路１３から出力される情報に基づいて、スイッチＳＷ１０−１〜ＳＷ１０−８のうち１つのスイッチを、ＳＷ１１−１〜ＳＷ１１−８のうち１つのスイッチを、ＳＷ１２−１〜ＳＷ１２−８のうち１つのスイッチをそれぞれ選択する。すなわち、３つのスイッチを制御して短絡状態とし、分圧電圧生成回路１１によって生成される３つの分圧電圧を下位変換回路１４に出力する。

上位変換回路１３から出力される情報は、入力されるアナログ信号の電圧が上記分圧電圧Ｖ１０−１〜Ｖ１０−７のうちどの分圧電圧間にあるのかの情報であり、例えば、入力されるアナログ信号の電圧が分圧電圧Ｖ１０−２とＶ１０−３との間にあるときには、その旨の情報を通知する。このとき、ＭＵＸ１２は、上位変換回路１３から出力される情報に基づいて、スイッチＳＷ１０−３，ＳＷ１１−３，ＳＷ１２−３を選択する。

ここで、ＭＵＸ１２は、上位変換回路１３から出力される情報に基づいて選択するスイッチを、上位変換回路１３における最小電圧単位（分圧電圧Ｖ１０−１〜Ｖ１０−７において互いに隣接する分圧電圧間の電圧。以下、「ＬＳＢ」ということもある。）に冗長分を加えた電圧範囲を選択することができるようにしている。たとえば、上位変換回路１３からアナログ信号がＶ１０−４〜Ｖ１０−５の間の電圧である旨の情報であるとき、下位変換回路１４は、スイッチＳＷ１０−５，スイッチＳＷ１１−５，スイッチＳＷ１２−５を選択してこれらを短絡状態し、Ｖ１０−４〜Ｖ１０−５の分圧電圧範囲に、分圧電圧Ｖ１０−５よりも所定電圧高い第１冗長分と、分圧電圧Ｖ１０−４よりも所定電圧低い第２冗長分とを加えた電圧範囲とその中間電圧を選択して、下位ビット用比較器ＣＯＭＰ１１−１〜ＣＯＭＰ１１−３へ出力する。そして、下位ビット用比較器ＣＯＭＰ１１−１〜ＣＯＭＰ１１−３から出力される信号に基づいて入力されるアナログ信号に対する下位３ビットのデジタル信号を生成して出力する。なお、下位変換回路１４は、下位ビット用比較器ＣＯＭＰ１１−１〜ＣＯＭＰ１１−３と図示しない周知の補間回路（インターポレーション回路）によって構成されている。
特開２００４−７１３４号公報 特開平９−１６２７３８号公報

ところが、上記従来のアナログ／デジタル変換器１０においては、下位変換回路１４における冗長が上位変換回路１３における最小電圧単位（ＬＳＢ）未満であったため、上位変換回路１３において分圧電圧Ｖ１０−１〜Ｖ１０−７の全てに対して、それぞれ上位ビット用比較器ＣＯＭＰ１０−１〜１０−７を設ける必要があり、消費電力が大きくなっていた。

また、ＭＵＸ１２において、上位変換回路１３から出力される情報が切り替わる毎に下位ビット用比較器ＣＯＭＰ１１−１〜１１−３に接続するためのスイッチが必要となり、これらのスイッチによって下位変換回路１４の負荷が大きくなり、下位変換回路１４における比較時のセットリングが不利になっていた。

そこで、かかる課題を解決すべく、請求項１に記載の発明は、入力されるアナログ信号をＮビットのデジタル信号に変換して出力する直並列型アナログ／デジタル変換器において、所定電圧間を等電圧に分割して２^m＋１個の分圧電圧を生成する分圧電圧生成回路と、前記２^m＋１個の分圧電圧のうちの２^m−１個以下の分圧電圧を前記アナログ信号と比較して、前記デジタル信号の上位ｍビット用の信号を生成して出力する上位変換回路と、前記２^m＋１個の分圧電圧のうち前記上位変換回路から出力された情報に基づいて少なくとも２個の分圧電圧を選択して出力するスイッチ回路と、前記スイッチ回路によって選択された分圧電圧を前記アナログ信号と比較して、前記デジタル信号の下位ｎビット（ｎ＝Ｎ−ｍ）用の信号を生成して出力する下位変換回路と、前記上位変換回路及び前記下位変換回路から出力される信号に基づいて前記デジタル信号を生成するエンコーダとを備え、前記スイッチ回路は、前記２^m＋１個の分圧電圧のうち選択する分圧電圧を、前記アナログ信号の電圧に最も近い２個の分圧電圧よりも電圧が所定値だけ高い第１の分圧電圧と前記所定値だけ低い第２の分圧電圧とを含む分圧電圧とすることを特徴とする。

また、請求項２に記載の発明は、請求項１に記載の発明において、前記スイッチ回路は、前記第１の分圧電圧が前記２^m＋１個の分圧電圧のうち最大の分圧電圧を上回ることとなるとき、前記最大の分圧電圧を前記第１の分圧電圧とすると共に、この第１の分圧電圧よりも低い分圧電圧であって前記第１の分圧電圧からｒ個分（ｒは２以上の偶数）の分圧電圧を隔てた分圧電圧を前記第２の分圧電圧とし、前記第２の分圧電圧が前記２^m＋１個の分圧電圧のうち最小の分圧電圧を下回ることとなるとき、前記最小の分圧電圧を前記第２の分圧電圧とすると共に、この第２の分圧電圧よりも高い分圧電圧であって前記第２の分圧電圧からｒ個分（ｒは２以上の偶数）の分圧電圧を隔てた分圧電圧を前記第１の分圧電圧とすることを特徴とする。

また、請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記下位変換回路は、第１の下位ビット用比較器と第２の下位ビット用比較器とを備えており、前記スイッチ回路は、前記２^m＋１個の分圧電圧のうち、最小の分圧電圧から数えて偶数個目の分圧電圧を第１の下位ビット用比較器へ接続するための２^m／２個の第１スイッチと、前記２^m＋１個の分圧電圧のうち、最小の分圧電圧から数えて奇数個目の分圧電圧を第２の下位ビット用比較器へ接続するための２^m／２＋１個の第２スイッチとを備え、前記第１スイッチ及び第２スイッチを制御することにより前記分圧電圧の選択を行い、前記第１の下位ビット用比較器及び前記第２の下位ビット用比較器へ出力することを特徴とする。

また、請求項４に記載の発明は、請求項１から３のいずれか１項に記載の発明において、前記上位変換回路は、前記２^m−１個の分圧電圧のうち少なくとも最大値の分圧電圧と最小値の分圧電圧とを除いた分圧電圧と前記アナログ信号とを比較する複数の上位用比較器を備えたことを特徴とする。

本発明では、スイッチ回路において、選択する分圧電圧を、入力されるアナログ信号の電圧に最も近い２個の分圧電圧よりも電圧が所定値だけ高い第１の分圧電圧と所定値だけ低い第２の分圧電圧とを含む分圧電圧としたので、上位変換回路において上位ビット用の分圧電圧全てに対して、それぞれ上位ビット用比較器を設ける必要がなく、消費電力を抑制することができる。また、スイッチ回路のスイッチの数を低減することができる。

以下に、本実施形態におけるアナログ／デジタル変換器について図面を参照しながら説明する。このアナログ／デジタル変換器は、入力されるアナログ信号ＶinをＮビットのデジタル信号に変換して出力する。以下の説明では、サンプルホールド回路（図示せず）によってサンプルホールドされたアナログ信号Ｖinをデジタル信号の上位３ビットに検出した後に、デジタル信号の下位２ビットを検出する計５ビットの直並列（サブレンジング）型アナログ／デジタル変換器Ａを一例にとり説明しているが、上位ビットの数および下位ビットの数はこれに限られるものではない。

図１に示すように、本実施形態におけるアナログ／デジタル変換器Ａは、所定の基準電圧（ＶＲＴ−ＶＴＢ）間を分割して基準電圧を含む９個の分圧電圧を生成するラダー抵抗からなる分圧電圧生成回路１と、分圧電圧生成回路１から出力される基準電圧を除く７個以下の分圧電圧に基づいて、入力されるアナログ信号Ｖinを上位３ビット用の信号Ｓｉｇ１へ変換して出力する上位変換回路２と、分圧電圧生成回路１から出力される９個の分圧電圧のうち２つの分圧電圧を選択して出力するスイッチ回路としてのＭＵＸ（multiplexer）３と、このＭＵＸ３から出力された分圧電圧Ｖrnに基づいて、入力されるアナログ信号Ｖinを下位２ビット用の信号Ｓｉｇ２へ変換して出力する下位変換回路４と、上位変換回路２から出力される信号Ｓｉｇ１と下位変換回路４から出力される信号Ｓｉｇ２とに基づいて、入力されるアナログ信号に対応する５ビットのデジタル信号を生成するエンコーダ５とを備えている。

ここで、分圧電圧生成回路１，上位変換回路２，ＭＵＸ３及び下位変換回路４の関係について、図２を参照して具体的に説明する。

分圧電圧生成回路１は、基準電圧である下位参照電圧（ＶＲＢ）と上位参照電圧（ＶＲＴ）との間（所定電圧間）を等電圧に分割して下位参照電圧（ＶＲＢ）と上位参照電圧（ＶＲＴ）とを含む９個の分圧電圧を生成する。

上位変換回路２は、分圧電圧生成回路１によって下位参照電圧（ＶＲＢ）と上位参照電圧（ＶＲＴ）とを８等分に分割されて生成される９個の分圧電圧のうち下位参照電圧（ＶＲＢ）と上位参照電圧（ＶＲＴ）とを除く７個の分圧電圧Ｖ１−１〜Ｖ１−７にそれぞれ上位ビット用比較器ＣＯＭＰ１-１〜ＣＯＭＰ１-７の一方の入力端子が接続され、これらの上位ビット用比較器ＣＯＭＰ１-１〜ＣＯＭＰ１-７の他方の入力端子にデジタル信号に変換すべきアナログ信号Ｖinが接続される。

そして、上位変換回路２は、これらの上位ビット用比較器ＣＯＭＰ１−１〜ＣＯＭＰ１−７による分圧電圧と入力されるアナログ信号Ｖinとの比較結果に基づいて、上位３ビット用の信号Ｓｉｇ１を生成する。

また、ＭＵＸ３は、上位変換回路２から出力される情報である信号Ｓｉｇ１に基づいて、リファレンススイッチＳＷ１−１〜ＳＷ１−６，ＳＷ２−１〜ＳＷ２−６のうち、下位変換回路４に分圧電圧を出力するスイッチを選択する。すなわち、上位変換回路２での入力アナログ信号Ｖinと分圧電圧Ｖ１−１〜Ｖ１−７との比較結果に応じて、リファレンススイッチＳＷ１−１〜ＳＷ１−６のうち一個のスイッチを短絡状態になるように制御し、リファレンススイッチＳＷ２−１〜ＳＷ２−６のうち一個のスイッチを短絡状態になるように制御して、分圧電圧生成回路１によって生成される分圧電圧のうち２つの分圧電圧が選択されて下位変換回路４に出力される。

ここで、上位変換回路２から出力される信号Ｓｉｇ１は、入力されるアナログ信号の電圧が上記分圧電圧Ｖ１−１〜Ｖ１−７のうちどの分圧電圧間にあるのかの情報であり、例えば、入力されるアナログ信号の電圧が分圧電圧Ｖ１−４〜Ｖ１−５との間にあるときには、その旨の情報である。その旨の情報とは分圧電圧Ｖ１−４以上Ｖ１−５未満である情報であり、分圧電圧Ｖ１−１〜Ｖ１−７とアナログ信号Ｖinとを上位ビット用比較器ＣＯＭＰ１−１〜ＣＯＭＰ１−７によって比較した結果である信号である。

ＭＵＸ３は、上位変換回路２から出力される情報に基づいて選択するスイッチを、上位変換回路２における最小電圧単位（隣接する分圧電圧間の電圧。以下、「ＬＳＢ」とする。）に±１ＬＳＢずつの冗長分を加えた電圧範囲を選択することができるようにしている。たとえば、アナログ信号Ｖinの電圧が分圧電圧Ｖ１−４〜Ｖ１−５の間の電圧であるとき、下位変換回路４は、リファレンススイッチＳＷ１−４，リファレンススイッチＳＷ２−４を選択してＯＮ状態しＶ１−４〜Ｖ１−５の分圧電圧範囲に冗長分を加えた電圧範囲を選択する。すなわち、分圧電圧Ｖ１−５よりも１ＬＳＢの電圧だけ高い第１冗長分の電圧として分圧電圧Ｖ１−６を、分圧電圧Ｖ１−４よりも１ＬＳＢの電圧だけ低い第２冗長分の電圧として分圧電圧Ｖ１−４をそれぞれ選択して、下位ビット用比較器ＣＯＭＰ２−２，ＣＯＭＰ２−１へ出力する。

下位変換回路４は、下位ビット用比較器ＣＯＭＰ２−１，ＣＯＭＰ２−２の出力を周知の補間（インターポレーション）回路によって上位変換回路２の３ＬＳＢ分の範囲で下位２ビット用の信号Ｓｉｇ２の生成を行うようにしている。なお、補間回路は、比較器ＣＯＭＰ３−１〜ＣＯＭＰ３−１３を含む。

このように、ＭＵＸ３は、上位変換回路２において入力されるアナログ信号Ｖinと分圧電圧とを比較するときと、下位変換回路４においてアナログ信号Ｖinと分圧電圧とを比較するときとでサンプルホールド回路（図示せず）によって保持した入力アナログ信号Ｖinについて生じる不整合（オフセット電圧）を補正するために、冗長を持たせており、この冗長を±１ＬＳＢとすることで上位変換回路２における比較器の数を減らすことができ、その分の消費電力を低減させることができる。

すなわち、下位変換回路４は、上記のように±１ＬＳＢの冗長を有しており、上位変換回路２の３ＬＳＢ分の範囲で下位ビットの変換が可能であるため、図３に示すように、アナログ信号が分圧電圧Ｖ１−６以上のときには、ＭＵＸ３によってＳＷ１−６とＳＷ２−６とをそれぞれ短絡状態とすることによって、上位変換回路２における上位ビット用比較器ＣＯＭＰ１−７が不要となり、同様に、アナログ信号が分圧電圧Ｖ１−２より小さいのときには、ＭＵＸ３によってＳＷ１−１とＳＷ２−１とをそれぞれ短絡状態とすることによって、上位変換回路２における上位ビット用比較器ＣＯＭＰ１−１も不要となる。

このように、冗長を±１ＬＳＢとし、上位変換回路２の３ＬＳＢ分の範囲で下位ビットの変換を行うことにより、分圧電圧Ｖ１−１及び分圧電圧１−７に対する上位ビット用比較器ＣＯＭＰ１−１，ＣＯＭＰ１−７とを不要としている。

ここで、下位変換回路４において冗長を使用した場合のエンコーダ５におけるデジタル信号のエンコード処理について説明する。図４は冗長としてＶ１−１以上かつＶ１−７未満の電圧を使用した場合のエンコード処理方法の説明図、図４は冗長としてＶ１−１未満又はＶ１−７以上の電圧を使用した場合のエンコード処理方法の説明図である。

冗長としてＶ１−１以上かつＶ１−７未満の電圧を使用した場合、エンコーダ５は上位変換回路２から出力される信号Ｓｉｇ１に対応する３ビットのデータに「１」を加算又は減算する。例えば、図４に示すように、上位変換回路２では、入力信号Ｖinが分圧電圧Ｖ１−４とＶ１−５との間にあるとき、上位変換回路２から出力される信号Ｓｉｇ１に対応する３ビットのデータは２進数で「１００」となる。下位変換回路４では分圧電圧Ｖ１−３とＶ１−４との間及びＶ１−５とＶ１−６の間を冗長とするが、この冗長が使用された場合、すなわち、下位変換回路４で入力信号Ｖinが分圧電圧Ｖ１−３とＶ１−４との間の第２冗長部分にあるとき（図４中（Ａ）参照）には、エンコーダ５は、上位変換回路２から出力される上位ビットの信号Ｓｉｇ１に対応する３ビットのデータから「１」を減算して上位ビットを「０１１」とする（図４中（ａ）参照）。また、下位変換回路４で入力信号Ｖinが分圧電圧Ｖ１−５とＶ１−６との間の第１冗長部分にあるとき（図４中（Ｃ）参照）には、エンコーダ５は、上位変換回路２から出力される信号Ｓｉｇ１に対応する３ビットのデータに「１」を加算して上位ビットを「１０１」とする（図４中（ｃ）参照）。

冗長として１−１未満又はＶ１−７以上の電圧を使用した場合も同様に、エンコーダ５は上位変換回路２から出力される信号Ｓｉｇ１に対応する３ビットのデータに「１」を加算又は減算する。例えば、図５に示すように、上位変換回路２では、入力信号Ｖinが分圧電圧Ｖ１−５とＶ１−６との間にあるとき、上位変換回路２から出力される信号Ｓｉｇ１に対応する３ビットのデータは２進数で「１１０」となる。下位変換回路４では分圧電圧Ｖ１−５とＶ１−６との間及びＶ１−７とＶＲＴの間を冗長とするが、下位変換回路４で入力信号Ｖinが分圧電圧Ｖ１−７とＶＲＴとの間の第１冗長部分にあるとき（図５中（Ｃ）参照）には、エンコーダ５によって上位変換回路２から出力される信号Ｓｉｇ１に対応する３ビットのデータに「１」を加算して上位ビットを「１１１」とする（図５中（ｃ）参照）。

このように、本実施形態における直並列型アナログ／デジタル変換器Ａでは、下位変換回路４で冗長部分を使用した場合、エンコーダ５において、上位変換回路２から出力される信号Ｓｉｇ１の情報に「１」を加算又は減算して入力信号Ｖinの上位ビットを生成するようにしているため、分圧電圧Ｖ１−１及び分圧電圧１−７に対する上位ビット用比較器ＣＯＭＰ１−１，ＣＯＭＰ１−７とを不要とすることができる。

また、ＭＵＸ３を、図６に示すように、第１リファレンススイッチＳＷ３−１〜ＳＷ３−４と第２リファレンススイッチＳＷ４−１〜ＳＷ４−５により構成することによって、分圧電圧生成回路１と下位ビット用比較器ＣＯＭＰ２−１，ＣＯＭＰ２−２とを接続するためのスイッチの数をさらに低減することができる。

すなわち、ＭＵＸ３を、９個の分圧電圧のうち最小の分圧電圧ＶＲＢから数えて偶数個目の分圧電圧（Ｖ１−１，Ｖ１−３，Ｖ１−５，Ｖ１−７）を第１の下位ビット用比較器ＣＯＭＰ２−２へ接続するための４個の第１リファレンススイッチＳＷ３−１〜ＳＷ３−４と、９個の分圧電圧のうち最小の分圧電圧ＶＲＢから数えて奇数個目の分圧電圧（ＶＢＴ，Ｖ１−２，Ｖ１−４，Ｖ１−６，ＶＲＴ）を第２の下位ビット用比較器ＣＯＭＰ２−１へ接続するための５個の第２リファレンススイッチＳＷ４−１〜ＳＷ４−５とで構成し、これらの第１リファレンススイッチＳＷ３−１〜ＳＷ３−４及び第２リファレンススイッチＳＷ４−１〜ＳＷ４−５を制御して分圧電圧を選択して第１の下位ビット用比較器ＣＯＭＰ２−２及び第２の下位ビット用比較器ＣＯＭＰ２−１へ出力するのである。

この場合、第２の下位ビット用比較器ＣＯＭＰ２−１に入力される分圧電圧が第１の下位ビット用比較器ＣＯＭＰ２−２に入力される分圧電圧よりも大きくなることがあるが、このときにはエンコーダ５によって下位変換回路から出力される信号Ｓｉｇ２を反転させることによって、その補正を行うようにしている。

すなわち、図７（ａ）に示すように、アナログ信号Ｖinが分圧電圧Ｖ１−２と分圧電圧Ｖ１−３との間の電圧のとき、第２の下位ビット用比較器ＣＯＭＰ２−１には、第１の下位ビット用比較器ＣＯＭＰ２−２に入力される分圧電圧Ｖ１−１よりも大きな分圧電圧Ｖ１−４が入力され、図７（ｃ）に示すように、アナログ信号Ｖinが分圧電圧Ｖ１−４と分圧電圧Ｖ１−５との間の電圧のとき、第２の下位ビット用比較器ＣＯＭＰ２−１には、第１の下位ビット用比較器ＣＯＭＰ２−２に入力される分圧電圧Ｖ１−３よりも大きな分圧電圧Ｖ１−６が入力される。一方で、図７（ｂ）に示すように、アナログ信号Ｖinが分圧電圧Ｖ１−３とＶ１−４との間の電圧のとき、第２の下位ビット用比較器ＣＯＭＰ２−１には、第１の下位ビット用比較器ＣＯＭＰ２−２に入力される分圧電圧Ｖ１−５よりも小さな分圧電圧Ｖ１−２が入力される。

このようにエンコーダ５で補正が必要となるものの、図２の構成では必要であった１２個のスイッチを９個に低減させることができるため、下位変換回路４において、下位ビット用比較器ＣＯＭＰ２−１，ＣＯＭＰ２−２における比較時のセットリングのスピードが増し、高速化を図ることができる。

また、図２〜図７に示す構成では、下位変換回路４における冗長を±１ＬＳＢとしたが図８に示すように±２ＬＳＢとするようにしてもよい。

このように冗長を±２ＬＳＢとすることにより、上位変換回路２における上位ビット用比較器ＣＯＭＰ１−１〜ＣＯＭＰ１−７のうち、ＣＯＭＰ１−１，ＣＯＭＰ１−２，ＣＯＭＰ２−６，ＣＯＭＰ２−７の４つの上位ビット用比較器が必要でなくなるため、更に消費電力を抑制することができる。

また、図９に示すように、ＭＵＸ３におけるスイッチも図６の構成と同様に、各分圧電圧Ｖ１−１〜Ｖ１−７に対して各１個ずつのスイッチを設ければよいため、下位変換回路４において、下位ビット用比較器における比較時のセットリングのスピードが増し、高速化を図ることができる。

以上のように、本実施形態における直並列型アナログ／デジタル変換器は、入力されるアナログ信号ＶinをＮビットのデジタル信号に変換して出力する直並列型アナログ／デジタル変換器であり、所定の基準電圧間を等電圧に分割して２^m＋１個の分圧電圧を生成する分圧電圧生成回路と、２^m＋１個の分圧電圧のうちの２^m−１個以下の分圧電圧をアナログ信号Ｖinと比較して、デジタル信号の上位ｍビット用の信号Ｓｉｇ１を生成して出力する上位変換回路と、２^m＋１個の分圧電圧のうち上位変換回路から出力された情報に基づいて少なくとも２個の分圧電圧を選択して出力するスイッチ回路としてのＭＵＸ（multiplexer）と、このスイッチ回路によって選択された分圧電圧をアナログ信号Ｖinと比較して、デジタル信号の下位ｎビット（ｎ＝Ｎ−ｍ）用の信号を生成して出力する下位変換回路と、上位変換回路及び前記下位変換回路から出力される信号に基づいてデジタル信号を生成するエンコーダとを備えている。

しかも、スイッチ回路は、この選択する分圧電圧を２^m＋１個の分圧電圧のうちアナログ信号Ｖinの電圧に最も近い２個の分圧電圧よりも電圧が所定値（上位変換回路の１ＬＳＢ×Ｍ分：Ｍは整数）だけ高い第１の分圧電圧と所定値（上位変換回路の１ＬＳＢ×Ｍ分：Ｍは整数）だけ低い第２の分圧電圧とを含む分圧電圧としている。

従って、上位変換回路において上位ビット用の分圧電圧全てに対して、それぞれ上位ビット用比較器を設ける必要がなく、消費電力を抑制することができる。

例えば、上位変換回路は、デジタル信号の上位ｍビットを生成するための複数の上位用比較器を、２^m−１個の分圧電圧のうち少なくとも最大値の分圧電圧（例えば、図２における分圧電圧Ｖ１−７）と最小値の分圧電圧（例えば、図２における分圧電圧Ｖ１−１）とを除いた分圧電圧とアナログ信号Ｖinとを比較するようにすることにより、上位用比較器の数を低減することができ、その結果、上位用比較器によって消費する電力を抑制することができる。

また、下位変換回路は、第１の分圧電圧が２^m＋１個の分圧電圧のうち最大の分圧電圧（ＶＲＴ）を上回ることとなるとき、この最大の分圧電圧を第１の分圧電圧とすると共に、この第１の分圧電圧からｒ個分（ｒは２以上の偶数）の分圧電圧を隔てた分圧電圧（ＶＲＴ−（ｒ＋１）×上位変換回路の１ＬＳＢ）を第２の分圧電圧とし、第２の分圧電圧が２^m＋１個の分圧電圧のうち最小の分圧電圧（ＶＲＢ）を下回ることとなるとき、最小の分圧電圧を第２の分圧電圧とすると共に、この第２の分圧電圧からｒ個分（ｒは２以上の偶数）の分圧電圧を隔てた分圧電圧を第１の分圧電圧（ＶＲＢ＋（ｒ＋１）×上位変換回路の１ＬＳＢ）としている。

従って、分圧電圧生成回路において用いる分圧電圧を増加させる必要がなく、しかも、ＭＵＸにおいて、分圧電圧生成回路と下位ビット用比較器とを接続するためのスイッチの数を低減することができる。

このようにスイッチの数を低減することができるので、下位変換回路において、下位ビット用比較器における比較時のセットリングのスピードが増し、高速化を図ることができる。

さらに、下位変換回路は、第１の下位ビット用比較器と第２の下位ビット用比較器とを備えており、ＭＵＸにおいて、２^m＋１個の分圧電圧のうち、最小の分圧電圧ＶＲＢから数えて偶数個目の分圧電圧を第１の下位ビット用比較器へ接続するための２^m／２個の第１スイッチと、２^m個の分圧電圧のうち、最小の分圧電圧ＶＲＢから数えて奇数個目の分圧電圧を第２の下位ビット用比較器へ接続するための２^m／２＋１個の第２スイッチとを備え、第１スイッチ及び第２スイッチを制御して分圧電圧を選択して第１の下位ビット用比較器及び第２の下位ビット用比較器へ出力するようにしている。

その結果、分圧電圧生成回路と下位ビット用比較器とを接続するためのスイッチの数をさらに低減することができる。

なお、上記実施の形態の説明では、上位変換回路の±１ＬＳＢ分或いは±２ＬＳＢを下位変換回路の冗長としたが、±３ＬＳＢ以上でも同様の効果が得られる。

また、下位変換回路において下位ビット用比較器を２入力として説明したが、これに限られるものではなく、３入力以上の多入力の場合でも同様の事が言える。

このように上位変換回路の冗長を上位変換回路の±１ＬＳＢ×Ｍ(Ｍ:整数)とすることで上位変換回路の比較器の数が減り、消費電力が小さくなる。また、リファレンススイッチの数が減り、比較時の負荷が軽減するために、回路の高速化が可能となる。

本実施形態におけるアナログ／デジタル変換器の概略構成を示す図である。 本実施形態におけるアナログ／デジタル変換器の具体的構成を示す図である。 図２の上位ビット用比較器についての説明図である。 エンコーダによるエンコード処理方法の説明図である。 エンコーダによるエンコード処理方法の説明図である。 図２のＭＵＸについての説明図である。 ＭＵＸと下位ビット用比較器との関係の説明図である 他のＭＵＸについての説明図である。 図６のＭＵＸと下位ビット用比較器との関係の説明図である。 従来のアナログ／デジタル変換器の具体的構成を示す図である。

符号の説明

Ａ デジタル変換器
１ 分圧電圧生成回路
２ 上位変換回路
３ スイッチ回路（ＭＵＸ）
４ 下位変換回路
５ エンコーダ
ＳＷ１−１〜ＳＷ１−７，ＳＷ２−１〜ＳＷ２−７，ＳＷ３−１〜ＳＷ３−７ スイッチ
ＣＯＭＰ１−１〜ＣＯＭＰ１−７ 上位ビット用比較器
ＣＯＭＰ２―１，ＣＯＭＰ２−２ 下位ビット用比較器

Claims (4)

1. 入力されるアナログ信号をＮビットのデジタル信号に変換して出力する直並列型アナログ／デジタル変換器において、
   所定電圧間を等電圧に分割して２^m＋１個の分圧電圧を生成する分圧電圧生成回路と、
   前記２^m＋１個の分圧電圧のうちの２^m−１個以下の分圧電圧を前記アナログ信号と比較して、前記デジタル信号の上位ｍビット用の信号を生成して出力する上位変換回路と、
   前記２^m＋１個の分圧電圧のうち前記上位変換回路から出力された情報に基づいて少なくとも２個の分圧電圧を選択して出力するスイッチ回路と、
   前記スイッチ回路によって選択された分圧電圧を前記アナログ信号と比較して、前記デジタル信号の下位ｎビット（ｎ＝Ｎ−ｍ）用の信号を生成して出力する下位変換回路と、
   前記上位変換回路及び前記下位変換回路から出力される信号に基づいて前記デジタル信号を生成するエンコーダと、を備え、
   前記スイッチ回路は、
   前記２^m＋１個の分圧電圧のうち選択する分圧電圧を、前記アナログ信号の電圧に最も近い２個の分圧電圧よりも電圧が所定値だけ高い第１の分圧電圧と前記所定値だけ低い第２の分圧電圧とを含む分圧電圧とする
   ことを特徴とする直並列型アナログ／デジタル変換器。
2. 前記スイッチ回路は、
   前記第１の分圧電圧が前記２^m＋１個の分圧電圧のうち最大の分圧電圧を上回ることとなるとき、前記最大の分圧電圧を前記第１の分圧電圧とすると共に、この第１の分圧電圧よりも低い分圧電圧であって前記第１の分圧電圧からｒ個分（ｒは２以上の偶数）の分圧電圧を隔てた分圧電圧を前記第２の分圧電圧とし、
   前記第２の分圧電圧が前記２^m＋１個の分圧電圧のうち最小の分圧電圧を下回ることとなるとき、前記最小の分圧電圧を前記第２の分圧電圧とすると共に、この第２の分圧電圧よりも高い分圧電圧であって前記第２の分圧電圧からｒ個分（ｒは２以上の偶数）の分圧電圧を隔てた分圧電圧を前記第１の分圧電圧とする
   ことを特徴とする請求項１に記載の直並列型アナログ／デジタル変換器。
3. 前記下位変換回路は、第１の下位ビット用比較器と第２の下位ビット用比較器とを備えており、
   前記スイッチ回路は、
   前記２^m＋１個の分圧電圧のうち、最小の分圧電圧から数えて偶数個目の分圧電圧を第１の下位ビット用比較器へ接続するための２^m／２個の第１スイッチと、
   前記２^m＋１個の分圧電圧のうち、最小の分圧電圧から数えて奇数個目の分圧電圧を第２の下位ビット用比較器へ接続するための２^m／２＋１個の第２スイッチと、を備え、
   前記第１スイッチ及び第２スイッチを制御することにより前記分圧電圧の選択を行い、前記第１の下位ビット用比較器及び前記第２の下位ビット用比較器へ出力する
   ことを特徴とする請求項１又は請求項２に記載の直並列型アナログ／デジタル変換器。
4. 前記上位変換回路は、
   前記２^m−１個の分圧電圧のうち少なくとも最大値の分圧電圧と最小値の分圧電圧とを除いた分圧電圧と前記アナログ信号とを比較する複数の上位用比較器を備えた
   ことを特徴とする請求項１から３のいずれか１項に記載の直並列型アナログ／デジタル変換器。

Images