JP2008124098A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】ＭＩＳＦＥＴのオン電流を低下させることなく接合容量を低減し、ＭＩＳＦＥＴの高速化を図る。
【解決手段】ＭＩＳＦＥＴのソース／ドレイン領域１６、１７はそれぞれ、選択成長シリコン層２２と、選択成長シリコン層２２によって一括に接続された複数の分割拡散層領域２１ａとから構成する。分割拡散層領域２１ａは、ＳＴＩ法で形成された拡散層分割領域２３によって相互から分離される。
【選択図】図１

Description

本発明は、ＭＩＳＦＥＴを備える半導体装置、及び、その半導体装置を製造する半導体装置の製造方法に関する。

シリコン基板上にＭＩＳＦＥＴを形成した半導体装置が、現在の半導体装置の主流である。図７及び図８は、従来のＭＩＳＦＥＴの平面図及び断面図をそれぞれ示す。ＭＩＳＦＥＴの形成に際しては、例えばｐ型シリコン基板１０の表面部分に素子分離領域２０を形成し、更に素子分離領域２０によって区画された素子形成領域１１内に、一対のｎ型ソース／ドレイン領域１６、１７を形成する。ソース／ドレイン領域１６、１７の間のチャネル領域１５の上部に、ゲート酸化膜を介してゲート電極１２を形成する。

ソース／ドレイン領域１６、１７は、それぞれに対応する複数のコンタクト１８、１９によって、図示しない上部の配線層に接続されている。ｎ型ソース／ドレイン領域１６、１７と、チャネル領域１５を含む周囲の素子形成領域１１との間には、ｐ−ｎ接合が形成されている。このｐ−ｎ接合に付随する接合容量は、ＭＩＳＦＥＴの高速化を阻害する要因となるので、この接合容量をできるだけ小さくすることが、ＭＩＳＦＥＴの高速作動を図る上で重要である。

図７及び図８に示すように、ソース／ドレイン領域１６、１７の幅、つまり、素子形成領域１１の幅をＷ１、ソース／ドレイン領域１６、１７の夫々の長さをＬ１、深さをＤ１とする。ソース／ドレイン領域１６、１７の夫々のｐ−ｎ接合の表面積は、ソース／ドレイン領域１６、１７とチャネル領域１５との間の面積（側面成分）と、ソース／ドレイン領域１６、１７の底面積（底面成分）との和である。従って、ＭＩＳＦＥＴ全体のｐ−ｎ接合の全表面積は、
（Ｗ１×Ｌ１＋Ｗ１×Ｄ１）×２＝（Ｌ１＋Ｄ１）×Ｗ１×２
となる。この接合容量を減少させるためには、例えば上記式中の拡散層幅Ｗ１を小さくすることが有効である。

なお、本発明に関連する、ＭＩＳＦＥＴの従来技術には、例えば特許文献１〜３に記載されたものがある。
特開平９−７４２０５号公報 特開平１０−６５１６４号公報 特開２００４−６７３１号公報

ところで、従来の半導体装置では、ＭＩＳＦＥＴのソース／ドレイン領域の幅Ｗ１を小さくすることには、次のような問題があった。
（１）拡散層の抵抗値が増大する。これは、例えば図９に示すように、幅Ｗ１から縮小した後の拡散層の幅をＷ２とすると、拡散層の抵抗は単純に面積比例で、Ｗ１／Ｗ２倍に増大する。この抵抗値の増大は、ＭＩＳＦＥＴのオン電流を低下させ、素子応答特性を劣化させる。
（２）ソース／ドレインコンタクトの接触面積が減少する。ソース／ドレイン領域１６、１７の表面積が小さくなると、コンタクト１８、１９との接触面積が減少し、コンタクト数を減らす必要が生じる。コンタクト数の減少は、コンタクト抵抗を増大させ、（１）と同様に、ＭＩＳＦＥＴのオン電流を低下させる。

前掲特許文献を含む従来技術には、ソース／ドレイン領域の幅を縮小しながらも、オン抵抗及びコンタクト抵抗の増大を抑え、オン電流の低下を防止する技術は知られていなかった。

本発明は、上記に鑑み、ＭＩＳＦＥＴのオン抵抗やコンタクト抵抗の増大を抑えながら、ソース／ドレイン領域に形成されるｐ−ｎ接合の面積を低減し、その接合容量を低減することによって、高速作動を可能にしたＭＩＳＦＥＴ、及び、その製造方法を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は、半導体基板の素子形成領域内にソース／ドレイン領域及びチャネル領域を有するＭＩＳＦＥＴを備える半導体装置において、
前記ソース／ドレイン領域が、前記半導体基板内に形成された少なくとも１つの絶縁領域によって分割された複数の分割拡散層領域と、該分割拡散層領域及び前記絶縁領域の上部に堆積され、前記分割拡散層領域を一括に接続する半導体層とから構成されることを特徴とする。

また、本発明の半導体装置の製造方法は、半導体基板上に素子分離領域を形成し、該素子分離領域によって前記半導体基板を素子形成領域毎に区画する工程と、
前記素子形成領域内に少なくとも１つの絶縁領域を形成し、該絶縁領域によって前記素子形成領域を複数の分割基板領域に区画する工程と、
前記絶縁領域及び前記分割基板領域の表面に半導体層を堆積する工程と、
前記半導体層の表面から前記分割基板領域までに達するように不純物を注入し、それぞれが前記半導体層及び前記分割基板領域の一部を含むソース／ドレイン領域、及び、チャネル領域を形成する工程と、
前記半導体層上に、前記ソース／ドレイン領域及びチャネル領域に対応させてゲート電極を形成する工程とを有することを特徴とする。

本発明の半導体装置、及び、本発明方法により製造される半導体装置は、ソース／ドレイン領域がそれぞれ、絶縁領域によって区画された複数の分割拡散層領域を含むことから、ソース／ドレイン領域の双方に形成されるｐ−ｎ接合の面積が縮小されるため、ＭＩＳＦＥＴのｐ−ｎ接合容量が低減する。これによって、ＭＩＳＦＥＴの高速動作が可能になると共に、ソース／ドレイン領域の幅自体は、堆積された半導体層によって確保されるので、ＭＩＳＦＥＴのオン電流が低下することはなく、また、コンタクトの配置面積も確保され、コンタクト抵抗が増大することもない。

本発明の半導体装置では、前記絶縁領域は、前記素子形成領域を他の素子分離領域から分離する素子分離領域と同じ深さに形成されていてもよい。素子分離領域と絶縁領域とを同じ深さにする構成は、例えば、素子分離領域と絶縁領域とを同時に形成することにより得られ、この場合、工程数の増大が抑えられる。

ソース／ドレイン領域は、前記チャネルの延在方向と直交方向又は平行方向の何れにも分割可能である。しかし、チャネルの延在方向と直交方向に分割すると、チャネルの延在方向に分割拡散層領域が延在することにより、ＭＩＳＦＥＴのオン電流の分布が良好になる。

また、前記半導体層は、不純物が導入された選択成長シリコン層で形成してもよい。この場合、フォトレジストマスクの形成が不要となる、或いは、形成するパターンが簡素になる。

なお、拡散層を絶縁領域によって分割する従来技術としては、前掲特許文献１〜３に記載された技術が知られているが、これら公報に記載の技術は、特定の拡散層を複数の分割拡散層に分割する旨を記載してはいるものの、ソース／ドレイン領域を、複数の分割拡散層領域と、これら分割拡散層領域を一括に接続する半導体層とで構成する旨は記載されておらず、このような分割拡散層領域を採用することで、ソース／ドレイン領域の接合容量を低減する発明は知られていなかった。

以下、図面を参照し、本発明の実施形態について詳細に説明する。なお、添付図面では、全図を通して同じ要素には同じ符号を付して示す。図１は、本発明の一実施形態に係る半導体装置の構成を示す平面図である。また、図２及び図３はそれぞれ、図１のＩＩ−ＩＩ矢視図及びＩＩＩ−ＩＩＩ矢視図である。図１〜図３において、本実施形態に係る半導体装置におけるＭＩＳＦＥＴは、半導体基板１０の素子形成領域１１内に形成された分割拡散層領域２１ａと、分割拡散層領域２１ａを一括に接続する、不純物が導入された選択成長シリコン層２２とでそれぞれが構成されるソース／ドレイン領域１６、１７、及び、チャネル領域１５を有する。素子形成領域１１は、他の素子形成領域からは素子分離領域２０によって区画され、また、分割拡散層領域２１ａを含む分割基板領域２１は、絶縁領域（拡散層分割領域）２３によって区分されている。

図４は、素子形成領域１１内の分割基板領域２１を示す平面図である。本実施形態のＭＩＳＦＥＴでは、素子分離領域２０の形成の際に、分割基板領域２１を同時に形成し、従来例と同様の幅をもつ素子形成領域１１を、あらかじめ複数個（Ｎ個、図４の例では３個）の領域に分割する。その後、この分割基板領域２１の上部に不純物を注入し、分割基板領域２１の上部を分割拡散層領域２１ａ（図１）に形成するものである。

図４では、分割された各分割基板領域を２１で示し、これら分割基板領域を分割している絶縁領域（拡散層分割領域）を２３で示している。各分割基板領域の幅をＷ３、各拡散層分割領域２３の幅、つまり、隣接する２つの分割基板領域２１の間の距離をＷ４と示している。また、素子形成領域１１全体の幅、すなわち各拡散層全体の幅をＷ１と示している。

図５は、図４の素子形成領域１１上に選択エピタキシャル法によって成長形成したシ選択成長リコン層（半導体層）を示す平面図であり、この選択成長シリコン層を符号２２で示している。選択成長シリコン層２２は、分割基板領域２１及び拡散層分割領域２３の表面に、エピタキシャル法で選択成長を行って形成する。エピタキシャル法で選択成長したシリコン層２２により、Ｎ分割した分割基板領域２１の表面に形成された分割拡散層領域２１ａを一括に接続している。

図６は、選択成長シリコン層２２を成長した直後における、図５のＶＩ−ＶＩ矢視図を示している。各分割基板領域２１は、ＳＴＩ法で形成した素子分離領域２０によって区画された素子形成領域１１内で、素子分離領域２０と同時に形成された拡散層分割領域２３によって相互に区画され、且つ、分割基板領域２１及び拡散層分割領域２３の表面に選択成長した選択成長シリコン層２２によって一括に接続されている。選択成長シリコン層２２は、チャネルの延在方向と直交する方向の幅がＷ５である。

図１〜図３に戻り、ＭＩＳＦＥＴは、ｎ型ソース／ドレイン領域１６、１７と、その間に形成されたｐ型チャネル領域１５と、ｐ型チャネル領域１５の上部に、図示しないゲート酸化膜を介して形成されたゲート電極１２とを備える。ソース／ドレイン領域の表面には、２列に並んでコンタクト１８、１９が形成される。コンタクト１８、１９の個数は、幅がＷ１の従来のソース／ドレイン領域に接するコンタクトの個数と同じである。

ソース／ドレイン領域１６、１７、及び、チャネル領域１５のそれぞれは、選択成長シリコン層２２の一部と分割基板領域２１の一部とを含んでいる。例えば、ソース／ドレイン領域１６、１７では、分割基板領域２１の上部は、図２に示すように、選択成長シリコン層２２と共に不純物が拡散されて、分割拡散層領域２１ａを構成し、ソース／ドレイン領域１６、１７の一部を構成している。

分割基板領域２１の幅、即ち分割拡散層領域２１ａの幅をＷ３、ソース／ドレイン領域１６、１７のチャネル方向の長さをＬ１、その全体深さをＤ１とすると、ＭＩＳＦＥＴのソース／ドレイン領域の全体のｐ−ｎ接合部の面積は、底面成分及び側面成分の和で示され、
接合面積＝（(Ｗ３×Ｌ１×Ｎ（底面成分))＋（Ｗ１×Ｄ１(側面成分))×２
となる。従って、本実施形態のソース／ドレイン領域１６、１７の接合面積と、従来のソース／ドレイン領域の接合面積の差分は、
((Ｌ１＋Ｄ１)×Ｗ１)×２−((Ｌ１×Ｗ３×Ｎ）＋（Ｄ１×Ｗ１))×２
＝Ｌ１×（Ｗ１−Ｗ３×Ｎ）×２
となる。

上記式中で、（Ｗ１−Ｗ３×Ｎ）は、分割拡散層間の間隔Ｗ４の合計Ｗ４×（Ｎ−１）と等価である。本実施形態では、Ｗ３はＷ１に比べて充分に小さいため、ソース／ドレイン領域１６、１７の深さＤ１を適切に選定することで、ｐ−ｎ接合面積が大きく減少し、接合容量をかなり低減することができる。ｐ−ｎ接合容量の低減は、ソース／ドレイン領域の深さを、選択成長シリコン層の厚みよりも大きくし、分割基板領域の一部を分割拡散層領域に形成することにより得られる。

選択成長シリコン層２２の幅Ｗ５は、分割前の拡散層幅Ｗ１とほぼ等価か、それよりも大きく形成するので、拡散層抵抗の増大を伴うことはない。また、それに伴い、ソース／ドレイン領域１６、１７の表面積も、分割前とほぼ等価かそれよりも大きいので、コンタクト数も従来と同数に保つことができる。従って、ＭＩＳＦＥＴのオン電流は、拡散層分割をしない従来のＭＩＳＦＥＴのオン電流と同程度を維持でき、素子応答特性の劣化を伴うことがない。なお、本発明の接合容量低減の効果は、ソース／ドレイン領域の深さＤ１を、選択成長シリコン層２２の厚みよりも大きくすることで得られる。

上記実施形態の半導体装置を製造するプロセスについて説明する。まず、半導体基板の表面部分にトレンチを形成するエッチングを行い、そのトレンチ内にシリコン酸化膜を埋め込むことで、図４に示すように、素子分離領域２０及び絶縁領域２３を形成する。これによって、素子形成領域１１を区画すると共に、素子形成領域１１内で複数に分割された分割基板領域２１を区画形成する。

引き続き、図５に示すように、分割基板領域２１及び絶縁領域２３の上部に、選択成長法により、選択成長シリコン層２２を堆積する。更に、チャネル領域を構成する部分に、しきい値調整のための不純物を注入する。次いで、図示しないゲート酸化膜及びゲート電極を形成しゲート電極１２をマスクとして、選択成長シリコン層２２の表面から不純物を注入し、図２に示すように、ソース／ドレイン領域１６、１７を形成する。これら不純物の注入に際しては、選択成長シリコン層２２を突き抜けて、分割基板領域２１の上部部分にまで達するように、注入エネルギーを調節する。これによって、選択成長シリコン層２２と、分割基板領域２１の一部２１ａとにまたがるソース／ドレイン領域１６、１７、及び、チャネル領域１５を形成する。更に、その上に層間絶縁膜を形成し、フォトリソグラフィーを利用したエッチングによって、ソース／ドレイン領域１６、１７の選択成長シリコン層２２上にコンタクト１８、１９を形成する。これによって、図１〜図３に示した構造が得られる。

なお、上記実施形態では、ｎ型ＭＩＳＦＥＴを例に挙げて説明したが、本発明は、ｐ型ＭＩＳＦＥＴにも同様に適用できる。その場合には、例えばｐ型基板を用いる際には、ｐ型基板内にｎ型ウエルを形成し、これを素子形成領域とすることで、その内部にｐ型ＭＩＳＦＥＴを形成する。また、素子分離領域と拡散層分割領域とは別の工程で形成してもよい。この場合には、双方の深さを同じにしてもよく、或いは異なる深さにしてもよい。

更に、ソース／ドレイン領域とチャネル領域とを共通の分割基板領域内に形成した例を示したが、本発明では、チャネル領域を分割することまでを要しない。更に、半導体層を選択成長法によって堆積する例を示したが、この例に限定はされず、従来から用いられている手法が適用可能である。また、不純物の導入やゲート電極等の形成順序は、適宜変更可能である。

以上、本発明をその好適な実施態様に基づいて説明したが、本発明の半導体装置及びその製造方法は、上記実施態様の構成にのみ限定されるものではなく、上記実施態様の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。

本発明の一実施形態に係る半導体装置を示す平面図。 図１のＩＩ−ＩＩ矢視図。 図１のＩＩＩ−ＩＩＩ矢視図。 図１の半導体装置における分割基板領域を示す平面図。 図１の半導体装置を、選択成長シリコン層を堆積した状態で示す平面図。 図５のＶＩ−ＶＩ矢視図。 従来の半導体装置を示す平面図。 図７のＶＩＩＩ−ＶＩＩＩ矢視図。 従来の半導体装置を、拡散層の幅を縮小した状態で示す平面図。

符号の説明

１０：基板
１１：素子形成領域
１２：ゲート電極
１５：チャネル領域
１６：ソース領域
１７：ドレイン領域
１８、１９：コンタクト
２０：素子分離領域
２１：分割基板領域
２１ａ：分割拡散層領域
２２：選択成長シリコン層
２３：拡散層分割領域

Claims (7)

1. 半導体基板の素子形成領域内にソース／ドレイン領域及びチャネル領域を有するＭＩＳＦＥＴを備える半導体装置において、
   前記ソース／ドレイン領域のそれぞれが、前記半導体基板内に形成された少なくとも１つの絶縁領域によって分割された複数の分割拡散層領域と、該分割拡散層領域及び前記絶縁領域の上部に堆積され、前記分割拡散層領域を一括に接続する半導体層とから構成されることを特徴とする半導体装置。
2. 前記絶縁領域は、前記素子形成領域を他の素子形成領域から分離する素子分離領域と同じ深さに形成されている、請求項１に記載の半導体装置。
3. 前記分割拡散層領域は、前記チャネル領域の延在方向と直交する方向に分割されている、請求項１又は２に記載の半導体装置。
4. 前記半導体層は、不純物が導入された選択成長シリコン層である、請求項１〜３の何れか一に記載の半導体装置。
5. 前記分割拡散層領域には、前記半導体層と共通の不純物が導入されている、請求項１〜４の何れか一に記載の半導体装置。
6. 半導体基板上に素子分離領域を形成し、該素子分離領域によって前記半導体基板を素子形成領域毎に区画する工程と、
   前記素子形成領域内に少なくとも１つの絶縁領域を形成し、該絶縁領域によって前記素子形成領域を複数の分割基板領域に区画する工程と、
   前記絶縁領域及び前記分割基板領域の表面に半導体層を堆積する工程と、
   前記半導体層の表面から前記分割基板領域までに達するように不純物を注入し、それぞれが前記半導体層及び前記分割基板領域の一部を含むソース／ドレイン領域、及び、チャネル領域を形成する工程と、
   前記半導体層上に、前記ソース／ドレイン領域及びチャネル領域に対応させてゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
7. 前記素子分離領域を形成する工程と、前記基板分離領域を形成する工程とを同じ工程内で行う、請求項６に記載の半導体装置の製造方法。

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