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JP2008118100A - フラッシュメモリ素子の製造方法 - Google Patents

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JP2008118100A
JP2008118100A JP2007189078A JP2007189078A JP2008118100A JP 2008118100 A JP2008118100 A JP 2008118100A JP 2007189078 A JP2007189078 A JP 2007189078A JP 2007189078 A JP2007189078 A JP 2007189078A JP 2008118100 A JP2008118100 A JP 2008118100A
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Abstract

【課題】周辺領域に形成される素子分離膜の高さを下げるように形成して、ゲートパターニング後に実施する素子分離膜のエッチング工程を容易にするフラッシュメモリ素子の製造方法を提供する。
【解決手段】セル領域と周辺領域を設けた半導体基板１００上にゲート絶縁膜１０２、第１導電膜１０４、そして窒化膜１０６を形成す。それら各膜と半導体基板１００の一部をエッチングしてトレンチを形成する。このトレンチに素子分離膜１０８を形成し、セル領域と周辺領域における素子分離膜１０８を第一次エッチングする。続いて、窒化膜１０６を除去し、セル領域における素子分離膜１０８を第二次エッチングし、セル領域と周辺領域における素子分離膜１０８を第三次エッチングする。
【選択図】図１Ａ

Description

本発明は、特に素子分離膜に係るフラッシュメモリ素子の製造方法に関するものである。
フラッシュメモリ素子はセル領域および周辺領域を有している。セル領域には、データを格納する複数のメモリセルと、ソースまたはドレイントランジスタが配置される。周辺領域には高電圧トランジスタなどのゲートが配置される。このような素子構造を構成する膜を形成するときは、セル領域と周辺領域のゲートが同時形成される。周辺領域のゲートは主に高電圧を用いる場合が多いため、半導体基板と第１導電膜との間に形成されるゲート絶縁膜の厚さはセル領域の厚さよりも大きく厚く形成される。そのため、セル領域と周辺領域の間の素子分離領域に段差が形成されることになる。
これは、後続の工程を進行する際に、特にエッチング工程を実施するようになると、素子分離膜との高い段差でもって残留物が生じる場合がある。この残留物は主にポリシリコンであるが、後工程時に周辺領域にゲートブライド(gate brie)を発生させることで収率を下げる要因となることがある。
以上から、本発明の目的は、周辺領域に形成される素子分離膜の高さを下げるように形成して、ゲートパターニング後に実施する素子分離膜のエッチング工程を容易にし、またセル領域と周辺領域間の素子分離膜の段差を解消させて素子収率を高め、電気的に安定したフラッシュメモリ素子の製造方法を提供することにある。
本発明に係る代表的なフラッシュメモリ素子の製造方法は、セル領域及び周辺領域を設定された半導体基板上にゲート絶縁膜、第１導電膜及び窒化膜を形成する工程と、前記窒化膜、前記第１導電膜、前記ゲート絶縁膜及び前記半導体基板の一部をエッチングしてトレンチを形成する工程と、前記トレンチに素子分離膜を形成する工程と、前記セル領域及び前記周辺領域の素子分離膜を第一次エッチングする工程と、前記窒化膜を除去する工程と、前記セル領域の素子分離膜を第二次エッチングする工程と、前記セル領域及び前記周辺領域の素子分離膜を第三次エッチングする工程と、前記素子分離膜を含む全体構造上に誘電体膜及び第２導電膜を形成する工程と、を含むことを特徴とする。
本発明のフラッシュメモリ素子の製造方法によれば、窒化膜のパターンを除去する前に、素子分離膜の高さを一時的に下げる。それから窒化膜のパターンを除去し、その後に再び素子分離膜の高さを下げる。そうすることによって素子分離膜とアクティブとの境界面にゲートブリッジが発生する現象を抑えることができる。
以下、本発明に係るフラッシュメモリ素子の製造方法の好適な実施形態について図を参照して詳細に説明する。図１Ａ〜図１Ｄは、本実施形態によるフラッシュメモリ素子の製造方法の工程を順に示す素子の断面図である。
まず、図１Ａに示す工程において、セル領域と周辺領域が設定された半導体基板(100)上にゲート絶縁膜(102)を形成し、そしてフローティングゲート用の第２導電膜(104)と窒化膜(106)を順に形成する。続いて、マスク膜パターンまたは感光膜パターンを用いたエッチング工程において、上記の窒化膜(106)、第２導電膜(104)、ゲート絶縁膜(102)、っそして半導体基板(100)の一部をエッチングしてトレンチを形成する。トレンチの内部を素子分離膜用の絶縁膜で埋めるように満たした後、化学的機械的研磨(chemical mechanical polishing:CMP)工程で窒化膜(106)のパターンが露出するまで絶縁膜を研磨する。これにより、トレンチの部分に素子分離膜(108)が形成される。
ところで、一般的な工程としては、窒化膜パターン(106)を露出させた後にその窒化膜パターン(106)を除去する。このような場合、素子分離膜(108)の高さは、窒化膜パターン(106)の高さだけ維持される。後続で実施するゲートエッチング工程時に周辺領域のアクティブ部分が損傷するのを防止するために、セル領域がオープンされたマスクを用いたエッチング工程でセル領域の素子分離膜(108)を一定の厚さだけ除去して段差を低く下げる。次いで、セル領域と周辺領域の素子分離膜(108)の全体を一定の深さでエッチングし、素子分離膜(108)の高さを全体的に下げる。素子分離膜(108)と第１導電膜(104)上に誘電体膜を形成して後工程を進行させる。このような製造方法では、周辺領域の素子分離膜(108)がトランジスタの内側に傾くプロファイルとなり、素子分離膜(108)の高さが250Å以上と高く形成される。そのため、素子分離膜(108)とアクティブの境界の部分に導電物質が残留されるゲートブリッジ(gate bridge)現象が発生する。
このゲートブリッジ現象を抑えるのが本実施形態の製造方法の骨子である。
すなわち、窒化膜パターン(106)を除去する前に、素子分離膜(108)の高さを全体的に下げるエッチング工程を行う。エッチング工程は、周辺領域のアクティブの上部を基準として素子分離膜(108)の上部までの高さ(H1)が200〜400Åになるまで実施する。素子分離膜(108)のエッチング工程は、乾式または湿式エッチング工程で実施する。乾式エッチング工程を実施する場合には、第１導電膜(104)の損失を最小化するために、アルゴン(Ar)ガスを用い、0〜100sccmで注入する。乾式エッチング工程は、既存より低い100〜500Wの範囲のバイアス電圧を印加し、100〜600Wの範囲のソース電圧を印加して実施する。また、湿式エッチング工程を実施する場合には、HFまたはBOE(buffedoxide etchant)を用いてエッチング工程を実施する。ただし、BOEの代わりに導電膜に対するエッチング選択率が高いHFを用いるのがさらに有利である。
つぎに、図１Ｂに示す工程において窒化膜パターン(106)を除去する。窒化膜パターン(106)はH3PO4を用いた第一次の湿式エッチング工程を実施して除去する。そうすれば、第１導電膜(104)が示されて素子分離膜(108)が第１導電膜(104)よりも高くなる。
つぎに、図１Ｃに示す工程では周辺領域が遮蔽され、セル領域がオープンされたマスクパターン(110)を素子分離膜(108)及び第１導電膜(104)上に形成する。マスクパターン(110)を用いた第二次のエッチング工程を実施し、セル領域の素子分離膜(108)のみを一部除去して高さを低く下げる。
そして、図１Ｄに示す工程では、第三次のエッチングを実施してマスクパターン(110)を除去する。セル領域と周辺領域との間の素子分離膜(108)には段差が発生するが、周辺領域の素子分離膜(108)の高さはセル領域の素子分離膜(108)の高さよりも高くなる。また、アクティブの上部を基準として周辺領域の素子分離膜(108)の高さは-100Å〜150Åとなる。素子分離膜(108)と第１導電膜(104)を含む全体構造の表面に沿って誘電体膜(112)を形成する。
誘電体膜(112)の上部にコントロールゲート用第２導電膜(114)と、金属膜(116)と、第１ハードマスク膜(118)と、第２ハードマスク膜(120)と、カーボン膜(122)と、第３ハードマスク膜(124)と、そしてゲートマスク膜(126)を順に形成する。金属膜(116)は、WSixで形成する。第１ハードマスク膜(118)はSiONで形成する。第２ハードマスク膜(120)は、TEOS(tetraethyl ortho silicate layer)で形成する。カーボン膜(122)はアモルファスカーボンで形成する。第３ハードマスク膜(124)はSiONで形成する。その後、ゲートを形成するために、第３ハードマスク膜(124)上にゲートマスク膜(126)を形成する。
以上、本発明に係るフラッシュメモリ素子の実施形態について説明したが、そうした実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内でその他の実施形態、応用例、変形例、そしてそれらの組み合わせも可能である。
本発明に係るフラッシュメモリ素子の製造方法の好適な実施形態の工程を示す素子の断面図。 同実施形態における次工程を示す断面図。 同実施形態における次工程を示す断面図。 同実施形態における次工程を示す断面図。
符号の説明
100 半導体基板
102 ゲート絶縁膜
104 第１導電膜
106 窒化膜（窒化膜パターン）
108 素子分離膜
110 マスクパターン
112 誘電体膜
114 第２導電膜
116 金属膜
118 第１ハードマスク膜
120 第２ハードマスク膜
122 カーボン膜
124 第３ハードマスク膜
126 ゲートマスク膜

Claims (10)

  1. セル領域及び周辺領域を設定された半導体基板上にゲート絶縁膜、第１導電膜及び窒化膜を形成する工程と、
    前記窒化膜、前記第１導電膜、前記ゲート絶縁膜及び前記半導体基板の一部をエッチングしてトレンチを形成する工程と、
    前記トレンチに素子分離膜を形成する工程と、
    前記セル領域及び前記周辺領域の素子分離膜を第一次エッチングする工程と、
    前記窒化膜を除去する工程と、
    前記セル領域の素子分離膜を第二次エッチングする工程と、
    前記セル領域及び前記周辺領域の素子分離膜を第三次エッチングする工程と、
    前記素子分離膜を含む全体構造上に誘電体膜及び第２導電膜を形成する工程と、
    を含むことを特徴とするフラッシュメモリ素子の製造方法。
  2. 前記第一次エッチング工程は、前記周辺領域のアクティブの上部を基準にして前記素子分離膜の上部までの高さが200〜400Åになるまで実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  3. 前記第一次エッチング工程は、乾式または湿式エッチング工程で実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  4. 前記乾式エッチング工程にアルゴン(Ar)ガスを用いることを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
  5. 前記上記アルゴン(Ar)ガスは、0〜100sccmで注入することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
  6. 前記乾式エッチング工程を100〜500Wの範囲のバイアス電圧を印加して実施することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
  7. 前記乾式エッチング工程を100〜600Wの範囲のソース電圧を印加して実施することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
  8. 前記湿式エッチング工程は、HFまたはBOEを用いて実施することを特徴とする請求項３に記載のフラッシュメモリ素子の製造方法。
  9. 前記窒化膜は、H3PO4を用いた湿式エッチング工程を実施して除去することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
  10. 前記第三次エッチング工程は、アクティブの上部を基準として前記周辺領域の前記素子分離膜の高さが-100Å〜150Åになるように実施することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
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