JP2008118021A - 半導体モジュールとその製造方法 - Google Patents

Abstract

【課題】大容量のインダクタ素子を低コストで形成する。
【解決手段】外部接続端子２６を有する半導体基板１２と、インダクタ素子４０、８０を有し半導体基板１２に実装される素子基板１０とを有する。粉末状の磁性体が分散された樹脂材で形成され、インダクタ素子４０、８０を覆う磁性樹脂体３０、６０を備える。
【選択図】図１

Description

本発明は、半導体モジュールとその製造方法に関するものである。

近年、携帯情報端末をはじめ、各種の携帯型電子機器の普及が著しい。このような電子機器においては、携帯性の向上や高機能化が強く求められる技術傾向にあることから、電子機器に実装される半導体装置においても、一層の小型、軽量、薄型化が要望されている。このような傾向、要望に対応するための半導体装置のパッケージ構造（封止構造）として、パッケージの外形寸法を集積回路が形成された半導体基板（半導体チップ）の寸法とほぼ等しくすることができるチップサイズパッケージ（Chip Size Package）が知られている。

このように、電子機器の小型化が進む中で、半導体装置に高性能なコンデンサ及びインダクタを集積化することが求められている。半導体基板上に形成されるインダクタの多くはスパイラル形状をなしている。また、このインダクタの特性を現すパラメータとしては、Ｑ値（インダクタンスと抵抗値との比）がある。

半導体装置に複数回周回された、例えば、スパイラル状のインダクタを用いるとＱ値が低下してしまうため、従来から種々の構造上の工夫がなされている。例えば、特許文献１には、強磁性金属と絶縁性化合物とを交互に積層して磁性膜層を形成する技術が開示され、特許文献２には磁性膜の下に積層された無機絶縁膜の下面がコイルの上面のみで保持される技術が開示されている。また、特許文献３には、導電性金属膜が絶縁膜を挟んで積層され、積層された導電性金属膜の両端がそれぞれ互いに接続される技術が開示されている。さらに、特許文献４には、積層磁性膜層の構成が開示されている。
また、特許文献５には、層間絶縁膜を介して一対のコイル配線がプラグで電気的に接続されて形成され、コイル配線の中央部及び外周部に軟磁性体粒子を接着性材料で固化して形成された磁気コアが配置されるオンチップ・コイルの構成が開示されている。
特開２００３−２４９４０８号公報 特開平７−２４９５２３号公報 特許第３５８００５４号公報 特許第３７３０３６６号公報 特開２００１−２８４５３３号公報

しかしながら、上述したような従来技術には、以下のような問題が存在する。
インダクタをＩＣ表面上に形成する場合、材料や構造の制約から大容量のインダクタを形成することが困難であることが判明しているため、大容量のインダクタを低コストで形成する技術の開発が強く望まれていた。

本発明は、以上のような点を考慮してなされたもので、低コストで高いインダクタンス値が得られる半導体モジュールとその製造方法を提供することを目的とする。

上記の目的を達成するために本発明は、以下の構成を採用している。
本発明の半導体モジュールは、外部接続端子を有する半導体基板と、インダクタ素子を有し前記半導体基板に実装される素子基板とを有し、粉末状の磁性体が分散された樹脂材で形成され、前記インダクタ素子を覆う磁性樹脂体を備えることを特徴とするものである。
従って、本発明の半導体モジュールでは、インダクタ素子から発生する磁力線の磁路が磁性体分散樹脂体内で閉じることになるため、磁束密度を大きくすることが可能になり、大容量のインダクタンス値（Ｌ値）を得ることができる。逆に、本発明では、少ない巻数でインダクタ素子を形成することが可能になるため、占有面積の削減できるという効果も奏する。
また、本発明では、粉末状の磁性体が分散された樹脂材を印刷法、スピンコート法、液滴吐出法等により塗布するという簡単な工法で磁性樹脂体を形成できるため、コストの増加を回避することができる。

前記インダクタ素子としては、前記素子基板の一方の面に設けられ、前記磁性樹脂体としては、前記基素子板の一方の面に成膜され前記インダクタ素子を封止する第１膜部と、前記基板の他方の面に成膜された第２膜部と、前記第１膜部及び前記第２膜部を接続する接続部とを有する構成も好適に採用できる。
また、この構成においては、前記インダクタ素子が、スパイラル状にパターニングされた配線を有し、前記接続部が、前記インダクタ素子の周囲と、前記インダクタ素子の中心部とに設けられる構成を好適に採用できる。
従って、本発明では、インダクタ素子から発生する磁力線が閉ループを形成して集中させやすくなるため、磁束密度が向上し、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。

前記接続部としては、前記基板を貫通して設けられる構成を採用できる。
これにより、本発明では、基板の所望位置（所定位置）に貫通孔を形成し、この貫通孔に磁性体分散樹脂材を充填することにより、当該接続部を介して第１膜部及び第２膜部において磁力線を閉ループを形成することができる。また、基板に貫通孔を形成することにより、容易に接続部を設定することが可能になる。

また、本発明では、前記基板の他方の面に、前記第２膜部に封止された第２インダクタ素子が設けられる構成を好適に採用できる。
これにより、本発明では、インダクタ素子及び第２インダクタ素子の双方で磁力線を生じさせることができ、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。

また、本発明では、前記外部接続端子及び前記素子基板は、それぞれ前記半導体基板の一方の側に設けられ、前記素子基板は、複数の前記外部接続端子の先端部を結ぶ平面と、前記半導体基板とで形成される空間内に実装される構成を好適に採用できる。
これにより、本発明では、素子基板が外部接続端子よりも突出することを防止でき、薄型の半導体モジュールを得ることができる。

また、上記構成を有する本発明では、前記素子基板が、前記外部接続端子が挿通する孔部を有する構成も好適に採用できる。
これにより、本発明では、複数のインダクタ素子が形成された素子ウエハを一括的に半導体基板（半導体ウエハ）に実装する際に、半導体基板から突出する外部接続端子を孔部に挿通させることにより、外部接続端子に阻害されることなく、円滑に実装作業を実施することが可能になる。

また、本発明では、前記外部接続端子及び前記素子基板が、それぞれ前記半導体基板の互いに異なる側に設けられ、前記半導体基板に形成された貫通電極を介して電気的に接続される構成も好適に採用できる。

さらに、本発明では、前記素子基板と前記半導体基板との間に、アンダーフィル材からなる接合材が充填される構成も好適に採用できる。
このような構造によれば、前記素子基板と前記半導体基板との接合にアンダーフィル材からなる接合材を用いることにより、前記素子基板と前記半導体基板との間に生じる熱膨張係数の相違により生じる応力を吸収することができる。これにより、ヒートサイクル等の熱的応力に対する接続信頼性の向上、及び衝撃や折り曲げ等の物理的応力に対する接続信頼性の向上を図ることができる。

一方、本発明の半導体モジュールの製造方法は、素子基板に形成されたインダクタ素子を、粉末状の磁性体を分散した樹脂材で形成された磁性樹脂体で覆う工程と、前記インダクタ素子が前記磁性樹脂体で覆われた前記素子基板を、外部接続端子を有する半導体基板に実装する工程と、を有することを特徴とするものである。
これにより、本発明の半導体モジュールの製造方法では、インダクタ素子から発生する磁力線の磁路が磁性体分散樹脂体内で閉じることになるため、磁束密度を大きくすることが可能になり、大容量のインダクタンス値（Ｌ値）を得ることができる。逆に、本発明では、少ない巻数でインダクタ素子を形成することが可能になるため、占有面積の削減できるという効果も奏する。
また、本発明では、粉末状の磁性体が分散された樹脂材を印刷法、スピンコート法、液滴吐出法等により塗布するという簡単な工法で磁性樹脂体を形成できるため、コストの増加を回避することができる。

前記磁性樹脂体で覆う工程としては、前記素子基板の一方の面に、前記インダクタ素子を封止する第１膜部を成膜する工程と、前記基板の他方の面に、第２膜部を成膜する工程と、前記第１膜部及び前記第２膜部を接続する接続部を形成する工程とを有する構成も好適に採用できる。
前記インダクタ素子としては、スパイラル状にパターニングされた配線を有し、前記接続部を、前記インダクタ素子の周囲と、前記インダクタ素子の中心部とに設ける手順も好適に採用できる。
従って、本発明では、インダクタ素子から発生する磁力線が閉ループを形成して集中させやすくなるため、磁束密度が向上し、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。

また、本発明では、前記接続部を、前記素子基板を貫通して設ける構成も好適に採用できる。
これにより、本発明では、基板の所望位置（所定位置）に貫通孔を形成し、この貫通孔に磁性体分散樹脂材を充填することにより、当該接続部を介して第１膜部及び第２膜部において磁力線を閉ループを形成することができる。また、基板に貫通孔を形成することにより、容易に接続部を設定することが可能になる。

また、本発明では、前記素子基板の他方の面に、前記第２膜部に封止される第２インダクタ素子を設ける工程を有する構成も好適に採用できる。
これにより、本発明では、インダクタ素子及び第２インダクタ素子の双方で磁力線を生じさせることができ、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。

また、本発明では、半導体素子及び前記外部接続端子を複数有する半導体ウエハに対して、前記インダクタ素子が前記磁性樹脂体で覆われた前記素子基板を前記半導体素子毎に実装する工程と、前記半導体ウエハを前記半導体素子毎に切断して、前記素子基板を有する前記半導体基板に分離する工程とを有する手順も好適に採用できる。
これにより、本発明では、半導体ウエハから複数の半導体基板を一括して形成することができるため、生産性を向上させることができる。

上記構成では、前記インダクタ素子及び前記磁性樹脂体が複数形成された素子ウエハを、前記半導体ウエハに実装する工程と、前記半導体ウエハ及び前記素子ウエハを切断して、前記素子基板を有する前記半導体基板に分離する工程とを有する手順も好適に採用できる。
これにより、本発明では、インダクタ素子を有する複数の素子基板を一括的に形成できるとともに、これらの素子基板を複数の半導体基板に一括的に実装できるため、より生産性を向上させることができる。

また、本発明では、前記素子基板と前記半導体基板との間に、アンダーフィル材からなる接合材を充填する工程を有する手順も好適に採用できる。
このような手順によれば、前記素子基板と前記半導体基板との接合にアンダーフィル材からなる接合材を用いることにより、前記素子基板と前記半導体基板との間に生じる熱膨張係数の相違により生じる応力を吸収することができる。これにより、ヒートサイクル等の熱的応力に対する接続信頼性の向上、及び衝撃や折り曲げ等の物理的応力に対する接続信頼性の向上を図ることができる。

以下、本発明の半導体モジュールとその製造方法の実施の形態を、図１ないし図８を参照して説明する。
なお、以下の説明に用いる各図面では、各部材を認識可能な大きさとするため、各部材の縮尺を適宜変更している。
ここでは、例えば、インダクタ素子を有する素子基板がＩＣチップに接続（実装）された半導体モジュールについて説明する。

（第１実施形態）
図１（ａ）は、本実施の形態における半導体モジュールの構成を示す平面図であって、図１（ｂ）は、半導体モジュールの概略構成を示す正面断面図である。
本実施形態の半導体モジュール（半導体装置）１は、図１に示すように、素子基板１０と、ＩＣチップ（半導体素子、半導体基板）１２とが接合されてなるシステムインパッケージ（ＳｉＰ）の構成をなすものである。

ＩＣチップ１２は、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術により形成され、素子基板１０の長辺より短い長辺を有する平面視矩形状を呈しており、その長辺をインターポーザー１０の長辺に沿わせた方向で搭載されている。ＩＣチップ１２は、その能動面１２ａを素子基板１０の主面１０ａと対向させた状態で素子基板１０が電極１３においてフリップチップ実装されている。また、ＩＣチップ１２の能動面１２ａ側には、実装された素子基板１０よりも外側に位置して、外部基板と接続される外部接続端子２６が複数（ここでは、図１中、左右方向の端縁近傍にそれぞれ３つ）突出して形成されている。

より詳細には、ＩＣチップ１２は、トランジスタやメモリ素子などの半導体素子からなる集積回路（図示せず）を形成してなるシリコン基板１１０と、このシリコン基板１１０の能動面１２ａ側、すなわち前記集積回路を形成した側に設けられた第１の電極１１１と、該第１の電極１１１に電気的に接続して前記能動面１２ａ側に設けられた外部接続端子２６と、前記能動面１２ａ側に設けられた接続用端子１３と、を備えて構成されたものである。

第１の電極１１１は、シリコン基板１１０の前記集積回路に直接導通して形成されたもので、例えば矩形状のシリコン基板１１０の周辺部に複数が配列して設けられたものである。また、前記能動面１２ａ上には、パッシベーション膜１６が形成されており、このパッシベーション膜１６には、前記第１の電極１１１上に開口部１１４ａが形成されている。このような構成によって第１の電極１１１は、前記開口部１１４ａ内にて外側に露出した状態となっている。

パッシベーション膜１６上には、前記第１の電極１１１や後述する第２の電極を避けた位置、本実施形態ではシリコン基板１１０の中央部に、絶縁樹脂からなる応力緩和層１１５が形成されている。また、前記第１の電極１１１には、前記パッシベーション膜１６の開口部１１４ａ内にて配線１１６が接続されている。この配線１１６は、前記集積回路の電極の再配置を行うためのもので、シリコン基板１１０の周辺部に配置された第１の電極１１１から中央部側に延びて形成され、応力緩和層１１５上にまで引き回されて形成されたものである。この配線１１６は、シリコン基板１１０の第１の電極１１１と外部接続端子２６との間を配線することから一般的には再配置配線と呼ばれ、微細設計されることの多いシリコン基板１１０の電極１１１の位置と、客先のボード実装で使用されるラフピッチの外部接続端子２６との物理的な位置をずらして配置するための重要な手段である。

また、シリコン基板１１０の能動面１２ａ側には、配線１１６や応力緩和層１１５、パッシベーション膜１６を覆ってソルダーレジスト１１７が形成されている。このソルダーレジスト１１７には、前記応力緩和層１１５上にて前記配線１１６上に開口部１１７ａが形成されている。

そして、この開口部１１７ａ内に露出した配線１１６上には、外部接続端子２６が設けられている。外部接続端子２６は、例えばはんだボールによってバンプ形状に形成されたもので、図１中二点鎖線で示す、プリント配線板（回路基板）等の外部基板Ｐに電気的に接続されるものである。このような構成のもとに、シリコン基板１１０に形成された集積回路（半導体素子）は、第１の電極１１１、再配置配線である配線１１６、外部接続端子２６を介して外部基板Ｐに電気的に接続されるようになっている。

素子基板１０は平面視矩形状を呈し、ＩＣチップ１２の能動面側の略中央にその主面（一方の面）１０ａを対向させ、能動面１２ａ及び主面１０ａ間に介在する接続端子１５によって、接続・実装されている。ここで、素子基板１０は、図１（ｂ）に示すように、ＩＣチップ１２の外部接続端子２６の先端部を結ぶ平面とＩＣチップ１２とで形成される空間Ｋに配置される。具体的には、ＩＣチップ１２の外部接続端子２６が外部基板Ｐに接続されたときに、当該外部基板ＰとＩＣチップ１２とで形成される空間Ｋに配置される。
素子基板１０は、ここでは例えばガラス繊維を含んだエポキシ樹脂（ガラス・エポキシ樹脂）のような汎用樹脂を主体として構成された配線基板である。なお、素子基板１０としては、フレキシブル基板であってもよい。

また、素子基板１０の主面１０ａには、配線を平面視スパイラル状に形成することにより、インダクタ素子４０が設けられている。さらに、素子基板１０の裏面（他方の面）１０ｂには、インダクタ素子４０と平面視で同一形状にインダクタ素子８０が形成されている。インダクタ素子４０、８０は平面視において略矩形の渦巻状（スパイラル状）に形成されているが、略円形や略多角形の渦巻状に形成されていてもよい。また、図１（ｂ）に示すように、インダクタ素子４０、８０は側面視において同一平面状にそれぞれ形成されている。すなわち、本実施形態のインダクタ素子４０、８０としては、平面型インダクタ素子（スパイラルインダクタ素子）が採用されている。

これらインダクタ素子４０、８０は、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、チタン（Ｔｉ）、タングステン（Ｗ）、チタンタングステン（ＴｉＷ）、窒化チタン（ＴｉＮ）、ニッケル（Ｎｉ）、ニッケルバナジウム（ＮｉＶ）、クロム（Ｃｒ）、アルミニウム（Ａｌ）、パラジウム（Ｐｄ）等の導電性材料の単体または複合材料により、単層もしくは複数層に形成されている。なお電解メッキ法によりインダクタ素子４０、８０を形成する場合には、インダクタ素子４０、８０は下地層の表面に形成されることが多いが、図１では下地層の記載を省略している。

インダクタ素子４０、８０の周囲には、素子基板１０の長辺及び短辺と平行に延び、素子基板１０を貫通する平面視矩形の貫通孔１７、１８がそれぞれ形成されている。また、インダクタ素子４０、８０の中心部には平面視円形状の貫通孔１９が形成されている。インダクタ素子４０の外側端部（配線の外側端部）は、主面１０ａに形成された接続配線４１（図１（ａ）では図示せず、図１（ｂ）参照）に接続され、上述した接続端子１５及び電極１３を介してＩＣチップ１２と接続されている。
また、インダクタ素子８０の外側端部（配線の外側端部）は、裏面１０ｂに形成された接続配線８１（図１（ａ）では図示せず、図１（ｂ）参照）に接続され、素子基板１０を貫通する貫通電極８２、主面１０ａに形成された電極８３、接続端子１５及び電極１３を介してＩＣチップ１２と接続されている。
また、インダクタ素子４０、８０の中心側の端部は、貫通孔１９の壁面に形成された配線（図示せず）により接続されている。

また、素子基板１０には、インダクタ素子４０及び貫通孔１７〜１９を覆う領域に磁性樹脂層（第１膜部）３０が主面１０ａに形成されている。この磁性樹脂層３０は、ポリイミド樹脂やエポキシ樹脂等の非磁性樹脂材にアモルファス磁石やフェライト等の粉末状の磁性体が、導電性を有さない程度の量で添加され分散されたものであり、透磁率としては１０Ｈ／ｍ以上であることが好ましい。この磁性樹脂層３０の厚さは、ＩＣチップ１２と接触しないように、接続端子１５の厚さ（例えば３０〜５０μｍ）よりも薄く（例えば２０〜３０μｍ）成膜される。

また、素子基板１０の裏面１０ｂには、インダクタ素子８０及び貫通孔１７〜１９を覆う領域に磁性樹脂層（第２膜部）６０が形成されている。この磁性樹脂層６０は、磁性樹脂層３０と同一の材料で形成されている。この磁性樹脂層６０の厚さは、外部接続端子２６を介して接続される外部基板Ｐと接触しないように、外部接続端子２６の厚さよりも薄く成膜される。
また、これら磁性樹脂層３０、６０は、当該磁性樹脂層３０、６０を形成する磁性樹脂材料を貫通孔１７〜１９に装填することで設けられた接続部２７〜２９によって、互いに接続されている。

次に、本実施形態の半導体モジュールの製造方法について、図２及び図３を参照して説明する。
まず、素子基板１０を製造する手順について説明する。
図２（ａ）に示すように、素子基板１０に対してエッチング等により貫通孔１７〜１９（図２（ａ）では貫通孔１７は図示せず、図１（ａ）参照）、及び貫通電極８２が形成される貫通孔８２ａを形成するとともに、電解メッキ法等により、インダクタ素子４０、８０や上述した接続配線４１、８１、電極８３、貫通電極８２、貫通孔１９内の配線等を形成する。

続いて、図２（ｂ）に示すように、印刷法やスピンコート法、液滴吐出法、フォトリソグラフィ等を用いて磁性樹脂材料を貫通孔１７〜１９に装填する。この後、磁性樹脂材料を乾燥・焼成して硬化させることにより、接続部２７〜２９が形成される。

続いて、図２（ｃ）に示すように、素子基板１０の裏面１０ｂ上でインダクタ素子８０及び貫通孔１７〜１９を覆う領域に磁性樹脂層６０を形成する。この磁性樹脂層６０も、印刷法やスピンコート法、液滴吐出法、フォトリソグラフィ等を用いて形成することができる。

そして、磁性樹脂層６０を硬化させた後に、図２（ｄ）に示すように、素子基板１０の主面１０ａ上でインダクタ素子４０及び貫通孔１７〜１９を覆う領域に磁性樹脂層３０を形成する。この磁性樹脂層３０も、印刷法やスピンコート法、液滴吐出法、フォトリソグラフィ等を用いて形成することができる。
この後、素子基板１０の主面１０ａ上の電極部に、図２（ｅ）に示すように、接続端子１５をはんだ等により形成する。
これにより、素子基板１０が製造される。

この後、図１（ｂ）に示すように、Ｗ−ＣＳＰ技術を用いて形成されたＩＣチップ１２と、上記の素子基板１０とを電極１３及び接続端子１５において接続する。このＩＣチップ１２と素子基板１０との接合においては、例えば異方性導電フィルム（ＡＣＦ：Anisotropic Conductive Film）、異方性導電ペースト（ＡＣＰ：Anisotropic Conductive Paste）及び非導電性ペースト（ＮＣＰ：Non-Conductive Paste）、アンダーフィル材等の接合材を用いることができる。

図３は、ＩＣチップ１２の基体（基板本体）となるシリコンＩＣウエハの基体となる配線基板を示す斜視図である。
ＩＣチップ１２は、ウエハの状態において一括して配線、ＩＣチップ側電極１３及び外部接続端子２６等の形成を行ってから個々のＩＣチップに分離する、Ｗ−ＣＳＰ（Wafer level Chip Scale Package）技術を利用して形成される。
ＩＣチップ１２を製造するにあたっては、まず、図３に示すような単結晶シリコンからなるシリコンＩＣウエハ（半導体ウエハ）４を用意する。そして、その主面４ａ（ＩＣチップ１２の能動面１２ａに相当）に集積回路及び電極を形成し、その後、集積回路、電極を覆うようにしてシリコンＩＣウエハ４上にパッシベーション膜１６を一面に形成する。このシリコンＩＣウエハ４は、ダイシングラインＬによって区画され、それぞれが半導体素子を有する複数のＩＣチップ形成領域３を有してなるものである。

そして、上記インダクタ素子４０、８０を有する素子基板１０をＩＣチップ形成領域３毎に実装し、その後、シリコンＩＣウエハ４をダイシングラインＬに沿ってダイシング（切断）することによって、図１に示したような、本実施形態に係る半導体モジュール１が複数一括して形成される。

上記の構成の半導体モジュール１においては、素子基板１０の両面１０ａ、１０ｂに配置された磁性樹脂層３０、６０に磁性体が分散されて磁性層として機能するため、インダクタ素子４０、８０が通電されたときに発生する、図４に矢印で示す磁力線が磁性樹脂層３０、６０で閉磁路を形成することになる。特に、上記実施形態では、インダクタ素子４０、８０の外側及び中心部に磁性樹脂層３０、６０を接続する接続部１７〜１９が形成されることから、磁力線が集中する閉ループを形成しやすくなる。

従って、本実施形態では、インダクタ素子４０、８０が少ない巻き数であっても磁束密度を大きくすることが可能になり、高いインダクタンス値（Ｌ値）を有する大容量のインダクタ素子を容易、且つ小さい占有面積で得ることができる。加えて、本実施形態では、接続部１７〜１９を除いて、磁性樹脂層３０、６０間に透磁率が低い素子基板１０が介在しているため、磁力線が短絡することを抑制でき、より磁力線を集中させることが可能になることから、より高いインダクタンス値を得ることができる。

特に、本実施形態では、素子基板１０の両面１０ａ、１０ｂにインダクタ素子４０、８０を形成しているので、双方のインダクタ素子４０、８０で磁力線を生じさせることができ、より大容量のインダクタンス値（Ｌ値）を得ることが可能になる。加えて、本実施形態では、磁力線が磁性樹脂層３０、６０で閉じることから、電磁界がＩＣチップ１２におけるＩＣ回路（電子回路）に及ぼす悪影響を低減することができるとともに、外界への放射を抑制することが可能になり、高品質の半導体モジュール１を得ることが可能になる。

また、本実施形態では、磁性体が分散された樹脂材を塗布するという簡単な工法で磁性樹脂層３０、６０（及び接続部１７〜１９）を形成できるため、コストの増加を回避することができるとともに、厚さの大きい磁性層を容易、且つ短時間に形成することが可能になり、高いインダクタ特性が得られるとともに、生産性の向上に寄与できる。

加えて、本実施形態では、ＩＣチップ１２の外部接続端子２６の先端部を結ぶ平面とＩＣチップ１２とで形成される空間Ｋに素子基板１０が配置されるため、厚さを増加させることなくインダクタ素子４０、８０を付設することができ、半導体モジュール１の高機能化及び薄型化に寄与できる。また、本実施形態では、ＩＣチップ１２の能動面１２ａ上に素子基板１０を実装するため、ＩＣチップ１２の裏面を平滑とすることができ、半導体モジュール１を外部基板Ｐに実装する際にも、容易なハンドリングを実現することができる。

また、本実施形態では、シリコンＩＣウエハ４に一括して半導体素子、電極、接続配線等を形成し、素子基板１０を実装した後に、ダイシングすることにより、複数の半導体モジュール１を一括して形成することが可能になり、生産性の向上に寄与できる。

（第２実施形態）
続いて、半導体モジュール１の第２実施形態について、図５を参照して説明する。
上記第１実施形態では、素子基板１０の両面にインダクタ素子を設ける構成としたが、本実施形態では素子基板１０の主面１０ａのみにインダクタ素子４０が設けられている。
この構成においても、磁力線に閉ループを形成するために、インダクタ素子が設けられていない裏面１０ｂにも磁性樹脂層６０を形成する。
本実施形態でも、上記第１実施形態と同様の作用・効果を得ることが可能である。

（第３実施形態）
続いて、半導体モジュール１の第２実施形態について、図６を参照して説明する。
上記実施形態では、素子基板１０をＩＣチップ１２の能動面１２ａに設ける構成としたが、本実施形態では、裏面１２ｂに設ける場合について説明する。

図６に示すように、ＩＣチップ１２の裏面１２ｂには、接続配線５１が形成されており、ＩＣチップ１２は、この接続配線５１において素子基板１０の接続端子１５と接続される。この接続配線５１は、ＩＣチップ１２の貫通電極５２を介して外部接続端子２６（すなわち外部基板）と接続されている。
また、本実施形態では、素子基板１０は、モールド材５３により封止されている。モールド材５３としては、例えば所定の粒径のシリカを分散させた熱硬化型エポキシ系樹脂からなるものが使用される。このように、モールド材５３によって、ＩＣチップ１２、素子基板１０を封止することにより、これらＩＣチップ１２、素子基板１０に対する機械的又は化学的な保護を得ることができる。

（電子機器）
次に、上述した電子基板を備えた電子機器の例について説明する。
図７は、携帯電話の斜視図である。上述した電子基板は、携帯電話１３００の筐体内部に配置されている。この構成によれば、高いインダクタンス値を有し、またコスト増が抑制された電子基板を備えているので、低コストで高品質の携帯電話を提供することができる。

なお、上述した電子基板は、携帯電話以外にも種々の電子機器に適用することができる。例えば、液晶プロジェクタ、マルチメディア対応のパーソナルコンピュータ（ＰＣ）およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルを備えた装置などの電子機器に適用することが可能である。いずれの場合でも、低コスト、高品質の電子機器を提供することができる。

以上、添付図面を参照しながら本発明に係る好適な実施形態について説明したが、本発明は係る例に限定されないことは言うまでもない。上述した例において示した各構成部材の諸形状や組み合わせ等は一例であって、本発明の主旨から逸脱しない範囲において設計要求等に基づき種々変更可能である。

例えば、上記実施形態では、個別に形成した素子基板１０をシリコンＩＣウエハ４に実装する構成として説明したが、これに限定されるものではなく、例えばシリコンＩＣウエハ４を用いて複数のＩＣチップ１２を一括して形成する場合と同様に、素子ウエハ上に一括してインダクタ素子４０、８０、磁性樹脂層３０、６０、接続配線４１、８１、貫通電極８２、電極８３、接続端子１５等を複数形成し、この素子ウエハをシリコンＩＣウエハ４に実装した後に、シリコンＩＣウエハ４及び素子ウエハの双方をダイシングラインＬに沿ってダイシング（切断）して、複数の半導体モジュール１に分離してもよい。

この場合、図８に示すように、ＩＣチップ１２から突出する外部接続端子２６と素子ウエハ１００とが干渉しないように、素子ウエハ１００の外部接続端子２６に対応する位置に、外部接続端子２６が挿通する孔部１０１を設けることが好ましい。
これにより、外部接続端子２６に阻害されることなく、円滑に素子ウエハ１００をシリコンＩＣウエハ４に実装（載置）することができる。
従って、この構成では、素子ウエハ１００を用いて、磁性樹脂体に覆われたインダクタ素子を複数一括して形成することが可能になり、より生産性を向上させることができる。

また、上記実施形態では、インダクタ素子４０、８０をめっきにより形成する構成としたが、これに限定されるものではなく、金属箔の配線を貼設する構成としてもよい。この場合、金属箔配線の厚さ、すなわちインダクタ素子４０、８０の配線厚さを１２μｍ以上とすることで安定した素子形成（配線形成）が可能となる。

第１実施形態における半導体モジュールの構成を示す図である。 半導体モジュールの製造方法の工程図である。 シリコンＩＣウエハを示す斜視図である。 磁力線が磁性樹脂層で閉じていることを説明するための図である。 第２実施形態における半導体モジュールの構成を示す図である。 第３実施形態における半導体モジュールの構成を示す図である。 電子機器の一例である携帯電話の斜視図である。 別形態における半導体モジュールの構成を示す図である。

符号の説明

１…半導体モジュール（半導体装置）、 ４…シリコンＩＣウエハ（半導体ウエハ）、 １０…素子基板、 １０ａ…主面（一方の面）、 １０ｂ…裏面（他方の面）、 １２…ＩＣチップ（半導体素子、半導体基板）、 １６…接合材、 ２６…外部接続端子、 ２７〜２９…接続部、 ３０…磁性樹脂層（第１膜部）、 ４０、８０…インダクタ素子、 ６０…磁性樹脂層（第２膜部）、 １００…素子ウエハ、 Ｋ…空間

Claims (17)

1. 外部接続端子を有する半導体基板と、
   インダクタ素子を有し前記半導体基板に実装される素子基板とを有し、
   粉末状の磁性体が分散された樹脂材で形成され、前記インダクタ素子を覆う磁性樹脂体を備えることを特徴とする半導体モジュール。
2. 請求項１記載の半導体モジュールにおいて、
   前記インダクタ素子は、前記素子基板の一方の面に設けられ、
   前記磁性樹脂体は、前記基素子板の一方の面に成膜され前記インダクタ素子を封止する第１膜部と、
   前記基板の他方の面に成膜された第２膜部と、
   前記第１膜部及び前記第２膜部を接続する接続部とを有することを特徴とする半導体モジュール。
3. 請求項２記載の半導体モジュールにおいて、
   前記インダクタ素子は、スパイラル状にパターニングされた配線を有し、
   前記接続部は、前記インダクタ素子の周囲と、前記インダクタ素子の中心部とに設けられていることを特徴とする半導体モジュール。
4. 請求項２または３記載の半導体モジュールにおいて、
   前記接続部は、前記素子基板を貫通して設けられることを特徴とする半導体モジュール。
5. 請求項２から４のいずれかに記載の半導体モジュールにおいて、
   前記素子基板の他方の面に、前記第２膜部に封止された第２インダクタ素子が設けられることを特徴とする半導体モジュール。
6. 請求項１から５のいずれかに記載の半導体モジュールにおいて、
   前記外部接続端子及び前記素子基板は、それぞれ前記半導体基板の一方の側に設けられ、
   前記素子基板は、複数の前記外部接続端子の先端部を結ぶ平面と、前記半導体基板とで形成される空間内に実装されることを特徴とする半導体モジュール。
7. 請求項６記載の半導体モジュールにおいて、
   前記素子基板は、前記外部接続端子が挿通する孔部を有することを特徴とする半導体モジュール。
8. 請求項１から５のいずれかに記載の半導体モジュールにおいて、
   前記外部接続端子及び前記素子基板は、それぞれ前記半導体基板の互いに異なる側に設けられ、前記半導体基板に形成された貫通電極を介して電気的に接続されることを特徴とする半導体モジュール。
9. 請求項１から８のいずれかに記載の半導体モジュールにおいて、
   前記素子基板と前記半導体基板との間に、アンダーフィル材からなる接合材が充填されたことを特徴とする半導体モジュール。
10. 素子基板に形成されたインダクタ素子を、粉末状の磁性体を分散した樹脂材で形成された磁性樹脂体で覆う工程と、
    前記インダクタ素子が前記磁性樹脂体で覆われた前記素子基板を、外部接続端子を有する半導体基板に実装する工程と、
    を有することを特徴とする半導体モジュールの製造方法。
11. 請求項１０記載の半導体モジュールの製造方法において、
    前記磁性樹脂体で覆う工程は、前記素子基板の一方の面に、前記インダクタ素子を封止する第１膜部を成膜する工程と、
    前記基板の他方の面に、第２膜部を成膜する工程と、
    前記第１膜部及び前記第２膜部を接続する接続部を形成する工程とを有することを特徴とする半導体モジュールの製造方法。
12. 請求項１１記載の半導体モジュールの製造方法において、
    前記インダクタ素子は、スパイラル状にパターニングされた配線を有し、
    前記接続部を、前記インダクタ素子の周囲と、前記インダクタ素子の中心部とに設けることを特徴とする半導体モジュールの製造方法。
13. 請求項１２記載の半導体モジュールの製造方法において、
    前記接続部を、前記素子基板を貫通して設けることを特徴とする半導体モジュールの製造方法。
14. 請求項１１から１３のいずれかに記載の半導体モジュールの製造方法において、
    前記素子基板の他方の面に、前記第２膜部に封止される第２インダクタ素子を設ける工程を有することを特徴とする半導体モジュールの製造方法。
15. 請求項１０から１４のいずれかに記載の半導体モジュールの製造方法において、
    半導体素子及び前記外部接続端子を複数有する半導体ウエハに対して、前記インダクタ素子が前記磁性樹脂体で覆われた前記素子基板を前記半導体素子毎に実装する工程と、
    前記半導体ウエハを前記半導体素子毎に切断して、前記素子基板を有する前記半導体基板に分離する工程とを有することを特徴とする半導体モジュールの製造方法。
16. 請求項１５記載の半導体モジュールの製造方法において、
    前記インダクタ素子及び前記磁性樹脂体が複数形成された素子ウエハを、前記半導体ウエハに実装する工程と、
    前記半導体ウエハ及び前記素子ウエハを切断して、前記素子基板を有する前記半導体基板に分離する工程とを有することを特徴とする半導体モジュールの製造方法。
17. 請求項１０から１６のいずれかに記載の半導体モジュールの製造方法において、
    前記素子基板と前記半導体基板との間に、アンダーフィル材からなる接合材を充填する工程を有することを特徴とする半導体モジュールの製造方法。

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