JP2008109063A - Ceramic multilayer substrate - Google Patents
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Abstract
【課題】分割溝にて分割可能な寸法精度の高いセラミック多層基板を提供する。
【解決手段】
収縮開始温度の異なる、それぞれ焼結した第1絶縁層3と第2絶縁層5とを具備するとともに、最外層11が前記第1絶縁層3、11からなり、該第1絶縁層3、11の内側に隣接して積層された第2絶縁層5、13を備え、前記第1絶縁層3、11の途中まで分割溝7が形成されていることから、隣接する基板領域において前記第1絶縁層3、11が完全には分断されず、セラミック多層基板1全体の面方向への収縮抑制効果を高く維持し、ほぼ均一にすることができ、分割溝7にて容易に分割可能で寸法精度の高いセラミック多層基板1を提供できる。
【選択図】図1A ceramic multilayer substrate having high dimensional accuracy that can be divided by dividing grooves is provided.
[Solution]
The first insulating layer 3 and the second insulating layer 5, which are sintered at different shrinkage start temperatures, are provided, and the outermost layer 11 includes the first insulating layers 3, 11. The second insulating layers 5 and 13 stacked adjacent to each other are formed, and the dividing groove 7 is formed partway along the first insulating layers 3 and 11, so that the first insulating layer is adjacent to the first insulating layer. The layers 3 and 11 are not completely divided, the effect of suppressing the shrinkage in the surface direction of the entire ceramic multilayer substrate 1 can be maintained high, and can be made almost uniform, and can be easily divided by the dividing grooves 7 and can be dimensional accuracy High ceramic multilayer substrate 1 can be provided.
[Selection] Figure 1
Description
本発明は、半導体装置や複合電子部品等に用いられる表面に分割溝を設けたセラミック多層基板に関するものである。 The present invention relates to a ceramic multilayer substrate in which a dividing groove is provided on a surface used for a semiconductor device, a composite electronic component or the like.
従来から半導体装置や複合電子部品等にセラミック多層基板が幅広く用いられている。一般にセラミック多層基板の製造方法では、図2に示すように効率よく製造するために、予め、複数のセラミック多層基板を集合してなるセラミック多層基板1の片面もしくは両面に分割溝7を形成して、この溝を起点に分割し、複数のセラミック多層基板を得る方法が採用されている。
Conventionally, ceramic multilayer substrates have been widely used for semiconductor devices, composite electronic components, and the like. In general, in the method of manufacturing a ceramic multilayer substrate, in order to efficiently manufacture the ceramic multilayer substrate, dividing
このようなセラミック多層基板1の分割溝7の深さは、溝を片面に形成する場合にはセラミック多層基板1の厚みの20%〜60%程度が必要であるとされており、溝を両面に形成する場合にはその半分の10%〜30%程度が必要であるとされている(例えば、特許文献1を参照)。
The depth of the dividing
ところでセラミック多層基板の寸法精度を改善するために、異なる無機組成物からなり、収縮開始温度が異なる第1絶縁層と第2絶縁層とを積層してセラミック多層基板を構成したものが知られている(例えば、特許文献2を参照)。特許文献2によれば、第1絶縁層成形体と第1絶縁層成形体よりも高温で収縮を開始する第2絶縁層成形体とで生積層体を形成することにより、収縮開始温度の低い第1絶縁層が収縮を開始した際は、未焼結状態にある第2絶縁層により面方向における収縮が抑制され、収縮開始温度の高い第2絶縁層が収縮を開始した際は、すでに焼結した第1絶縁層により面方向における収縮が抑制されて、焼成工程における面方向への収縮を抑制することでセラミック多層基板の寸法精度を向上させることができる。 By the way, in order to improve the dimensional accuracy of a ceramic multilayer substrate, a ceramic multilayer substrate composed of a first insulating layer and a second insulating layer made of different inorganic compositions and having different shrinkage start temperatures is known. (For example, refer to Patent Document 2). According to Patent Document 2, a shrinkage start temperature is low by forming a green laminate with a first insulating layer molded body and a second insulating layer molded body that starts shrinking at a higher temperature than the first insulating layer molded body. When the first insulating layer starts to shrink, shrinkage in the surface direction is suppressed by the second insulating layer in an unsintered state, and when the second insulating layer having a high shrinkage start temperature starts shrinking, it is already baked. The shrinkage in the surface direction is suppressed by the bonded first insulating layer, and the dimensional accuracy of the ceramic multilayer substrate can be improved by suppressing the shrinkage in the surface direction in the firing step.
このようなセラミック多層基板の最外層には拘束されない面が存在するために、最外層に配置された絶縁層を厚くすると、セラミック多層基板の表面に近い部分では拘束力が弱くなるために、セラミック多層基板の最外層の厚みは、セラミック多層基板の厚みの10%以下となるように設計されている。 Since there is a surface that is not constrained in the outermost layer of such a ceramic multilayer substrate, if the insulating layer disposed in the outermost layer is thickened, the constraining force becomes weaker in the portion near the surface of the ceramic multilayer substrate. The thickness of the outermost layer of the multilayer substrate is designed to be 10% or less of the thickness of the ceramic multilayer substrate.
このようなセラミック多層基板においても、表面に分割溝を設けて生産性を向上させることは試みられている。(例えば、特許文献3を参照)。 Even in such a ceramic multilayer substrate, attempts have been made to improve productivity by providing division grooves on the surface. (For example, see Patent Document 3).
また、このようなセラミック多層基板の表面に第1絶縁層を貫通する分割溝を形成すると、表面側の拘束力が裏面側の拘束力より弱くなり、凹状の反りが発生しやすくなるため、裏面側の分割溝の深さや数を調整し、凹状の反りを低減する試みがされている。
しかしながら、分割溝を形成する場合には前述したようにセラミック多層基板の厚みに対して20%〜60%の深さで形成することが必要なため、図3に示すように、分割溝55がセラミック多層基板53の最外層に配置された第1絶縁層を貫通することになる。
However, when the dividing groove is formed, as described above, it is necessary to form the dividing
そうすると、第1絶縁層が分割されてしまうため、第2絶縁層に対する第1絶縁層による拘束力が低下してしまい、セラミック多層基板の面方向における収縮抑制効果が小さくなり、セラミック多層基板の寸法精度が低下する問題があった。 Then, since the first insulating layer is divided, the restraining force of the first insulating layer with respect to the second insulating layer is reduced, the shrinkage suppressing effect in the surface direction of the ceramic multilayer substrate is reduced, and the dimensions of the ceramic multilayer substrate are reduced. There was a problem that accuracy decreased.
特許文献3には、セラミック多層基板の凹状の反りを低減するため、裏面側の拘束シート内に留まる分割溝を表面側より多く形成すると記載されているが、表面側の分割溝が拘束シートを貫通することにより低下した表面側の拘束力に、裏面側の拘束力を適合させるため、面方向の収縮抑制効果が低下し、寸法精度は低下する。
すなわち、収縮開始温度が異なる絶縁層を積層して、両者の間に相互に拘束力を発生させて、積極的にセラミック多層基板の面方向における収縮を抑制した形態のセラミック多層基板においては、分割溝の形成による生産性の向上と寸法精度の向上とを高いレベルで両立させることはできなかったのである。 In other words, in the case of a ceramic multilayer substrate in which insulation layers having different shrinkage start temperatures are stacked and a binding force is generated between them, and shrinkage in the surface direction of the ceramic multilayer substrate is positively suppressed, The improvement in productivity and the improvement in dimensional accuracy due to the formation of grooves could not be achieved at a high level.
本発明は上記欠点に鑑み案出されたもので、その目的は、分割溝にて分割できる寸法精度が高いセラミック多層基板を提供することにある。 The present invention has been devised in view of the above drawbacks, and an object thereof is to provide a ceramic multilayer substrate having high dimensional accuracy that can be divided by dividing grooves.
本発明のセラミック多層基板は、収縮開始温度の異なる、それぞれ焼結した第1絶縁層と第2絶縁層との積層体の表面に分割溝が形成され、表面または内部の少なくとも一方に配線回路が配置されたセラミック多層基板であって、該セラミック多層基板の最外層が前記セラミック多層基板の厚みの10%以下の前記第1絶縁層からなり、前記第2絶縁層が前記第1絶縁層の内側に当接して積層されるとともに、前記最外層の第1絶縁層の途中まで前記分割溝が形成されていることを特徴とする。 In the ceramic multilayer substrate of the present invention, a split groove is formed on the surface of each of the sintered first insulating layer and second insulating layer having different shrinkage start temperatures, and a wiring circuit is provided on at least one of the surface and the inside. The ceramic multilayer substrate is arranged, wherein an outermost layer of the ceramic multilayer substrate is composed of the first insulating layer having a thickness of 10% or less of the thickness of the ceramic multilayer substrate, and the second insulating layer is located inside the first insulating layer. And the dividing groove is formed up to the middle of the outermost first insulating layer.
本発明によれば、前記第1絶縁層の途中まで分割溝を形成することにより、分割溝によって第1絶縁層が完全には分断されず、セラミック多層基板の面方向への収縮抑制効果を高く維持することができるため、寸法精度の高いセラミック多層基板を提供できる。 According to the present invention, by forming the dividing groove partway through the first insulating layer, the first insulating layer is not completely divided by the dividing groove, and the effect of suppressing shrinkage in the surface direction of the ceramic multilayer substrate is enhanced. Therefore, a ceramic multilayer substrate with high dimensional accuracy can be provided.
また、このようなセラミック多層基板の最外層の表面は拘束されないため、表面に近い部分では拘束力が弱く、面方向へ収縮しようとする。その際、第1絶縁層のみによって分割溝が形成されていると、面方向に収縮しようとする力により、分割溝の幅が広がるとともに、残留応力が発生し、その力は分割溝の最深部に集中することになる。この効果により、基板は、分割溝にて容易に分割できる。 Further, since the surface of the outermost layer of such a ceramic multilayer substrate is not restrained, the restraining force is weak in the portion close to the surface and tends to shrink in the surface direction. At this time, if the dividing groove is formed only by the first insulating layer, the force of the surface in the surface direction causes the dividing groove to widen and a residual stress is generated. The force is generated at the deepest portion of the dividing groove. To focus on. Due to this effect, the substrate can be easily divided by the dividing groove.
図1に示すように、本発明のセラミック多層基板1は、収縮開始温度の異なる、それぞれ焼結した第1絶縁層3と第2絶縁層5との積層体の表面に分割溝7が形成され、表面また内部の少なくとも一方に配線回路(図示せず)が配置されて構成されている。
As shown in FIG. 1, in the
この積層された第1絶縁層3と第2絶縁層5とは、焼成過程において、互いにセラミック多層基板1の面方向における収縮を抑制し合うように機能して、面方向における収縮を非常に小さくすることができる。この収縮が小さいほど、寸法ばらつきの量を小さくすることができるのである。
The laminated first insulating
また、本発明のセラミック多層基板1は、表面に形成された分割溝3によって、セラミック多層基板1を個片に分割することができる。すなわち、本発明のセラミック多層基板1は、複数の多層基板が集合したものであり、分割溝7に沿って容易に分割できるものである。
Moreover, the
そして、本発明のセラミック多層基板1においては、セラミック多層基板1の最外層11がセラミック多層基板の厚みの10%以下の第1絶縁層3、11からなり、第2絶縁層5、13が第1絶縁層3、11の内側に当接して積層されるとともに、第1絶縁層3、11の途中まで分割溝7が形成されていることが重要なのである。
In the
つまり、分割溝7の深さが最外層の第1絶縁層3、11の厚みよりも浅く形成されているため、最外層の第1絶縁層3、11が分割溝7によって分断されることがないため、分割溝7を設けた場合であっても、焼成工程における最外層の第1絶縁層3、11の内側に当接して積層された第2絶縁層5、13に対する最外層の第1絶縁層3、11の拘束力の減少を抑制することができ、セラミック多層基板1の面方向における収縮を十分に抑制することができ、セラミック多層基板1の寸法ばらつきの量を小さくすることができるのである。
That is, since the depth of the dividing
この分割溝7の深さはセラミック多層基板1の3%以上、さらに5%以上とすることが望ましい。
The depth of the dividing
これは以下に説明する効果によるものである。すなわち、セラミック多層基板1の最外層11の表面は拘束されないため、表面に近い部分では拘束力が弱く、面方向へ収縮しようとする。その際、第1絶縁層3、11のみによって分割溝7が形成されていると、面方向に収縮しようとする力により、分割溝7の幅が広がるとともに、残留応力が発生し、その力は分割溝7の最深部に集中することになる。この効果により、分割溝7が従来よりも浅く形成されているとしても、本発明のセラミック多層基板1は、分割溝7にて容易に分割できるのである。
This is due to the effects described below. That is, since the surface of the outermost layer 11 of the
また、第1絶縁層と第2絶縁層の焼成後の熱膨張率をα1とし、α2とするとき、2×10−6/℃<(α1−α2)を充足することが望ましい。これにより、焼成の降温過程において、第1絶縁層3の収縮量が第2絶縁層5よりも多くなり、この収縮差により、第1絶縁層3、11と第2絶縁層5、13の界面に発生する引張り応力を、第1絶縁層3、11のみによって形成された分割溝7の最深部に集中させることができる。この効果により、さらに分割溝7での分割が容易となるため、分割溝7をさらに浅く形成でき、寸法精度を向上することができるのである。
Further, when the coefficient of thermal expansion after firing of the first insulating layer and the second insulating layer is α1 and α2, it is desirable to satisfy 2 × 10 −6 / ° C. <(Α1-α2). As a result, the amount of shrinkage of the first insulating
また本実施形態において、分割溝7は、最深部が点となるような形状、あるいは深くなるにつれ幅が狭くなるように形成されていることが望ましい。これにより、前記応力が分割溝7の最深部に集中しやすくなり、セラミック多層基板1をより容易に分割することが可能となるのである。
Further, in the present embodiment, it is desirable that the
本発明のセラミック多層基板1は、例えば以下に示す製造方法によって作製することができる。
The
第1絶縁層3は第1の無機組成物を焼結させてなるものであり、第1の無機組成物の材質としては、例えば800℃〜1200℃の比較的低い温度で焼成が可能なガラス−セラミック材料が好適に用いられ、その厚みは、例えば10〜300μmに設定される。このガラス−セラミック材料にはガラス粉末及びセラミック粉末が含まれる。
The first
第2絶縁層5は第2の無機組成物を焼結させてなるものであり、第2の無機組成物の材質としては、上記第1の無機組成物と同様にガラス−セラミック材料が好適に用いられ、その厚みは、例えば2〜150μmに設定される。
The second
本実施形態において、第1絶縁層3及び第2絶縁層5はガラス粉末30〜100重量%とセラミック粉末0〜70%重量%からなることが望ましい。
In the present embodiment, the first insulating
ガラス粉末の具体的な組成としては、例えば、必須成分として、SiO2を10〜70質量%、Al2O3を0.5〜30質量%、MgOを3〜60質量%、また任意成分として、CaOを0〜35質量%、BaOを0〜35質量%、SrOを0〜35質量%、B2O3を0〜20質量%、ZnOを0〜30質量%、TiO2を0〜10質量%、Na2Oを0〜3質量%、Li2Oを0〜5質量%含有し、セラミック粉末としては、Al2O3、SiO2、MgTiO3、CaZrO3、CaTiO3、Mg2SiO4、BaTi4O9、ZrTiO4、SrTiO3、BaTiO3、TiO2から選ばれる1種以上であることが望ましい。 As a specific composition of the glass powder, for example, as essential components, SiO 2 is 10 to 70% by mass, Al 2 O 3 is 0.5 to 30% by mass, MgO is 3 to 60% by mass, and optional components , CaO 0 to 35 wt%, a BaO 0-35 wt%, 0-35 wt% of SrO, and B 2 O 3 0 to 20 wt%, 0-30 wt% of ZnO, the TiO 2 0 The ceramic powder contains Al 2 O 3 , SiO 2 , MgTiO 3 , CaZrO 3 , CaTiO 3 , Mg 2 SiO, containing 0 to 3% by mass of Na 2 O and 0 to 5% by mass of Li 2 O. 4 , BaTi 4 O 9 , ZrTiO 4 , SrTiO 3 , BaTiO 3 , or TiO 2 is preferable.
上記組成のガラス粉末とセラミック粉末との組み合わせによれば、誘電率の制御も可能であり、高誘電率化による回路の小型化、低損失化、あるいは、低誘電率化による高速伝送化に適している。しかも、上記の範囲で種々組成を制御することによって、焼成収縮挙動を容易に制御、変更することができる。また、1000℃以下での低温焼結が可能となるとともに、配線導体及びビアホール導体として、銀(融点960℃)、銅(融点1083℃)、金(融点1063℃)などの低抵抗導体を用いて形成することが可能となり、低損失な回路を作成できる。 The combination of glass powder and ceramic powder with the above composition allows the dielectric constant to be controlled, making it suitable for circuit miniaturization, low loss due to high dielectric constant, or high-speed transmission due to low dielectric constant. ing. In addition, by controlling various compositions within the above range, the firing shrinkage behavior can be easily controlled and changed. In addition, low-temperature sintering at 1000 ° C. or lower is possible, and low resistance conductors such as silver (melting point 960 ° C.), copper (melting point 1083 ° C.), gold (melting point 1063 ° C.) are used as wiring conductors and via-hole conductors. Thus, a low loss circuit can be created.
このように第1絶縁層3及び第2絶縁層5からなる積層体の表層及び内部には、配線導体やビアホール導体など(図示せず)が形成されている。表層の配線導体は、主に電子部品素子の搭載部となる接続パッドとして機能し、絶縁層間に介在する内部の配線導体は、主に各回路素子を電気的に接続する配線や、インダクタ・キャパシタ等の回路素子として機能する。表層の配線導体と内部の配線導体、若しくは異なる絶縁層間に介在する内部の配線導体同士は、ビアホール導体により電気的に接続される。
In this way, wiring conductors, via-hole conductors, and the like (not shown) are formed in the surface layer and inside of the laminate including the first insulating
配線導体及びビアホール導体の材質としては、銀、銅、金等の上記低抵抗導体材料のいずれか一種を含む導電材料からから成る。配線導体は、厚みが例えば5〜25μmに設定される。ビアホール導体は、直径を任意に設定可能であり、ビアホール導体が埋設される絶縁層の厚みが10〜300μmの場合、ビアホール導体の直径は例えば50〜300μmに設定される。 The wiring conductor and via-hole conductor are made of a conductive material including any one of the above-described low-resistance conductor materials such as silver, copper, and gold. The wiring conductor is set to have a thickness of, for example, 5 to 25 μm. The diameter of the via hole conductor can be arbitrarily set. When the thickness of the insulating layer in which the via hole conductor is embedded is 10 to 300 μm, the diameter of the via hole conductor is set to 50 to 300 μm, for example.
先ず、焼成後に第1絶縁層3、第2絶縁層5となるセラミックグリーンシートを作製する。セラミックグリーンシートは、例えば上述したガラス粉末とセラミック粉末とを組み合わせた第1及び第2の無機組成物の粉末に、有機バインダと有機溶剤及び必要に応じて可塑剤とを混合してスラリー化し、このスラリーを用いてドクターブレード法などによりテープ成形を行い、所定寸法に切断することによって得られる。
First, ceramic green sheets to be the first insulating
次に得られたセラミックグリーンシートに金型による打ち抜き等の方法を用いて貫通孔を形成し、その貫通孔内に導体ペーストを充填してビアホール導体を形成し、セラミックグリーンシートの主面には導体ペーストをスクリーン印刷法などによって被着させて配線導体を形成する。 Next, a through hole is formed in the obtained ceramic green sheet using a method such as punching with a mold, a via paste is formed by filling the through hole with a conductive paste, and on the main surface of the ceramic green sheet A conductor paste is applied by screen printing or the like to form a wiring conductor.
配線導体とビアホール導体の材料は、例えば、銀粉末に、有機バインダとしてエチルセルロース、有機溶剤として2−2−4−トリメチル−3−3−ペンタジオールモノイソブチレートを添加して成るペーストを用いた。 As a material for the wiring conductor and the via-hole conductor, for example, a paste formed by adding ethyl cellulose as an organic binder and 2-2-4-trimethyl-3-3-pentadiol monoisobutyrate as an organic solvent to silver powder was used. .
上記セラミックグリーンシートを、所定の積層順序に応じて積層して、焼成後にセラミック多層基板1となる積層体を形成する。
The ceramic green sheets are stacked according to a predetermined stacking order to form a stacked body that becomes the
次に、得られた積層体の片面もしくは両面に、刃身や金型を押し当てることにより所定の分割線に沿うように分割溝7を形成する。
Next, the dividing
このとき、分割溝7が焼成後に第1絶縁層3、11の途中まで形成されるように分割溝7の深さを調整することが必要である。具体的には第1絶縁層3、11となるセラミックグリーンシートの厚みよりも浅く分割溝7を形成すればよい。この分割溝7によって区画された各基板領域の焼成後に第1絶縁層3、11となるセラミックグリーンシートは、完全には分断されず互いに連結された構造となることにより、続く焼成工程において、セラミック多層基板1を焼成する際、分割溝7で区画された各基板領域内の収縮抑制効果を高く維持することができ、セラミック多層基板1全体の面方向への収縮抑制効果をほぼ均一にすることができ、また反り等による変形を有効に防止することが可能となる。
At this time, it is necessary to adjust the depth of the dividing
そして、セラミック多層基板1を、第2の無機組成物の収縮開始温度よりも低く、第1の無機組成物の収縮開始温度よりも高い温度で加熱し、第1絶縁層3をその面方向に比べて厚み方向に大きく収縮させ、しかる後、積層体を、第2の無機組成物の収縮開始温度よりも高い温度で加熱し、第2絶縁層5をその面方向に比べて厚み方向に大きく収縮させる。このようにして第1絶縁層3及び第2絶縁層5を焼結させる。
Then, the
また、焼成工程に続いて、セラミック多層基板1を分割溝7に沿って基板領域ごとに、いわゆるチョコレートブレークして分割することにより、寸法精度の高い配線基板が得られる。
Further, following the firing step, the
尚、本発明は上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内で種々の変更、改良等が可能である。 In addition, this invention is not limited to the above-mentioned embodiment, A various change, improvement, etc. are possible within the range which does not deviate from the summary of this invention.
例えば上述の実施形態においては、積層体は第1絶縁層3及び第2絶縁層5となるセラミックグリーンシートを積層したものであるが、第1絶縁層3については、第2絶縁層5となるセラミックグリーンシートの主面に、第1絶縁層3の形成にペースト状になした第1の無機組成物を印刷等で塗布して直接形成するようにしても良い。この場合、厚みの薄い第1絶縁層3をペーストの塗布等によって比較的簡単に形成することができる。厚みの薄い第1絶縁層3をセラミックグリーンシート等で構成する場合と比べ、第1絶縁層3を形成する際の作業性が良好となり、生産性を向上させることができる利点もある。
For example, in the above-described embodiment, the laminate is a laminate of ceramic green sheets that become the first insulating
更に上述した実施形態においては、積層体としてセラミック多層基板1を構成しているが、この他にも、積層セラミックコンデンサ、積層セラミックインダクタ、積層セラミックレゾネータ、または積層誘電体フィルタ等を構成することも可能である。
Further, in the above-described embodiment, the
表1に示す収縮開始温度の異なる組成物A、Bに、それぞれ有機バインダーとしてエチルセルロースと、有機溶剤として2−2−4−トリメチル−3−3−ペンタジオールモノイソブチレートを添加してスラリーを調製し、これをドクターブレード法により薄層化し、基板用の種種の厚みのグリーンシートを作製した。 To compositions A and B having different shrinkage start temperatures shown in Table 1, ethyl cellulose as an organic binder and 2-2-4-trimethyl-3-3-pentadiol monoisobutyrate as an organic solvent were added, respectively, to prepare a slurry. This was prepared and thinned by a doctor blade method to produce various thickness green sheets for substrates.
そして、グリーンシートの所定の位置にパンチング等により貫通孔を形成し、この貫通孔にAg粉末を含む導電性ペーストを充填し、またこの導電性ペーストをスクリーン印刷して所定の内層導体層を印刷形成し、乾燥させた。 Then, a through hole is formed in a predetermined position of the green sheet by punching or the like, and a conductive paste containing Ag powder is filled in the through hole, and a predetermined inner layer conductor layer is printed by screen printing the conductive paste. Formed and dried.
一方、最外層であって最上層、最下層となるグリーンシートに、表面導体層のパターンで上記の導電性ペーストをスクリーン印刷し、乾燥させた。 On the other hand, the above conductive paste was screen-printed with the pattern of the surface conductor layer on the green sheet which is the outermost layer, which is the uppermost layer and the lowermost layer, and was dried.
導電性ペーストが充填され、所定形状の導体が形成されたグリーンシートを表2に示す組合せで積層するとともに、最上層及び最下層に、表層導体となる導体膜形成したグリーンシートを積層し、積層体を作製した。そして、この積層体の両面に刃身を押し当てる深さを調整し、表2に示すように積層体の表面あるいは表裏面に分割溝の深さが異なる試料を各10個ずつ作製した。 A green sheet filled with a conductive paste and formed with a conductor having a predetermined shape is laminated in the combination shown in Table 2, and a green sheet having a conductor film formed as a surface layer conductor is laminated on the uppermost layer and the lowermost layer. The body was made. And the depth which presses a blade on both surfaces of this laminated body was adjusted, and as shown in Table 2, 10 samples each with different depths of the dividing grooves on the surface or front and back surfaces of the laminated body were produced.
この後、大気中400℃で脱バインダー処理し、さらに、910℃で焼成し、全てのグリーンシートが焼結された絶縁層となり、種々の深さの分割溝が形成されたようなセラミック多層基板を作製した。尚、第1絶縁層の厚みおよび第2絶縁層の厚みは表2に示す厚みであった。また、セラミック多層基板の大きさは、縦10mm、横10mmで表2に示す厚みであった。 Thereafter, the ceramic multilayer substrate in which the debinding treatment is performed at 400 ° C. in the atmosphere, and further, baked at 910 ° C. to form an insulating layer in which all the green sheets are sintered, and divided grooves having various depths are formed. Was made. In addition, the thickness of the 1st insulating layer and the thickness of the 2nd insulating layer were the thickness shown in Table 2. The ceramic multilayer substrate had a thickness of 10 mm in length and 10 mm in width as shown in Table 2.
尚、焼成の前後においてグリーンシートの積層体と焼成後のセラミック多層基板に対して、所定のポイント間の長さを測定して、セラミック多層基板の面方向の収縮率を測定した。なお、各試料についてそれぞれ収縮率を測定し、10個の試料の収縮率の最大値と最小値の差を収縮バラツキとして評価した。またチョコレートブレークして得た個々のセラミック多層基板を目視型顕微鏡にて分割溝に沿って分割されているかどうかを確認して分割性を確認した。 In addition, before and after firing, the length between predetermined points was measured for the green sheet laminate and the fired ceramic multilayer substrate, and the shrinkage in the surface direction of the ceramic multilayer substrate was measured. In addition, the shrinkage rate was measured for each sample, and the difference between the maximum value and the minimum value of the shrinkage rate of 10 samples was evaluated as shrinkage variation. Moreover, it was confirmed whether each ceramic multilayer board | substrate obtained by making a chocolate break was divided | segmented along the division | segmentation groove | channel with the visual microscope, and division property was confirmed.
また、組成物Aと組成物Bとについてそれぞれワックスを添加し、98MPaでプレスすることにより、圧粉体を形成しこの圧粉体に対して空気中でTMA(熱機械分析)による室温〜1000℃の温度範囲により組成物A、Bの収縮開始温度と収縮終了温度、熱膨張率を評価した。
表2に示すように、本発明のセラミック多層基板は分割不良が無く、収縮率が1%と小さく、収縮ばらつきも0.1%と優れていることが分かる。 As shown in Table 2, it can be seen that the ceramic multilayer substrate of the present invention has no division failure, the shrinkage rate is as small as 1%, and the shrinkage variation is excellent at 0.1%.
1・・・セラミック多層基板
3・・・第1絶縁層
5・・・第2絶縁層
7・・・分割溝
11・・・最外層の第1絶縁層
13・・・最外層の第1絶縁層の内側に当接して積層された第2絶縁層
DESCRIPTION OF
Claims (1)
A ceramic multilayer substrate in which split grooves are formed on the surface of each sintered first insulating layer and second insulating layer, each having a different shrinkage start temperature, and a wiring circuit is disposed on at least one of the surface and the inside. The outermost layer of the ceramic multilayer substrate is composed of the first insulating layer having a thickness of 10% or less of the thickness of the ceramic multilayer substrate, and the second insulating layer is laminated in contact with the inner side of the first insulating layer. The multi-layered ceramic substrate is characterized in that the dividing groove is formed partway along the outermost first insulating layer.
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Cited By (4)
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|---|---|---|---|---|
| JP2012084642A (en) * | 2010-10-08 | 2012-04-26 | Stanley Electric Co Ltd | Manufacturing method of ceramic multilayer wiring board |
| WO2012137386A1 (en) * | 2011-04-06 | 2012-10-11 | 株式会社村田製作所 | Laminated-type inductor element and method of manufacturing thereof |
| JP2014060354A (en) * | 2012-09-19 | 2014-04-03 | Kyocera Corp | Multi-piece wiring board and wiring board |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012084642A (en) * | 2010-10-08 | 2012-04-26 | Stanley Electric Co Ltd | Manufacturing method of ceramic multilayer wiring board |
| WO2012137386A1 (en) * | 2011-04-06 | 2012-10-11 | 株式会社村田製作所 | Laminated-type inductor element and method of manufacturing thereof |
| CN103430252A (en) * | 2011-04-06 | 2013-12-04 | 株式会社村田制作所 | Laminated-type inductor element and method of manufacturing thereof |
| JPWO2012137386A1 (en) * | 2011-04-06 | 2014-07-28 | 株式会社村田製作所 | Multilayer inductor element and manufacturing method thereof |
| US9129733B2 (en) | 2011-04-06 | 2015-09-08 | Murata Manufacturing Co., Ltd. | Laminated inductor element and manufacturing method thereof |
| CN103430252B (en) * | 2011-04-06 | 2017-03-29 | 株式会社村田制作所 | Laminate-type inductor element and its manufacture method |
| JP2014060354A (en) * | 2012-09-19 | 2014-04-03 | Kyocera Corp | Multi-piece wiring board and wiring board |
| JPWO2020129424A1 (en) * | 2018-12-21 | 2021-11-11 | コニカミノルタ株式会社 | Dielectric film, its manufacturing method and optical members using it |
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