JP2008108785A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】本発明の課題は、キャップ絶縁層の不純物が拡散してチャネル領域まで達し、ソース−ドレイン間をショートさせるおそれがなく、所定厚さのゲート電極層およびキャップ絶縁層が確実に安定して得られる半導体装置およびその製造方法を提供することである。
【解決手段】本発明の縦型パワーＭＯＳＦＥＴ１は、トレンチ内部に形成された所定の不純物濃度を有するゲート電極層３ａ，３ｂと、ゲート電極層３ａ，３ｂを絶縁被覆し、ゲート電極層３ａ，３ｂの不純物濃度よりも低い不純物濃度であるキャップ酸化層２ａ，２ｂとを有する。
【選択図】図1

Description

本発明は、トレンチゲート構造を有する半導体装置およびその製造方法に関する。

従来のトレンチゲート構造を有する半導体装置の一例として、縦型パワーＭＯＳＦＥＴを図６に示す。図６は縦断面図である。

図６において、１０は従来の縦型パワーＭＯＳＦＥＴ、２０はｎ^＋層、３０はｎ⁻ 層、４０はボディｐ層、５０はｐ^＋ 層、６０ａ，６０ｂはソース層、７０ａ，７０ｂはゲート絶縁膜、８０ａ，８０ｂはゲート電極層、９０ａ，９０ｂはキャップ絶縁層としてのキャップ酸化層、１００ａ，１００ｂはトレンチ、１１０はソース電極、１２０はドレイン電極である。

この縦型パワーＭＯＳＦＥＴ１０は、ドレインとなるｎ^＋層２０およびｎ⁻ 層３０上にボディｐ層４０が形成され、このボディｐ層４０の表面部分にはｐ^＋ 層５０が形成されている。

また、所定位置に設けられたトレンチ１００ａ，１００ｂの内壁面にはゲート絶縁膜７０ａ，７０ｂが形成され、トレンチ内部にはポリシリコン膜からなるゲート電極層８０ａ，８０ｂが形成され、ゲート電極層８０ａ，８０ｂの上面はキャップ酸化層９０ａ，９０ｂで覆われている。

ここで、トレンチ内部を充填するポリシリコン膜は、ゲート電極層８０ａ，８０ｂの抵抗（ゲート抵抗）を低減させるために、比較的高い所定濃度のｎ型不純物（例えば、リン（Ｐ））が導入されたポリシリコン膜を用いる。

このため、そのドープポリシリコン膜の表面を熱酸化して形成したキャップ酸化層９０ａ，９０ｂにも、同じく高濃度の不純物（リン（Ｐ））が含まれている。

また、ボディｐ層４０の表面部分において、ゲート絶縁膜７０ａ，７０ｂに接してソース層６０ａ，６０ｂが形成されており、ボディｐ層４０のゲート絶縁膜７０ａ，７０ｂに接する領域がチャネル領域となる。

また、基板表面にはソース電極１１０がｐ^＋ 層５０ならびにソース層６０ａ，６０ｂに接して形成され、基板裏面にはドレイン電極１２０が形成されている。

このような構造をもつ縦型パワーＭＯＳＦＥＴ１０では、ゲート電極層８０ａ，８０ｂとソース電極１１０との絶縁はキャップ酸化層９０ａ，９０ｂで確保する構造となっている。また、ソースコンタクト用のトレンチを設けずに基板表面でソースコンタクトするためセルシュリンクに好適である。

次に、上記のような縦型パワーＭＯＳＦＥＴ１０の製造方法を図７，図８を参照して説明する。図７，図８は、製造プロセスの主要工程の要部を示す各工程完了毎のデバイス断面図である。尚、図７，図８では図６におけるｎ^＋層２０は省略する。

まず、図７（ａ）に示すように、ｎ⁻層３０（ドレイン），ボディｐ層（ｐ⁻）４０上に、シリコン窒化膜（Ｓｉ_３Ｎ_４）からなるトレンチマスク１５０を形成する。そして、ソース層を形成するためのヒ素（Ａｓ）をイオン注入（図中、破線部分）後、トレンチマスク１５０の両側にサイドウォール１６０ａ，１６０ｂを形成する。

このサイドウォール１６０ａ，１６０ｂは、ＣＶＤ法によりＳｉＯ_２膜を基板全面に形成し、ＲＩＥ（リアクティブイオンエッチング）を施してトレンチマスク１５０上のＳｉＯ_２膜を除去することによって形成する。

次に、図７（ｂ）に示すように、トレンチマスク１５０とサイドウォール１６０ａ，１６０ｂをマスクとして、ＲＩＥにより基板をエッチングし、トレンチ１００ａ，１００ｂを形成する。

このとき、サイドウォール１６０ａ，１６０ｂの下には、導入されたヒ素（Ａｓ）の一部がＲＩＥを行った後も除去されることなく残存している。

次に、図７（ｃ）に示すように、犠牲酸化ならびに犠牲酸化膜（図示せず）の除去により、トレンチ加工に起因する基板のダメージを回復させる。

この犠牲酸化時の熱処理によって、残存するヒ素（Ａｓ）の一部が活性化されて、梯子状のソース層の構成部分である第１の部分６１ａ，６１ｂが形成される。

その後、熱処理によりトレンチ１００ａ，１００ｂの内壁面を酸化し、ゲート絶縁膜７０ａ，７０ｂを形成する。このときの熱処理によって、ソース層の第１の部分６１ａ，６１ｂは外側に広がる。

次に、図８（ｄ）に示すように、トレンチ内部を、ゲート抵抗を低減させるためにｎ型不純物（例えば、リン（Ｐ））をドープしたポリシリコン８０で埋め込む。

この埋め込みは、トレンチ内部および基板表面上にポリシリコン膜８０をＣＶＤ法で堆積後、ＲＩＥにより不要部分を除去（エッチバック）することによって行われる。

次に、図８（ｅ）に示すように、トレンチマスクをマスクとして、トレンチ１００ａ，１００ｂに充填されているドープポリシリコン膜の表面を熱酸化し、キャップ酸化層９０ａ，９０ｂを形成後、トレンチマスクを除去する。

これにより、トレンチ１００ａ，１００ｂに充填されたドープポリシリコン膜のうち酸化されなかった部分がゲート電極層８０ａ，８０ｂとなる。

尚、キャップ酸化層９０ａ，９０ｂは酸化の進行に伴い体積膨張するため、キャップ酸化層９０ａ，９０ｂの上面はトレンチ開口よりも高くなる。反対に下面はトレンチ開口より低くなり、それに伴ってゲート電極層８０ａ，８０ｂ厚さを減少させる。

次に、図８（ｆ）に示すように、トレンチ１００ａ，１００ｂと直交する方向に所定パターン（梯子状ソース層の横木に相当する第２の部分に対応する開口パターン）のレジストマスク（図示せず）を形成し、ヒ素（Ａｓ）を基板表面にイオン注入する。その後、熱処理によって導入したヒ素（Ａｓ）を活性化させて、梯子状ソース層の構成部分である第２の部分６２を形成する。

その後、キャップ酸化層９０ａ，９０ｂの両側に第１の部分６１ａ，６１ｂを被覆するサイドウォール（図示せず）を形成して、ボディｐ層４０の表面にｐ型不純物（例えば、ボロン（Ｂ））をイオン注入後、アニールしてｐ^＋層５０を形成する。尚、注入したｐ型不純物の濃度に比較して、第２の部分６２のｎ型不純物濃度は高濃度であるため問題とならない。

その後、サイドウォール（図示せず）を除去して、ソース電極１１０，ドレイン電極１２０を基板表面および裏面にそれぞれ形成して縦型パワーＭＯＳＦＥＴ１０が完了する。（例えば、特許文献１参照）。
特許第３４８９３５８号 図１９

しかしながら、上記のような縦型パワーＭＯＳＦＥＴ１０においては、ゲート抵抗を低減させるために比較的高い不純物濃度のドープポリシリコンでトレンチ内部を充填してゲート電極層８０ａ，８０ｂを形成した。このため、その表面を熱酸化して形成したキャップ酸化層９０ａ，９０ｂにも同じく高濃度の不純物が含まれることになった。

このようにキャップ酸化層９０ａ，９０ｂに高濃度の不純物が含まれると、工程中での熱処理時に、この高濃度の不純物が基板表面から拡散し、ソース層６０ａ，６０ｂを経由してチャネル領域まで達し、ソース−ドレイン間をショートさせるおそれがあった。

また、ドープポリシリコンの表面を熱酸化させてキャップ酸化層９０ａ，９０ｂを形成する際に、熱酸化の進行に伴いキャップ酸化層９０ａ，９０ｂが増大するためその下面位置が下がり、それに伴いゲート電極層８０ａ，８０ｂ厚さが変化（減少）することになり、所定の厚さのゲート電極層８０ａ，８０ｂが安定して得られにくいという欠点があった。

さらにもし、熱酸化が進行し過ぎて、キャップ酸化層９０ａ，９０ｂの下面位置がソース層６０ａ，６０ｂよりも低くなった場合、正常なチャネルが形成されないという不具合が生じた。

本発明の課題は、キャップ絶縁層の不純物が拡散してチャネル領域まで達し、ソース−ドレイン間をショートさせるおそれがなく、所定厚さのゲート電極層およびキャップ絶縁層が確実に安定して得られる半導体装置およびその製造方法を提供することである。

本発明の半導体装置は、
トレンチゲート構造を有する半導体装置において、
トレンチ内部に形成された所定の不純物濃度を有するゲート電極層と、
ゲート電極層を絶縁被覆し、ゲート電極層の不純物濃度よりも低い不純物濃度であるキャップ絶縁層と、を有することを特徴とする半導体装置である。

本発明の半導体装置の製造方法は、
トレンチゲート構造を有する半導体装置の製造方法であって、
半導体基板に形成されたトレンチの内壁面にゲート絶縁膜を形成する工程と、
その上面がトレンチ開口よりも低い位置となるようにトレンチ内に所定の不純物濃度を有する第１の導電膜からなるゲート電極層を形成する工程と、
トレンチ内部に第２の絶縁膜を形成する工程と、
トレンチ内部および基板表面に第１の導電膜の不純物濃度よりも低い不純物濃度を有する第２の導電膜を形成する工程と、を備えた半導体装置の製造方法である。

本発明の半導体装置によると、キャップ絶縁層の不純物が拡散してチャネル領域まで達し、ソース−ドレイン間をショートさせるおそれがない。また、本発明の半導体装置の製造方法によると、所定厚さのゲート電極層およびキャップ絶縁層が確実に安定して得られる。

本発明は、キャップ絶縁層の不純物が拡散してチャネル領域まで達し、ソース−ドレイン間をショートさせるおそれがなく、かつ、所定厚さのゲート電極層およびキャップ絶縁層が確実に安定して得られる半導体装置およびその製造方法を提供するという目的を、所定の不純物濃度を有するゲート電極層の上を被覆するキャップ絶縁層をゲート電極層よりも低い不純物濃度とすることで実現した。

本発明のトレンチゲート構造を有する半導体装置の一例として、縦型パワーＭＯＳＦＥＴを図１に示す。図１は縦断面図である。図６と同一部分には同一符号を付す。

図１において、１は本発明の縦型パワーＭＯＳＦＥＴ、２ａ，２ｂはキャップ絶縁層としてのキャップ酸化層、３ａ，３ｂはゲート電極層、５ａ，５ｂはＮＳＧ(Nondoped silica Glass）層、６ａ，６ｂはポリシリコン酸化層、２０はｎ^＋層、３０はｎ⁻ 層、４０はボディｐ層、５０はｐ^＋ 層、６０ａ，６０ｂはソース層、７０ａ，７０ｂはゲート絶縁膜、１００ａ，１００ｂはトレンチ、１１０はソース電極、１２０はドレイン電極である。

この縦型パワーＭＯＳＦＥＴ１は、ドレインとなるｎ^＋層２０およびｎ⁻ 層３０上にボディｐ層４０が形成され、このボディｐ層４０の表面部分にはｐ^＋ 層５０が形成されている。

また、所定位置に設けられたトレンチ１００ａ，１００ｂの内壁面にはゲート絶縁膜７０ａ，７０ｂが形成され、トレンチ内部にはポリシリコン膜からなるゲート電極層３ａ，３ｂが形成され、ゲート電極層３ａ，３ｂの上面はキャップ酸化層２ａ，２ｂで覆われている。

キャップ酸化層２ａ，２ｂは、ＮＳＧ層(Nondoped silica Glass）５ａ，５ｂとポリシリコン酸化層６ａ，６ｂとの積層体である。尚、ＮＳＧ層(Nondoped silica Glass）５ａ，５ｂに代えてノンドープのＨＴＯ層(High temperature Oxide)であってもよい。

ここで、トレンチ内部を充填するポリシリコン膜は、ゲート電極層３ａ，３ｂの抵抗（ゲート抵抗）を低減させるために、比較的高い所定濃度のｎ型不純物（例えば、リン（Ｐ））が導入されたポリシリコン膜を用いる。

これに対して、キャップ酸化層２ａ，２ｂの不純物濃度は、ゲート電極層３ａ，３ｂの不純物濃度よりも低い不純物濃度とする。この理由は、キャップ酸化層２ａ，２ｂの不純物が拡散してチャネル領域まで達し、ソース−ドレイン間をショートさせることを防止するためである。

キャップ酸化層２ａ，２ｂの不純物濃度は、少なくともゲート電極層３ａ、３ｂの不純物濃度の１００分の１以下にする。

例えば、ゲート電極層３ａ、３ｂの不純物濃度が1Ｅ１６ａｔｍｓ／ｃｍ^３の場合、キャップ酸化層２ａ，２ｂの不純物濃度は1Ｅ１４ａｔｍｓ／ｃｍ³以下とする。

また、キャップ酸化層２ａ，２ｂ上面はトレンチ開口より高く、下面はトレンチ開口よりも低い位置にある。

また、ボディｐ層４０の表面部分において、ゲート絶縁膜７０ａ，７０ｂに接してソース層６０ａ，６０ｂが形成されており、ボディｐ層４０のゲート絶縁膜７０ａ，７０ｂに接する領域がチャネル領域となる。

また、基板表面にはソース電極１１０がｐ^＋ 層５０ならびにソース層６０ａ，６０ｂに接して形成され、基板裏面にはドレイン電極１２０が形成されている。

このような構造をもつ縦型パワーＭＯＳＦＥＴ１では、ゲート電極層３ａ，３ｂとソース電極１１０との絶縁をキャップ酸化層２ａ，２ｂで確保する構造となっている。また、ソースコンタクト用のトレンチを設けずに基板表面でソースコンタクトするためセルシュリンクに好適である。

また、キャップ酸化層２ａ，２ｂの不純物濃度がゲート電極層３ａ，３ｂの不純物濃度の少なくとも１００分の１以下の低濃度であるため、工程中での熱処理時に、キャップ酸化層２ａ，２ｂの不純物が基板表面から拡散し、ソース層６０ａ，６０ｂを経由してチャネル領域まで達し、ソース−ドレイン間をショートさせる心配がない。

また、キャップ酸化層２ａ，２ｂがＮＳＧ層５ａ，５ｂとポリシリコン酸化層６ａ，６ｂとの積層体からなるため、下層のＮＳＧ層５ａ，５ｂがゲート電極層３ａ，３ｂの不純物がポリシリコン酸化層６ａ，６ｂに拡散することを抑制する。

次に、上記のような縦型パワーＭＯＳＦＥＴ１の製造方法を図２〜図５を参照して説明する。

尚、図２〜図５は、縦型パワーＭＯＳＦＥＴ１の製造方法のうち、本発明に係わるトレンチ形成工程〜キャップ酸化層形成工程を示す各工程完了毎のデバイス断面図である。それ以外の工程は前述の従来の製造方法と同様であるため説明を省略する。また、図６〜図８と同一部分には同一符号を付す。

まず、図２（ａ）に示すように、基板表面に形成されたシリコン窒化膜（Ｓｉ_３Ｎ_４）からなるトレンチマスク１５０をマスクとしてＲＩＥにより、ｎ⁻層３０に達するトレンチ１００ａ，１００ｂを形成する。その後、内壁面に熱処理により、ゲート絶縁膜７０ａ，７０ｂを形成する。このときの熱処理によって、ソース層の第１の部分６１ａ，６１ｂは外側に広がる。

次に、図２（ｂ）に示すように、トレンチマスク１５０を残したまま、トレンチ内部および基板表面上に所定の高濃度のｎ型不純物を導入した第１のポリシリコン膜４（例えば、リン（Ｐ）、1Ｅ１６ａｔｍｓ／ｃｍ^３）をＣＶＤ法で堆積する。

第１のポリシリコン膜４に不純物を導入するのはゲート抵抗を低減させるためである。尚、第１のポリシリコン膜４への不純物導入方法は、ノンドープポリシリコン膜形成後、リン拡散する方法であってもよく、イオン注入する方法であってもよい。

次に、図３（ｃ）に示すように、ＲＩＥにより第１のポリシリコン膜の不要部分を除去（エッチバック）する。

このとき、トレンチマスク１５０上に第１のポリシリコン膜が残存しないようオーバーエッチングするため、トレンチ上部はまだ凹んだ状態となる。このエッチバック量を制御して、所定の凹み深さおよび所定厚さの第１のポリシリコン膜を得る。

これにより、上面がトレンチ開口よりも低い位置にある第１のポリシリコン膜からなるゲート電極層３ａ，３ｂが形成される。

ここで、ゲート電極層３ａ，３ｂ上面はソース層の第１の部分６１ａ，６１ｂ下面よりも高い位置に設定され、チャネル領域が正常に形成されるようになっている。

次に、図３（ｄ）に示すように、トレンチマスク１５０を残したまま、トレンチ内部および基板表面上に、第２の絶縁膜としてのＮＳＧ膜５（例えば、１０００Å程度）をＣＶＤ法で堆積する。

ここで、ＮＳＧ膜５は薄いため、トレンチ１００ａ，１００ｂ上部はまだ凹んだ状態となる。

次に、図４（ｅ）に示すように、トレンチ内部および基板表面にノンドープの第２のポリシリコン膜６をＣＶＤ法で堆積する。

尚、上記では第２のポリシリコン膜６にノンドープポリシリコン膜を用いたが、第２のポリシリコン膜６の不純物濃度は、少なくともゲート電極層３ａ，３ｂの不純物濃度の１００分の１以下であればよい。

次に、図４（ｆ）に示すように、ＲＩＥにより第２のポリシリコン膜６の不要部分を除去（エッチバック）する。

このとき、基板表面のＮＳＧ膜５上に第２のポリシリコン膜６が残存しないようにオーバーエッチングするため、トレンチ内部に形成された第２のポリシリコン膜６上面は、基板表面のＮＳＧ膜５表面よりも低くなるが、エッチバック量を制御してトレンチ開口よりも高くなるようにする。

このようにするとトレンチ開口より突出した厚いキャップ酸化膜が得られ、ゲート電極層３ａ，３ｂを絶縁性よく被覆でき好適である。

次に、図５（ｇ）に示すように、先ず、基板表面のＮＳＧ膜をフッ酸（ＨＦ）で除去してトレンチ内部にＮＳＧ層５ａ，５ｂを形成する。このときポリシリコンはフッ酸（ＨＦ）で除去されないため、第２のポリシリコン膜はトレンチ内部に残存する。その後、その第２のポリシリコン膜を熱酸化させて、ポリシリコン酸化層６ａ，６ｂを形成する。その後、ホットリン酸でトレンチマスクを除去する。

これにより、ゲート電極層３ａ，３ｂの上面は、ＮＳＧ層５ａ，５ｂと第２のポリシリコン酸化層６ａ，６ｂとの積層体からなるキャップ絶縁層としてのキャップ酸化層２ａ，２ｂで被覆された格好となる。

ここで、キャップ酸化層２ａ，２ｂはノンドープ状態であり、次工程以降の不純物導入時には、キャップ酸化層２ａ，２ｂをレジストマスク等で被覆して不純物導入する。これにより、ノンドープ状態を維持する。

以上のようにすると、工程中の熱処理時に、キャップ酸化層２ａ，２ｂの不純物が基板表面から拡散し、ソース層を経由してチャネル領域まで達し、ソース−ドレイン間をショートさせる心配がない。

また、ゲート電極層３ａ，３ｂの厚さは第１のポリシリコン膜４のエッチバック量で決定され、ＮＳＧ層５ａ，５ｂを介して形成された第２のポリシリコン膜６の熱酸化量の影響を受けることがないため、所定厚さのゲート電極層３ａ，３ｂが確実に安定して得られる。

本発明は、トレンチゲート構造を有する半導体装置において、キャップ絶縁層の不純物が拡散してチャネル領域まで達し、ソース−ドレイン間をショートさせるおそれがなく、かつ、キャップ絶縁層厚さの変化の影響を受けることなく、所定厚さのゲート電極層が確実に安定して得られる半導体装置およびその製造方法に適用できる。

本発明の半導体装置の一例としての縦型パワーＭＯＳＦＥＴの縦断面図 本発明に係わるトレンチ形成工程〜キャップ酸化層形成工程を示す各工程完了毎のデバイス断面図 本発明に係わるトレンチ形成工程〜キャップ酸化層形成工程を示す各工程完了毎のデバイス断面図 本発明に係わるトレンチ形成工程〜キャップ酸化層形成工程を示す各工程完了毎のデバイス 本発明に係わるトレンチ形成工程〜キャップ酸化層形成工程を示す各工程完了毎のデバイス 従来の半導体装置の一例としての縦型パワーＭＯＳＦＥＴの縦断面図 従来の縦型パワーＭＯＳＦＥＴの製造プロセスの主要工程の要部を示す各工程完了毎のデバイス断面図 従来の縦型パワーＭＯＳＦＥＴの製造プロセスの主要工程の要部を示す各工程完了毎のデバイス断面図

符号の説明

１ 本発明の縦型ＭＯＳＦＥＴ
２ａ，２ｂ，９０ａ，９０ｂ キャップ酸化層
３ａ，３ｂ，８０ａ，８０ｂ ゲート電極層
４ 第１のポリシリコン膜
５ ＮＳＧ膜
５ａ，５ｂ ＮＳＧ層
６ 第２のポリシリコン膜
６ａ，６ｂ 第２のポリシリコン酸化層
２０ ｎ^＋層
３０ ｎ⁻ 層
４０ ボディｐ層
５０ ｐ^＋ 層
６０ａ，６０ｂ ソース層
６１ａ，６１ｂ 第１の部分
６２ 第２の部分
７０ａ，７０ｂ ゲート絶縁膜
１００ａ，１００ｂ トレンチ
１１０ ソース電極
１２０ ドレイン電極
１５０ トレンチマスク

Claims (13)

1. トレンチゲート構造を有する半導体装置において、
   前記トレンチ内部に形成された所定の不純物濃度を有するゲート電極層と、
   前記ゲート電極層を絶縁被覆し、前記ゲート電極層の不純物濃度よりも低い不純物濃度であるキャップ絶縁層と、を有することを特徴とする半導体装置。
2. 前記ゲート電極層は、ポリシリコン膜からなることを特徴とする請求項１に記載の半導体装置。
3. 前記キャップ絶縁層は、ＮＳＧ層またはＨＴＯ層と、ポリシリコン酸化膜との積層体からなることを特徴とする請求項１または２に記載の半導体装置。
4. 前記キャップ絶縁層の不純物濃度は、前記ゲート電極層の不純物濃度の１００分の１以下であることを特徴とする請求項１から３のいずれかに記載の半導体装置。
5. 縦型ＭＯＳＦＥＴとして構成された請求項１から４のいずれかに記載の半導体装置。
6. トレンチゲート構造を有する半導体装置の製造方法であって、
   半導体基板に形成されたトレンチの内壁面にゲート絶縁膜を形成する工程と、
   その上面が前記トレンチ開口よりも低い位置となるように前記トレンチ内に所定の不純物濃度を有する第１の導電膜からなるゲート電極層を形成する工程と、
   前記トレンチ内部に第２の絶縁膜を形成する工程と、
   前記トレンチ内部および基板表面に前記第１の導電膜の不純物濃度よりも低い不純物濃度を有する第２の導電膜を形成する工程と、を備えた半導体装置の製造方法。
7. トレンチゲート構造を有する半導体装置の製造方法であって、
   半導体基板上に形成されたトレンチマスクをマスクとして、トレンチを形成後、前記トレンチ内壁面にゲート絶縁膜を形成する工程と、
   前記トレンチマスクを残したまま、前記トレンチ内部および基板表面上に所定の不純物濃度を有する第１の導電膜を形成する工程と、
   前記第１の導電膜の不要部分をエッチング除去し、その上面が前記トレンチ開口よりも低い位置にあるゲート電極層を形成する工程と、
   前記トレンチマスクを残したまま、前記トレンチ内部および基板表面上に、第２の絶縁膜としてのＮＳＧ膜またはＨＴＯ膜を形成する工程と、
   前記トレンチ内部および基板表面に前記第１の導電膜の不純物濃度よりも低い不純物濃度を有する第２の導電膜を形成する工程と、
   前記第２の導電膜の不要部分をエッチング除去し、前記トレンチ内部を前記第２の導電膜で充填する工程と、
   基板表面のＮＳＧ膜またはＨＴＯ膜をエッチング除去して前記トレンチ内部にＮＳＧ層またはＨＴＯ層を形成後、前記第２の導電膜を酸化させて第２の導電酸化層を形成し、前記ゲート電極層上にＮＳＧ層またはＨＴＯ層と、第２の導電酸化層との積層体からなるキャップ絶縁層を形成する工程とを備えた半導体装置の製造方法。
8. 前記第１の導電膜は、ポリシリコン膜からなることを特徴とする請求項６または７に記載の半導体装置の製造方法。
9. 前記第２の導電膜は、ポリシリコン膜からなることを特徴とする請求項６から８のいずれかに記載の半導体装置の製造方法。
10. 前記第２の導電膜の不純物濃度は、前記第１の導電膜の不純物濃度の１００分の１以下であることを特徴とする請求項６から９のいずれかに記載の半導体装置の製造方法。
11. 前記第２の導電膜は、ノンドープポリシリコン膜からなることを特徴とする請求項９に記載の半導体装置の製造方法。
12. 前記第２の導電膜のエッチング除去工程では、前記第２の絶縁膜としてのＮＳＧ膜やＨＴＯ膜を除去しないエッチャントを用いる請求項７から１１のいずれかに記載の半導体装置の製造方法。
13. 前記キャップ絶縁層形成後は、前記キャップ絶縁層をマスクで被覆して不純物導入することを特徴とする請求項７から１２のいずれかに記載の半導体装置の製造方法。

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