JP2008104058A

JP2008104058A - 発振回路

Info

Publication number: JP2008104058A
Application number: JP2006286165A
Authority: JP
Inventors: Teruo Takizawa; 照夫瀧澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-10-20
Filing date: 2006-10-20
Publication date: 2008-05-01
Also published as: US20080094148A1

Abstract

【課題】低消費電流の発振回路を提供する。
【解決手段】絶縁体上に積層された単結晶半導体層に形成された、少なくとも一組のｎ型トランジスタ及びｐ型トランジスタから成るインバータ回路と、前記インバータ回路の入力端に一端が接続され、他端が接地されたゲート端子容量と、前記インバータ回路の出力端に一端が接続され、他端が接地されたドレイン端子容量と、前記インバータ回路の入力端と出力端との間に並列に接続された帰還抵抗と共振器とを備え、前記ドレイン端子容量の容量値を、前記ゲート端子容量の容量値よりも小さくする。
【選択図】図１

Description

本発明は、絶縁基板上または絶縁層上に形成された発振回路の消費電流を低減する技術に関する。

近年、半導体業界においては、低消費電力・低電源電圧で動作する高性能な集積回路の開発が行われている。特に、ＣＰＵ（Central Processing Unit）の備えるクロック用発振回路、無線通信用ＩＣ（Integrated Circuit）の備える基準周波数発振回路、計時用ＩＣの備える発振回路等、タイミングデバイスとしての発振回路の低消費電力化は非常に重要である。

この様な発振回路は、高精度な固有共振周波数を有する振動子を外部に備え、発振を補助する回路と併せることで、振動子の機械的な振動を電気的な発振信号へと変換している。上述した用途には、一般的に、水晶振動子とインバータ回路を組み合わせたコルピッツ型の発振回路が用いられている。特許文献１には、可変容量素子を用いて発振周波数を調整する事の出来るコルピッツ型の発振回路が開示されている。
特開平１０−１３１５５号公報

しかしながら、上述した発振回路は、システムにおける基準周波数を発生するため常に動作している場合が多く、発振回路の消費電力がシステム全体の消費電力の底上げをしていた。そこで、システムを低消費電力化するためには、発振回路を低消費電力化、つまり低消費電流化する事が大きな課題である。

本発明は上記事情を考慮してなされたもので、その目的は、低消費電流の発振回路を提供する事である。

本発明は上記の課題を解決するためになされたもので、本発明に係る発振回路は、絶縁体上に積層された単結晶半導体層に形成された、少なくとも一組のｎ型トランジスタ及びｐ型トランジスタから成るインバータ回路と、前記インバータ回路の入力端に一端が接続され、他端が接地されたゲート端子容量と、前記インバータ回路の出力端に一端が接続され、他端が接地されたドレイン端子容量と、前記インバータ回路の入力端と出力端との間に並列に接続された帰還抵抗と共振器とを備え、前記ドレイン端子容量の容量値が、前記ゲート端子容量の容量値よりも小さい事を特徴とする。
本発明によれば、発振回路のゲート端子容量を大きくしてドレイン端子容量を小さくしたので、電流が帰還抵抗を介してドレイン側からゲート側へ帰還する際のゲート側の負荷が大きくなってゲート電圧の振幅は小さくなり、消費電流を小さく出来る。

また、本発明に係る発振回路は、前記ｎ型トランジスタと前記ｐ型トランジスタが電界効果トランジスタである事を特徴とする。
本発明では、絶縁体上の半導体層に形成された電界効果トランジスタを用いた発振回路の消費電流を小さく出来る。

また、本発明に係る発振回路は、前記ｎ型トランジスタと前記ｐ型トランジスタが薄膜トランジスタ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ：ＴＦＴ）である事を特徴とする。
本発明では、ガラス基板または石英基板などの絶縁基板上の半導体層に形成されたＴＦＴを用いた発振回路の消費電流を小さく出来る。

また、本発明に係る発振回路は、前記ドレイン端子容量と前記ゲート端子容量の少なくとも一方が電圧可変容量である事を特徴とする。
本発明では、電圧可変容量に印加する電圧を制御する事により容量値を変更出来るので、消費電流を制御する事が出来る。

＜第１の実施形態＞
以下に、図面を参照して本発明の第１の実施形態について説明する。
図１は、本発明の実施形態に係る発振回路の回路図である。

同図において、１００はｐ型トランジスタ、１０１はｎ型トランジスタ、１０２はゲート端子容量（Ｃｇ）、１０３はドレイン端子容量（Ｃｄ）、１０４は帰還抵抗（Ｒｆ）、１０５は水晶振動子（共振器）、１１０はインバータ回路である。

ｐ型トランジスタ１００のゲートはｎ型トランジスタ１０１のゲートと共通接続され、ｐ型トランジスタ１００のソースは電源（ＶＤＤ）に接続され、ｐ型トランジスタ１００のドレインはｎ型トランジスタ１０１のドレインと共通接続されている。また、ｎ型トランジスタ１０１のソースは、ＶＳＳに接地されている。また、ｐ型トランジスタ１００とｎ型トランジスタ１０１の有する埋め込み絶縁層を介したバックゲート電極は、互いに接続されると共にＶＳＳに接地されている。

ｐ型トランジスタ１００とｎ型トランジスタ１０１は、上記の接続により、インバータ回路１１０を構成する。ｐ型トランジスタ１００とｎ型トランジスタ１０１の共通接続されたゲートはインバータ回路１１０の入力端を構成し、ｐ型トランジスタ１００とｎ型トランジスタ１０１の共通接続されたドレインはインバータ回路１１０の出力端を構成する。
なお、ｐ型トランジスタ１００とｎ型トランジスタ１０１は、ＳＯＩ（Silicon On Insulator；シリコン・オン・インシュレータ）基板上に形成されたものである。これらのトランジスタ構造については、後述する。

また、水晶振動子１０５は、インバータ回路１１０の入力端と出力端との間に並列に接続される。また、帰還抵抗（Ｒｆ）１０４は、インバータ回路１１０の入力端と出力端との間に並列に接続される。更に、ゲート端子容量（Ｃｇ）１０２の一端はインバータ回路１１０の入力端に接続され、他端はＶＳＳに接地される。また、ドレイン端子容量（Ｃｄ）１０３の一端はインバータ回路１１０の出力端に接続され、他端はＶＳＳに接地される。インバータ回路１１０の出力端は、発振信号の出力端子である。ここで、ゲート端子容量（Ｃｇ）１０２およびドレイン端子容量（Ｃｄ）１０３は、ｐ型トランジスタ１００およびｎ型トランジスタ１０１がそれぞれ持つゲート電極の内部ゲート容量、ドレイン電極の内部ドレイン容量とは区別される。
上記構成により、コルピッツ型の発振回路が構成される。

ここで、ドレイン端子容量（Ｃｄ）１０３の容量値は、ゲート端子容量（Ｃｇ）１０２の容量値よりも小さい。この条件により、ドレイン端子容量（Ｃｄ）の容量値＝ゲート端子容量（Ｃｇ）の容量値の場合よりも発振回路の消費電流を小さく出来る。例えば、ドレイン端子容量（Ｃｄ）１０３の容量値は４ｐＦであり、ゲート端子容量（Ｃｇ）１０２の容量値は１２ｐＦとする。
また、水晶振動子の共振周波数は、例えば３２．７６８ｋＨｚとする。

次に、図２を参照して、上述したトランジスタの構造を説明する。
図２は、ＳＯＩ基板上に形成されたインバータ回路の構造を示す断面図である。
同図において、２００はシリコン基板、２０１は絶縁層、２０２はｐ＋型半導体領域、２０３はゲート、２０４はｐ＋型半導体領域、２０５はｎ＋型半導体領域、２０６はゲート、２０７はｎ＋型半導体領域、２０８はｎ型半導体領域、２０９はｐ型半導体領域、２１０，２１１は酸化膜、２２０は素子分離の絶縁膜である。

絶縁層２０１は、シリコン基板２００上に形成される。また、ｐ＋型半導体領域２０２，２０４はｎ型半導体領域２０８を間に挟み、絶縁層２０１上に積層された単結晶半導体層に形成される。更に、ｎ＋型半導体領域２０５，２０７はｐ型半導体領域２０９を間に挟み、絶縁層２０１上に積層された単結晶半導体層に形成される。また、ゲート２０３は、ｎ型半導体領域２０８の上に酸化膜２１０を挟んで形成される。また、ゲート２０６は、ｐ型半導体領域２０７の上に酸化膜２１１を挟んで形成される。

上記ｐ＋型半導体領域２０２，２０４と、ｎ型半導体領域２０８と、ゲート２０３により、ＳＯＩ基板上の電界効果トランジスタであるｐ型トランジスタ１００が構成される。また、上記ｎ＋型半導体領域２０５，２０７と、ｐ型半導体領域２０９と、ゲート２０６により、ＳＯＩ基板上の電界効果トランジスタであるｎ型トランジスタ１０１が構成される。
なお、ｐ型トランジスタ１００およびｎ型トランジスタ１０１は、ＬＯＣＯＳ（局所酸化分離法）或いはＳＴＩ（シャロートレンチアイソレーション法）により形成された絶縁膜２２０により素子分離されている。

また、ゲート２０３とゲート２０６は、金属配線（図示せず）によって電気的に接続され、ｐ＋型半導体領域２０４とｎ＋型半導体領域２０５も、金属配線（図示せず）によって電気的に接続される。上記ｐ＋型半導体領域２０４と上記ｎ＋型半導体領域２０５は、チタンシリサイド(TiSi2)やコバルトシリサイド(CoSi2)のシリサイド薄膜によって接続されても良い。また、ｐ＋型半導体領域２０２は、電源（ＶＤＤ）に接続され、ｎ＋型半導体領域２０７は、シリコン基板２００と接続されると共にＶＳＳに接地される。上記の接続により、図１で説明したインバータ回路１１０が構成される。
なお、本実施形態では貼り合せ法によるＳＯＩ基板を用いており、支持体となるシリコン基板２００の抵抗率は、例えば１０〜２０（Ω・ｃｍ）である。

次に、図３を参照して、当該コルピッツ型発振回路の発振動作の条件について説明する。
図３は、コルピッツ型発振回路の等価回路図である。同図は、図１に示した発振回路の回路図における水晶振動子１０５を等価回路に置き換えたものであり、５３０は直列インダクタ（Ｌ１）、５４０は直列容量（Ｃ１）、５５０は直列抵抗（Ｒ１）である。また、５６０は水晶振動子１０５の並列容量（Ｃ０）である。

水晶振動子１０５は、同図に示した様に、直列インダクタ（Ｌ１）５３０と直列容量（Ｃ１）５４０と直列抵抗（Ｒ１）５５０、及び並列容量（Ｃ０）５６０によって等価的に表す事が出来る。その他の構成要素は図１に示した構成要素と同一であるため、説明は省略する。

次に、上記発振回路の発振条件について説明する。ここで、水晶振動子１０５の等価回路のうち、並列容量５６０以外の直列回路のインピーダンスをＺｃ、その他の並列容量５６０を含めた回路側のインピーダンスをＺｉｎとする。直列回路のインピーダンスＺｃは、
Ｚｃ＝Ｒ１＋ｊωＬ１＋１／（ｊωＣ１）（１）
と表せるので、インピーダンスＺｃの実数部はＲ１である。

この発振回路が発振するためには、回路全体のインピーダンスＺｔｏｔ（＝Ｚｉｎ＋Ｚｃ）の実数部が負となる必要がある。この時インピーダンスＺｃの実数部がＲ１であることを用いて発振条件を表すと、
Ｒｅ［Ｚｔｏｔ］＝Ｒｅ［Ｚｉｎ＋Ｚｃ］≒Ｒｅ［Ｚｉｎ］＋Ｒ１＜０（２）
となり、回路側のインピーダンスＺｉｎの実数部が−Ｒ１より小さい（絶対値としては大きい）ことを満たす必要がある。

ここで、インピーダンスＺｉｎは、ドレイン端子容量（Ｃｄ）１０３とゲート端子容量（Ｃｇ）１０２の関数でもあるので、ドレイン端子容量（Ｃｄ）１０３の容量値とゲート端子容量（Ｃｇ）１０２の容量値は上記（２）式を満たす様に決定される必要がある。

次に、図４を参照して、本実施形態によって構成された発振回路の消費電流について説明する。
図４は、前述の発振条件（２）の範囲内でドレイン端子容量（Ｃｄ）とゲート端子容量（Ｃｇ）を変化させた場合の発振回路の消費電流を示した図である。この図は、発明者らが行ったシミュレーションの結果である。

同図において、グラフの横軸はドレイン端子容量（Ｃｄ）、縦軸はゲート端子容量（Ｃｇ）である。また、図中の曲線によるパターンは、等消費電流線である。また、３００〜３０７は、消費電流の大きさを表す領域であり、消費電流の大きさは、領域３００＜領域３０１＜領域３０２＜領域３０３＜領域３０４＜領域３０５＜領域３０６＜領域３０７の関係を満たす。つまり、領域３００の消費電流が最も小さく、領域３０７の消費電流が最も大きい。

同図に示した様に、ドレイン端子容量（Ｃｄ）＜ゲート端子容量（Ｃｇ）の領域において、ドレイン端子容量（Ｃｄ）＝ゲート端子容量（Ｃｇ）の条件よりも発振回路の消費電流は小さくなる。図示した例では、発振回路の消費電流は、ドレイン端子容量（Ｃｄ）＝４ｐＦ、ゲート端子容量（Ｃｇ）＝１２ｐＦの領域３００において最小となる。

次に、図５を参照して、ドレイン端子容量とゲート端子容量を変化させた場合における発振回路の各部の電圧と消費電流の波形について説明する。
図５は、ドレイン端子容量とゲート端子容量を変化させた場合のゲート電圧とドレイン電圧と消費電流の波形図である。

同図において、各グラフの横軸は時間、縦軸は電圧値と電流値であり、図５（ａ），（ｂ），（ｃ）において同じスケールを示す。また、各グラフのゲート電圧は図１におけるｐ型トランジスタ１００とｎ型トランジスタ１０１のゲート電圧を表し、ドレイン電圧はｐ型トランジスタ１００とｎ型トランジスタ１０１のドレイン電圧を表す。また、消費電流は電源（ＶＤＤ）から流れる電流を表す。

図５（ａ）は、ドレイン端子容量（Ｃｄ）＝１２ｐＦ、ゲート端子容量（Ｃｇ）＝４ｐＦの場合のゲート電圧とドレイン電圧と消費電流の波形図である。この条件は、図４の領域３０７の条件に相当する。この条件の場合、ゲート電圧の振幅はドレイン電圧の振幅よりも大きい。また、消費電流は図示した条件中で最大となる。

図５（ｂ）は、ドレイン端子容量（Ｃｄ）＝８ｐＦ、ゲート端子容量（Ｃｇ）＝８ｐＦの場合のゲート電圧とドレイン電圧と消費電流の波形図である。この条件は、図４の領域３０３の条件に相当する。この条件の場合、ゲート電圧の振幅はドレイン電圧の振幅とほぼ等しい。

図５（ｃ）は、ドレイン端子容量（Ｃｄ）＝４ｐＦ、ゲート端子容量（Ｃｇ）＝１２ｐＦの場合のゲート電圧とドレイン電圧と消費電流の波形図である。この条件は、図４の領域３００の条件に相当する。この条件の場合、ゲート電圧の振幅はドレイン電圧の振幅よりも小さい。また、消費電流は図示した条件中で最小となる。

次に、図５（ｃ）に示した、ゲート端子容量（Ｃｇ）１０２を大きくしてドレイン端子容量（Ｃｄ）１０３を小さくした条件を、図５（ｂ）に示した両者が等しい条件と比較して、発振回路の発振動作について説明する。

図５（ｃ）の条件の場合、同図（ｂ）の条件の場合よりもゲート端子容量（Ｃｇ）１０２が大きいので、電流が帰還抵抗（Ｒｆ）１０４を介してドレイン側からゲート側へ帰還する際のゲート側の負荷が大きく、ゲート電圧の振幅は小さくなる。

ここで、ＳＯＩ基板を用いた発振回路の場合、本来的にトランジスタのドレインが有する寄生容量（埋め込まれた絶縁層２０１が有する容量）が、バルクシリコン基板を用いた場合よりも小さいため（約１／３程度）、トランジスタの駆動能力が小さくても発振する事が出来る。
つまり、ＳＯＩ基板を用いた発振回路は、ゲート端子容量（Ｃｇ）１０２が大きい場合であっても、ＳＯＩトランジスタの小さな駆動能力で発振出来る。従って、ドレイン端子容量（Ｃｄ）の容量値＜ゲート端子容量（Ｃｇ）の容量値、という条件下で発振することが可能となり、この時のゲート電圧の振幅が小さくなるので消費電流は小さくなる。

なお、ドレイン端子容量（Ｃｄ）１０３、ゲート端子容量（Ｃｇ）１０２の少なくとも１つは電圧可変容量を用いても良い。この場合、電圧可変容量に印加する電圧を制御する事によって容量値を変化させ、消費電流を制御する事が出来る。

＜第２の実施形態＞
以下に、図６を参照して本発明の第２の実施形態について説明する。
本実施形態では、図１を用いて説明した発振回路のトランジスタをＴＦＴ構造とする。

図６は、絶縁基板上にＴＦＴにより形成されたインバータ回路の構造を示す断面図である。
同図において、６００は下部電極、６０１は絶縁基板、６０２はｐ＋型半導体領域、６０３はゲート、６０４はｐ＋型半導体領域、６０５はｎ＋型半導体領域、６０６はゲート、６０７はｎ＋型半導体領域、６０８及び６０９は真性多結晶半導体領域、６１０，６１１は絶縁膜である。第１の実施形態と比して、素子分離の絶縁膜２２０が無い。これはＴＦＴ製造工程に於いては通常多結晶半導体層のエッチングによって素子分離される為である。
なお、絶縁基板６０１の材料は、ガラス基板または石英基板である。

下部電極６００は、絶縁基板６０１の下面に形成される。また、ｐ＋型半導体領域６０２，６０４は真性多結晶半導体領域６０８を間に挟み、絶縁基板６０１上に積層された単結晶半導体層に形成される。また、ｎ＋型半導体領域６０５，６０７は真性多結晶半導体領域６０９を間に挟み、絶縁基板６０１上に積層された単結晶半導体層に形成される。更に、ゲート６０３は、真性多結晶半導体領域６０８の上に絶縁膜６１０を挟んで形成される。また、ゲート６０６は、真性多結晶半導体領域６０７の上に絶縁膜６１１を挟んで形成される。但し本実施形態では、領域６０９及び６０８の極性は真性半導体としたが、本発明はこれに限られるものではない。トランジスタの閾値調整のため不純物のドーピングによりｐ型多結晶半導体或いはｎ型多結晶半導体としても良い。また、下部電極６００はあっても無くても良い。

上記ｐ＋型半導体領域６０２，６０４と、真性多結晶半導体領域６０８と、ゲート６０３により、ＴＦＴであるｐ型トランジスタが構成される。また、上記ｎ＋型半導体領域６０５，６０７と、真性多結晶半導体領域６０９と、ゲート６０６により、ＴＦＴであるｎ型トランジスタが構成される。

また、ゲート６０３とゲート６０６は電気的に接続され、ｐ＋型半導体領域６０４とｎ＋型半導体領域６０５は電気的に接続される。また、ｐ＋型半導体領域６０２は電源（ＶＤＤ）に接続され、ｎ＋型半導体領域６０７はＶＳＳに接地される。更に、下部電極６００はＶＳＳに接地される。この接続により、図１に示したインバータ回路１１０が構成される。
なお、下部電極６００はＶＳＳに接地されなくても良い。

上述した様な構造を持つＴＦＴを用いて図１に示した発振回路を構成し、ドレイン端子容量（Ｃｄ）１０３をゲート端子容量（Ｃｇ）１０２よりも小さくする事で、発振回路の消費電流を小さくする事が出来る。

なお、本実施形態においても、ドレイン端子容量（Ｃｄ）１０３、ゲート端子容量（Ｃｇ）１０２の少なくとも１つは電圧可変容量を用いても良い。この場合、電圧可変容量に印加する電圧を制御する事によって容量値を変化させ、消費電流を制御する事が出来る。

なお、第１の実施形態と第２の実施形態において、ｐ型トランジスタ１００、ｎ型トランジスタ１０１、帰還抵抗（Ｒｆ）１０４は、同一のＳＯＩ基板上に形成して集積回路とする事が出来る。その場合、ドレイン端子容量（Ｃｄ）１０３、ゲート端子容量（Ｃｇ）１０２、水晶振動子１０５は、集積回路の外部に接続される。あるいは、ドレイン端子容量（Ｃｄ）１０３、ゲート端子容量（Ｃｇ）１０２も上記トランジスタ等と同一のＳＯＩ基板上に集積化しても良い。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、上述した例では、発振回路を構成するインバータ回路は１個であるとして説明したが、複数個であっても良い。
また、上述したトランジスタ構造以外のトランジスタを用いても良い。

本実施形態に係る発振回路の回路図である。同上のＳＯＩ基板上に形成されたインバータ回路の構造を示す断面図である。同上の発振回路の等価回路図である。同上のドレイン端子容量とゲート端子容量を変化させた場合の発振回路の消費電流を示した図である。同上のドレイン端子容量とゲート端子容量を変化させた場合のゲート電圧とドレイン電圧と消費電流の波形図である。同上の絶縁基板上にＴＦＴにより形成されたインバータ回路の構造を示す断面図である。

符号の説明

１００；ｐ型トランジスタ、１０１；ｎ型トランジスタ、１０２；ゲート端子容量（Ｃｇ）、１０３；ドレイン端子容量（Ｃｄ）、１０４；帰還抵抗（Ｒｆ）、１０５；水晶振動子、１１０；インバータ回路、２００；シリコン基板、２０１；絶縁層、２０２；ｐ＋型半導体領域、２０３；ゲート、２０４；ｐ＋型半導体領域、２０５；ｎ＋型半導体領域、２０６；ゲート、２０７；ｎ＋型半導体領域、２０８；ｎ型半導体領域、２０９；ｐ型半導体領域、２１０，２１１；酸化膜、２２０；素子分離の絶縁膜、３００〜３０７；消費電流の大きさを示す領域、５３０；直列インダクタ（Ｌ１）、５４０；直列容量（Ｃ１）、５５０；直列抵抗（Ｒ１）、５６０；並列容量（Ｃ０）、６００；下部電極、６０１；絶縁基板、６０２；ｐ＋型半導体領域、６０３；ゲート、６０４；ｐ＋型半導体領域、６０５；ｎ＋型半導体領域、６０６；ゲート、６０７；ｎ＋型半導体領域、６０８；真性多結晶半導体領域、６０９；真性多結晶半導体領域、６１０，６１１；絶縁膜。

Claims

絶縁体上に積層された単結晶半導体層に形成された、少なくとも一組のｎ型トランジスタ及びｐ型トランジスタから成るインバータ回路と、
前記インバータ回路の入力端に一端が接続され、他端が接地されたゲート端子容量と、
前記インバータ回路の出力端に一端が接続され、他端が接地されたドレイン端子容量と、
前記インバータ回路の入力端と出力端との間に並列に接続された帰還抵抗と共振器と
を備え、
前記ドレイン端子容量の容量値が、前記ゲート端子容量の容量値よりも小さい事を特徴とする発振回路。
前記ｎ型トランジスタと前記ｐ型トランジスタは、電界効果トランジスタである事を特徴とする請求項１に記載の発振回路。
前記ｎ型トランジスタと前記ｐ型トランジスタは、ＴＦＴである事を特徴とする請求項１に記載の発振回路。
前記ドレイン端子容量と前記ゲート端子容量の少なくとも一方は、電圧可変容量である事を特徴とする請求項１から請求項３までの何れか1項に記載の発振回路。