JP2008103033A - 半導体記憶装置及びこれにおける電力供給方法 - Google Patents

Abstract

【課題】半導体記憶装置を搭載するチップの面積を低減すること。
【解決手段】半導体記憶装置１００は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されている本体メモリセルアレイ１０１及びＲＯＭメモリセルアレイ１０４を有するメモリセルアレイと、これに対しデータの書込及び読出を行なうための複数のデコーダを有するデータ書込読出制御部と、前記データ書込読出制御部に電力を供給する電源回路１１３と、を具備する。本体メモリセルアレイ１０１はＲＯＭメモリセルアレイ１０４より大きい容量を有する。容量負荷手段は、電源回路１１３がＲＯＭメモリセルアレイ１０４に電力を供給する時に本体メモリセルアレイ１０１のデコーダに電源回路１１３の出力端子を接続する。
【選択図】図２

Description

本発明は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されている複数のメモリセルアレイを具備する半導体記憶装置及びこれにおける電力供給方法に関するものである。

半導体記憶装置として、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されている本体メモリセルアレイ及びＲＯＭメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するデータ書込読出制御部と、前記データ書込読出制御部に電力を供給する電源回路と、を具備しているものがある。

前記本体メモリセルアレイは前記ＲＯＭメモリセルアレイより大きい容量（ほぼ３倍の容量）を有している。

従来の半導体記憶装置は、数電圧レベルの電圧を用いてデータの書込、読出及び消去を行っている。そして、電力を供給する電源回路は、容量が大きく昇圧時間が短い本体メモリセルアレイに基づいて設計され製造される。

また、一部の電源回路として使用されているレギュレータ回路は、容量が小さい場合には発振しやすくいため、前記ＲＯＭメモリセルアレイを選択して当該ＲＯＭメモリセルアレイに電力を供給する場合には、発振を防止するために出力端子をウエルに接続してこのウエルの容量を安定化容量としている。このため、従来の半導体記憶装置においては、レギュレータ回路の安定化容量としてウエルの容量を用いているため、大きな安定化容量を得るためにウエルの面積を大きくする必要があるから、半導体記憶装置を搭載するチップの面積の増大につながる。

特開平６−１８８３８７号公報

本発明は、半導体記憶装置を搭載するチップの面積を低減することができる半導体記憶装置及びこれにおける電力供給方法を提供することを目的とする。

本発明の一態様は、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されている第１及び第２のメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するための複数のデコーダを有するデータ書込読出制御部と、前記データ書込読出制御部に電力を供給する電源回路と、を具備し、前記第１のメモリセルアレイは前記第２のメモリセルアレイより大きい容量を有する半導体記憶装置において、前記電源回路が前記第２のメモリセルアレイに電力を供給する時に前記第１のメモリセルアレイの複数の前記デコーダの１つに前記電源回路の出力端子を接続する容量負荷手段を具備する構成を採る。

本発明によれば、電源回路が前記第２のメモリセルアレイに電力を供給する時に前記第２のメモリセルアレイより容量が大きい前記第１のメモリセルアレイの複数の前記デコーダの１つに前記電源回路の出力端子を接続して当該デコーダの容量を前記電源回路の安定化容量として用いるため、半導体記憶装置を搭載するチップの面積を低減することができる。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。なお、本発明は、これらの実施の形態に限定されるものではない。

（実施の形態１）
本発明の実施の形態１について、図面を参照しながら詳細に説明する。図１は、本発明の実施の形態１に係る半導体記憶装の構成を示すブロック図である。

図１に示すように、本発明の実施の形態１に係る半導体記憶装置１００は、複数の本体メモリセルアレイ、複数の本体ロウデコーダ１０２、複数の本体カラムデコーダ１０３、ＲＯＭメモリセルアレイ１０４、ＲＯＭロウデコーダ１０５、ＲＯＭカラムデコーダ１０６、主制御回路１０７、ブロック制御回路１０８、データラッチ１０９、入出力バッファ１１０、アドレスラッチ１１１、アドレスバッファ１１２及び電源回路１１３を具備している。複数の本体メモリセルアレイ１０１及びROMメモリセルアレイ１０４は、メモリセルアレイを構成している。複数の本体ロウデコーダ１０２及びＲＯＭロウデコーダ１０５は、ロウデコーダを構成している。複数の本体カラムデコーダ１０３及びＲＯＭカラムデコーダ１０６は、カラムデコーダを構成している。

複数の本体ロウデコーダ１０２及び複数の本体カラムデコーダ１０３は、複数の本体メモリセルアレイ１０１に接続されている。ＲＯＭロウデコーダ１０５及びＲＯＭカラムデコーダ１０６は、ＲＯＭメモリセルアレイ１０４に接続されている。電源回路１１３は、複数の本体ロウデコーダ１０２、複数の本体カラムデコーダ１０３、ＲＯＭロウデコーダ１０５、ＲＯＭカラムデコーダ１０６及びブロック制御回路１０８に接続され、これらに電力を供給している。

主制御回路１０７は、ブロック制御回路１０８、データラッチ１０９、入出力バッファ１１０、アドレスラッチ１１１、アドレスバッファ１１２、複数の本体ロウデコーダ１０２、複数の本体カラムデコーダ１０３、ＲＯＭロウデコーダ１０５及びＲＯＭカラムデコーダ１０６に接続され、これらを制御する。ブロック制御回路１０８は、アドレスラッチ１１１、複数の本体カラムデコーダ１０３、ＲＯＭロウデコーダ１０５、ＲＯＭカラムデコーダ１０６に接続されている。データラッチ１０９は、入出力バッファ１１０、複数の本体メモリセルアレイ１０１及びＲＯＭメモリセルアレイ１０４に接続されている。

主制御回路１０７は、外部機器から制御信号を受ける。入出力バッファ１１０は、外部機器とデータを送受する。アドレスバッファ１１２は、外部機器とアドレスを送受する。

主制御回路１０７は、外部機器から制御信号、アドレス及びデータに基づいて、ブロック制御回路１０８、データラッチ１０９、入出力バッファ１１０、アドレスラッチ１１１、アドレスバッファ１１２、複数の本体ロウデコーダ１０２、複数の本体カラムデコーダ１０３、ＲＯＭロウデコーダ１０５及びＲＯＭカラムデコーダ１０６を制御して、複数の本体メモリセルアレイ１０１及びＲＯＭメモリセルアレイ１０４の複数のメモリセルに対してデータの読出、書込又は消去を行う。主制御回路１０７、ブロック制御回路１０８、複数の本体ロウデコーダ１０２、複数の本体カラムデコーダ１０３、ＲＯＭロウデコーダ１０５及びＲＯＭカラムデコーダ１０６は、複数の本体メモリセルアレイ１０１及びＲＯＭメモリセルアレイ１０４の複数のメモリセルに対しデータの書込及び読出を行う時に複数のワード線及び複数のビット線を選択して電圧を印加するデータ書込読出制御部を構成している。

図２は、本発明の実施の形態１に係る半導体記憶装置１００の電源回路、ロウデコーダ及びメモリセルアレイの一部の概略構成を示すブロック図である。図３は、本発明の実施の形態１に係る半導体記憶装置１００のロウデコーダの一部の構成を示すブロック図である。

図２に示すように、本体メモリセルアレイ１０１は、ＲＯＭメモリセルアレイ１０４より大きい容量（ほぼ３倍）を有している。

本体ロウデコーダ１０２は、本体メモリセルアレイ１０１のワード線に接続されている。ＲＯＭロウデコーダ１０５は、ＲＯＭメモリセルアレイ１０４のワード線に接続されている。

電源回路１１３は、基準電圧供給回路１１３１、書込消去正電圧用昇圧回路１１３２、消去負電圧用昇圧回路１１３３、セルゲート電圧用レギュレータ１１３４及び読出電圧用昇圧回路１１３５を具備している。

書込消去正電圧用昇圧回路１１３２の入力端子は、基準電圧供給回路１１３１の出力端子に接続されている。消去負電圧用昇圧回路１１３３の入力端子は、基準電圧供給回路１１３１の出力端子に接続されている。消去負電圧用昇圧回路１１３３の出力端子は、複数の本体ロウデコーダ１０２及びＲＯＭロウデコーダ１０５の入力端子に接続されている。セルゲート電圧用レギュレータ１１３４の入力端子は、書込消去正電圧用昇圧回路１１３２の出力端子に接続されている。セルゲート電圧用レギュレータの出力端子１１３４は、複数の本体ロウデコーダ１０２及びＲＯＭロウデコーダ１０５の入力端子に接続されている。読出電圧用昇圧回路１１３５の入力端子は、基準電圧供給回路１１３１の出力端子に接続されている。読出電圧用昇圧回路１１３５の出力端子は、複数の本体ロウデコーダ１０２及びＲＯＭロウデコーダ１０５の入力端子に接続されている。

基準電圧供給回路１１３１は、所定の基準電圧を書込消去正電圧用昇圧回路１１３２に与える。書込消去正電圧用昇圧回路１１３２は、基準電圧供給回路１１３１からの所定の基準電圧を昇圧して書込電圧及び消去正電圧を生成してセルゲート電圧用レギュレータ１１３４に与える。また、基準電圧供給回路１１３１は、所定の基準電圧を消去負圧用昇圧回路１１３３に与える。消去負電圧用昇圧回路１１３３は、基準電圧供給回路１１３１からの所定の基準電圧を昇圧して消去負電圧を生成する。読出電圧用昇圧回路１１３５は、基準電圧供給回路１１３１からの所定の基準電圧を昇圧して読出電圧を生成する。

ＲＯＭメモリセルアレイ１０４には、読出書込データセレク２０１タ及びＲＯＭカラムデコーダ２０２等が接続されている。

複数の本体ロウデコーダ１０２及びＲＯＭロウデコーダ１０５は、主制御回路１０７（図１参照）からの制御信号を受けて、セルゲート電圧用レギュレータ１１３４、消去負圧用昇圧回路１１３３及び読出電圧用昇圧回路１１３５からの書込電圧、消去正電圧、消去負電圧及び読出電圧を複数の本体メモリセルアレイ１０１及びＲＯＭメモリセルアレイ１０４に選択的に与える。

図３に示すように、本体ロウデコーダ１０２は、レギュレータ用デコーダ３０１、負電用デコーダ３０２、制御トランジスタ３０３、インバータ回路３０４、２つのアンドゲート回路３０５、３０６、ブロックデコーダ３０７及びロウデコーダユニット３０８を具備している。

レギュレータ用デコーダ３０１の２つの入力端子の各々は、セルゲート電圧用レギュレータ１１３４、読出電圧用昇圧回路１１３５及び主制御回路１０７の出力端子に接続されている。負電用デコーダ３０２の入力端子は、消去負電圧用昇圧回路１１３３及び主制御回路１０７の出力端子に接続されている。制御トランジスタ３０３のゲート電極は、主制御回路１０７の出力端子に接続されている。また、制御トランジスタ３０３は、負電用デコーダ３０２とブロックデコーダ３０７との間に接続されている。

インバータ回路３０４の入力端子は、主制御回路１０７の出力端子に接続されている。アンドゲート回路３０５の２つの入力端子は、主制御回路１０７及びインバータ回路３０４の出力端子に接続されている。アンドゲート回路３０６の２つの入力端子は、主制御回路１０７及びアンドゲート回路３０５の出力端子に接続されている。アンドゲート回路３０６の出力端子は、ブロックデコーダ３０７の入力端子に接続されている。

ブロックデコーダ３０７の１つの入力端子は、レギュレータ用デコーダ３０１に接続されている。ブロックデコーダ３０７の他の入力端子は、負電用デコーダ３０２の出力端子に制御トランジスタ３０３を介して接続されている。ロウデコーダユニット３０８の入力端子は、ブロックデコーダ３０７の出力端子に接続されている。ロウデコーダユニット３０８の出力端子は、ワード線ＷＬｎに接続されている。

本体ロウデコーダ１０２は、主制御回路１０７（図１参照）からの前記制御信号として、ブロック選択イネーブル信号、ブロックアドレス、ＲＯＭ選択信号及び負電用コントロール信号などを受ける。ここで、前記ＲＯＭ選択信号とは、電源回路１１３にＲＯＭメモリセルアレイ１０４にのみ電力を供給させることを選択して指示する信号のことである。

レギュレータ用デコーダ３０１は、レベルシフタ３０１１、２つのインバータ回路３０１２、３０１３及び２つのトランジスタ３０１４、３０１５を具備している。

レベルシフタ３０１１の入力端子は、主制御回路１０７の出力端子に接続されている。２つのインバータ回路３０１２、３０１３は、レベルシフタ３０１１の出力端子と２つのトランジスタ３０１４、３０１５のゲート電極との間に直列に接続されている。２つのトランジスタ３０１４、３０１５は、直列に接続されている。トランジスタ３０１４は、セルゲート電圧用レギュレータ１１３４の出力端子に接続されている。トランジスタ３０１５は、読出電圧用昇圧回路１１３５の出力端子に接続されている。２つのトランジスタ３０１４、３０１５のノードは、レギュレータ用デコーダ３０１の出力端子である。レギュレータ用デコーダ３０１の出力端子は、ブロックデコーダ３０７の１つの入力端子に接続されている。

レベルシフタ３０１１は、ブロック選択イネーブル信号を受けている時に、２つのインバータ回路３０１２、３０１３を介して２つのトランジスタ３０１４、３０１５のゲート電極の電位をＨｉｇｈレベルとして２つのトランジスタ３０１４、３０１５をＯＮ状態とする。２つのトランジスタ３０１４、３０１５がＯＮ状態である時には、セルゲート電圧用レギュレータ１１３４又は読出電圧用昇圧回路１１３５からの電圧を導通するから、レギュレータ用デコーダ３０１の出力信号は、Ｈｉｇｈレベルとなる。

一方、レベルシフタ３０１１は、ブロック選択イネーブル信号を受けていない時に、２つのインバータ回路３０１２、３０１３を介して２つのトランジスタ３０１４、３０１５のゲート電極の電位をＬｏｗレベルとして２つのトランジスタ３０１４、３０１５をＯＦＦ状態とする。２つのトランジスタ３０１４、３０１５がＯＦＦ状態である時には、セルゲート電圧用レギュレータ１１３４又は読出電圧用昇圧回路１１３５からの電圧を導通しないから、レギュレータ用デコーダ３０１の出力端子は、Ｌｏｗレベルとなる。

負電用デコーダ３０２は、アンドゲート回路３０２１、レベルシフタ３０２２、２つのインバータ回路３０２３、３０２４及び２つのトランジスタ３０２５、３０２６を具備している。

アンドゲート回路３０２１の入力端子は、主制御回路１０７の出力端子に接続されている。レベルシフタ３０２２の入力端子は、アンドゲート回路３０２１の出力端子に接続されている。インバータ回路３０２３は、レベルシフタ３０１１の出力端子とトランジスタ３０２５のゲート電極との間に接続されている。インバータ回路３０２４は、インバータ回路３０２３の出力端子とトランジスタ３０２６のゲート電極との間に接続されている。

トランジスタ３０２５、３０２６は、直列に接続されている。トランジスタ３０２６は、消去負電圧用昇圧回路１１３３の出力端子に接続されている。２つのトランジスタ３０２５、３０２６のノードは、負電用デコーダ３０２の出力端子である。負電用デコーダ３０２の出力端子は、ブロックデコーダ３０７の１つの入力端子に制御トランジスタ３０３を介して接続されている。

アンドゲート回路３０２１は、主制御回路１０７からブロック選択イネーブル信号及び負電用コントロール信号を受けた時に出力信号がＨｉｇｈレベル（１）となる。アンドゲート回路３０２１の出力信号がＨｉｇｈレベル（１）である時に、レベルシフト３０２２は、インバータ回路３０２３、３０２４を介してトランジスタ３０２５、３０２６のゲート電極の電位をＨｉｇｈレベル（１）として２つのトランジスタ３０２５、３０２６をＯＮ状態とする。２つのトランジスタ３０２５、３０２６は、ＯＮ状態である時には、消去負電圧用昇圧回路１１３３からの電圧を導通するから、負電用デコーダ３０２の出力信号は、Ｈｉｇｈレベルとなる。この時、主制御回路１０７は、負電用コントロール信号を制御トランジスタ３０３のゲート電極に与えて制御トランジスタ３０３をＯＮ状態とする。したがって、負電用デコーダ３０２のＨｉｇｈレベルである出力信号は、制御トランジスタ３０３を介してブロックデコーダ３０７の１つの入力端子に与えられる。

アンドゲート回路３０２１は、主制御回路１０７からのブロック選択イネーブル信号及び負電用コントロール信号のいずれかを受けない時に出力信号がＬｏｗレベル（０）となる。アンドゲート回路３０２１の出力信号がＬｏｗレベル（０）である時に、レベルシフト３０２２は、インバータ回路３０２３、３０２４を介してトランジスタ３０２５、３０２６のゲート電極の電位をＬｏｗレベル（０）として２つのトランジスタ３０２５、３０２６をＯＦＦ状態とする。２つのトランジスタ３０２５、３０２６は、ＯＦＦ状態である時には、消去負電圧用昇圧回路１１３３からの電圧を導通しないから、負電用デコーダ３０２の出力信号はＬｏｗレベルとなる。この時、主制御回路１０７は、負電用コントロール信号を制御トランジスタ３０３のゲート電極に与えないで制御トランジスタ３０３をＯＦＦ状態とする。したがって、負電用デコーダ３０２の出力信号は、ブロックデコーダ３０７の１つの入力端子に与えられない。

インバータ回路３０４は、主制御回路１０７からＲＯＭ選択信号を受けている時に出力信号をＬｏｗレベルとし、かつ、主制御回路１０７からＲＯＭ選択信号を受けない時にＨｉｇｈレベルとする。アンドゲート回路３０５は、インバータ回路３０４の出力信号及びブロック選択イネーブル信号を受ける。

アンドゲート回路３０５は、インバータ回路３０４の出力信号がＬｏｗレベルである時、すなわち、インバータ回路３０４が主制御回路１０７からＲＯＭ選択信号を受けている時に、ブロック選択イネーブル信号を受けた時において、出力信号がＬｏｗレベルとなる。一方、アンドゲート回路３０５は、インバータ回路３０４の出力信号がＨｉｇｈレベルである時、すなわち、インバータ回路３０４が主制御回路１０７からＲＯＭ選択信号を受けてない時には、出力信号がＨｉｇｈレベルとなる。

アンドゲート回路３０６は、主制御回路１０７からブロックアドレス及びアンドゲート回路３０５の出力信号を受ける。アンドゲート回路３０６は、主制御回路１０７からブロックアドレスを受けた時に、アンドゲート回路３０５の出力信号がＨｉｇｈレベルである時、すなわち、インバータ回路３０４が主制御回路１０７からＲＯＭ選択信号を受けてない時には、出力信号をＨｉｇｈレベルとする。

一方、アンドゲート回路３０６は、主制御回路１０７からブロックアドレスを受けてない時、又は、アンドゲート回路３０５の出力信号がＬｏｗレベルである時、すなわち、インバータ回路３０４が主制御回路１０７からＲＯＭ選択信号を受けている時には、出力信号をＬｏｗレベルとする。アンドゲート回路３０６は、出力信号をブロックデコーダ３０７の１つの入力端子に与える。

ブロックデコーダ３０７は、レベルシフタ３０７１、２つのインバータ回路３０７２、３０７３及び６つのトランジスタ３０７４、３０７５、３０７６、３０７７、３０７８、３０７９を具備している。

レベルシフタ３０７１の入力端子は、アンドゲート回路３０６の出力端子に接続されている。インバータ回路３０７２は、レベルシフタ３０７１の出力端子とインバータ回路３０７３の入力端子に接続されている。インバータ回路３０７２の出力端子は、トランジスタ３０７４、トランジスタ３０７６、３０７９のゲート電極に接続されている。インバータ回路３０７３の出力端子は、トランジスタ３０７５のゲート電極に接続されている。トランジスタ３０７５は、制御トランジスタ３０３とトランジスタ３０７４との間に接続されている。

トランジスタ３０７６、３０７７、３０７８は、トランジスタ３０７４及びトランジスタ３０７５とのノードと、トランジスタ３０１４及びトランジスタ３０１５とのノードと、の間に直列に接続されている。インバータ回路３０７３の出力端子は、トランジスタ３０７６のゲート電極に接続されている。トランジスタ３０７９は、トランジスタ３０７４及びトランジスタ３０７５とのノードと、トランジスタ３０７７及びトランジスタ３０７８とのノードと、の間に接続されている。トランジスタ３０７４及びトランジスタ３０７５とのノードとトランジスタ３０７７及びトランジスタ３０７８とのノードとは、ブロックデコーダ３０７の出力端子である。

レベルシフタ３０７１は、アンドゲート回路３０６の出力信号がＨｉｇｈレベルである時、インバータ回路３０７２、３０７３を介してトランジスタ３０７４、３０７５、３０７６、３０７９のゲート電極の電位をＨｉｇｈレベルとしてトランジスタ３０７４、３０７５、３０７６、３０７９をＯＮ状態とする。

すなわち、レベルシフタ３０７１は、インバータ回路３０４がＲＯＭ選択信号を受けていない時でありアンドゲート回路３０５がブロック選択イネーブル信号を受けている時であってアンドゲート回路３０６がブロックアドレスを受けている時に、インバータ回路３０７２、３０７３を介してトランジスタ３０７４、３０７５、３０７６、３０７９のゲート電極の電位をＨｉｇｈレベルとしてトランジスタ３０７４、３０７５、３０７６、３０７９をＯＮ状態とする。トランジスタ３０７７、３０７８のゲート電極には、主制御回路１０７からロウアドレスが与えられる。

トランジスタ３０７６、３０７９がＯＮ状態である時には、レギュレータ用デコーダ３０１の出力信号がＨｉｇｈレベルである時、すなわち、レベルシフタ３０１１がブロック選択イネーブル信号を受けている時に、セルゲート電圧用レギュレータ１１３４又は読出電圧用昇圧回路１１３５の電圧がトランジスタ３０７６により導通されるため、トランジスタ３０７４及びトランジスタ３０７５とのノードとトランジスタ３０７７及びトランジスタ３０７８とのノードの出力信号が所定の第１の電圧レベルとなってロウデコーダ３０８に与えられる。

また、トランジスタ３０７５、３０７９がＯＮ状態である時には、負電用デコーダ３０２の出力信号がＨｉｇｈレベルである時、消去負電圧用昇圧回路１１３３の消去負電圧が制御トランジスタ３０３を介してトランジスタ３０７５、３０７９に印加されるため、トランジスタ３０７４及びトランジスタ３０７５とのノードとトランジスタ３０７７及びトランジスタ３０７８とのノードの出力信号が所定の第２の電圧レベルとなってロウデコーダ３０８に与えられる。

この状態の時には、すなわち、主制御回路１０７が電源回路１１３にＲＯＭメモリセルアレイ１０４にのみに電力を供給するように選択して指示するＲＯＭ選択信号を本体ロウデコーダ１０２に与えていない時には、前記データ書込読出制御部は、複数の本体メモリセルアレイ１０１のメモリセルに対しデータの書込、読出及び消去を行うことができる。

レベルシフタ３０７１は、アンドゲート回路３０６の出力信号がＬｏｗレベルである時、インバータ回路３０７２、３０７３を介してトランジスタ３０７４、３０７５、３０７６、３０７９のゲート電極の電位をＬｏｗレベルとしてトランジスタ３０７４、３０７５、３０７６、３０７９をＯＦＦ状態とする。

すなわち、レベルシフタ３０７１は、インバータ回路３０４がＲＯＭ選択信号を受けている時には、インバータ回路３０７２、３０７３を介してトランジスタ３０７４、３０７５、３０７６、３０７９のゲート電極の電位をＬｏｗレベルとしてトランジスタ３０７４、３０７５、３０７６、３０７９をＯＦＦ状態とする。

トランジスタ３０７６、３０７９がＯＦＦ状態である時には、セルゲート電圧用レギュレータ１１３４又は読出電圧用昇圧回路１１３５の電圧がトランジスタ３０７６により導通されないため、トランジスタ３０７４及びトランジスタ３０７５とのノードとトランジスタ３０７７及びトランジスタ３０７８とのノードの出力信号がＬｏｗレベルとなってロウデコーダ３０８が動作しない。すなわち、ロウデコーダ３０８は、ブロックデコーダ３０７からの電力を受けない。

この状態の時には、すなわち、主制御回路１０７が電源回路１１３にＲＯＭメモリセルアレイ１０４にのみに電力を供給するように選択して指示するＲＯＭ選択信号を本体ロウデコーダ１０２に与えている時には、電源回路１１３のセルゲート電圧用レギュレータ１１３４の出力端子は、本体メモリセルアレイ１０１の複数の本体ロウデコーダ１０２の１つに接続される。具体的には、この時に、セルゲート電圧用レギュレータ１１３４の出力端子には、本体ロウデコーダ１０２のレギュレータ用デコーダ３０１及びブロックデコーダ３０７が容量負荷として接続される。この場合に、本体ロウデコーダ１０２のレギュレータ用デコーダ３０１及びブロックデコーダ３０７は、セルゲート電圧用レギュレータ１１３４の出力端子に接続される容量負荷手段を構成している。

また、この状態の時には、すなわち、主制御回路１０７が電源回路１１３にＲＯＭメモリセルアレイ１０４にのみに電力を供給するように選択して指示するＲＯＭ選択信号を本体ロウデコーダ１０２に与えている時には、前記データ書込読出制御部は、メモリセルアレイの複数の本体メモリセルアレイ１０１のメモリセルに対しデータの書込及び読出を行うことができない。

また、トランジスタ３０７５、３０７９がＯＦＦ状態である時には、負電用デコーダ３０２の出力信号がＨｉｇｈレベルである時、消去負電圧用昇圧回路１１３３の消去負電圧がトランジスタ３０７５、３０７９により導通されないため、トランジスタ３０７４及びトランジスタ３０７５とのノードとトランジスタ３０７７及びトランジスタ３０７８とのノードの出力信号がＬｏｗレベルとなってロウデコーダ３０８が動作しない。すなわち、ロウデコーダ３０８は、ブロックデコーダ３０７からの電力を受けない。この状態の時には、すなわち、主制御回路１０７が電源回路１１３にＲＯＭメモリセルアレイ１０４にのみに電力を供給するように選択して指示するＲＯＭ選択信号を本体ロウデコーダ１０２に与えている時には、前記データ書込読出制御部は、メモリセルアレイの複数の本体メモリセルアレ１０１のメモリセルに対しデータの消去を行うことができない。

ロウデコーダユニット３０８は、３つのトランジスタ３０８１，３０８２、３０８３を具備している。トランジスタ３０８１，３０８２は、トランジスタ３０７４及びトランジスタ３０７５とのノードと、トランジスタ３０７７及びトランジスタ３０７８とのノードと、の間に直列に接続されている。トランジスタ３０８３は、トランジスタ３０７７及びトランジスタ３０７８とのノードと、トランジスタ３０８１及びトランジスタ３０８２とのノードと、の間に接続されている。トランジスタ３０８１、３０８２、３０８３のゲート電極には、主制御回路１０７により制御信号が与えられる。トランジスタ３０８１とトランジスタ３０８２とのノードには、ワード線ＷＬｎが接続されている。

本発明の実施の形態１によれば、電源回路１１３がＲＯＭメモリセルアレイ１０４に電力を供給する時にＲＯＭメモリセルアレイ１０４より容量が大きい本体メモリセルアレイ１０１の複数のデコーダの１つに電源回路１１３の出力端子を接続して当該デコーダの容量を電源回路１１３の安定化容量として用いるため、半導体記憶装置を搭載するチップの面積を低減することができる。

（実施の形態２）
次に、本発明の実施の形態２について、図面を参照して詳細に説明する。図４は、本発明の実施の形態２に係る半導体記憶装置２００の電源回路、ロウデコーダ及びメモリセルアレイの一部の概略構成を示すブロック図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号を付してその説明を省略する。

図４に示すように、本発明の実施の形態２に係る半導体記憶装置４００は、本発明の実施の形態１に係る半導体記憶装置１００において、デコーダ選択部４０１及び選択デコーダ数入力部４０２を具備している。

デコーダ選択部４０１は、主制御回路１０７、選択デコーダ数入力部４０２及び複数の本体ロウデコーダ１０２に接続されている。選択デコーダ数入力部４０２は、選択するデコーダ数を予め入力して選択デコーダ数入力値をデコーダ選択部４０１に与えるためのものである。

デコーダ選択部４０１は、選択デコーダ数入力部４０２から選択デコーダ数入力値を受け、また、主制御回路１０７からＲＯＭ選択信号を受ける。デコーダ選択部４０１は、ＲＯＭ選択信号を受けた時に選択デコーダ数入力値の選択デコーダ数と同じ数のＲＯＭ選択信号を生成して選択デコーダ数の本体ロウデコーダ１０２の各々に与える。

これ以外の本発明の実施の形態２に係る半導体記憶装置２００の構成及び動作は、本発明の実施の形態１に係る半導体記憶装置１００と同じである。

本発明の実施の形態１、２においては、電源回路１１３がＲＯＭメモリセルアレイ１０４に電力を供給する時に電源回路１１３の出力端子を接続するデコーダは、前記カラムデコーダであってもよく、また、前記ロウデコーダ及び前記カラムデコーダの両方で合ってもよい。

また、本発明は、前述の実施の形態１、２に限定されるものでなく、電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されている第１及び第２のメモリセルアレイを具備し、前記第１及び第２のメモリセルアレイに対しデータの書込、読出及び消去を行なうための複数のデコーダを有するデータ書込読出制御部と、前記データ書込読出制御部に電力を供給する電源回路と、を具備し、前記第２のメモリセルアレイは前記第１のメモリセルアレイより小さい容量を有するメモリセルアレイ又はメモリセルである半導体記憶装置において、前記電源回路が前記第２のメモリセルアレイに電力を供給する時に前記第１のメモリセルアレイの複数の前記デコーダの１又は複数のものに前記電源回路の出力端子を接続するように構成されればよい。

本発明の実施の形態１に係る半導体記憶装の構成を示すブロック図である。 本発明の実施の形態１に係る半導体記憶装置の電源回路、ロウデコーダ及びメモリセルアレイの一部の概略構成を示すブロック図である。 本発明の実施の形態１に係る半導体記憶装置のロウデコーダの一部の構成を示すブロック図である。 本発明の実施の形態２に係る半導体記憶装置の電源回路、ロウデコーダ及びメモリセルアレイの一部の概略構成を示すブロック図である。

符号の説明

１００、４００ 導体記憶装置
１０１ 本体メモリセルアレイ
１０２ 本体ロウデコーダ
１０３ 本体カラムデコーダ
１０４ ＲＯＭメモリセルアレイ
１０５ ＲＯＭロウデコーダ
１０６ ＲＯＭカラムデコーダ
１０７ 主制御回路
１０８ ブロック制御回路
１０９ データラッチ
１１０ 入出力バッファ
１１１ アドレスラッチ
１１２ アドレスバッファ
１１３ 電源回路
１１３１ 基準電圧供給回路
１１３２ 書込消去正電圧用昇圧回路
１１３３ 消去負電圧用昇圧回路
１１３４ セルゲート電圧用レギュレータ
１１３５ 読出電圧用昇圧回路
３０１ レギュレータ用デコーダ
３０２ 負電用デコーダ
３０３ 制御トランジスタ
３０４ インバータ回路
３０５、３０６ アンドゲート回路
３０７ ブロックデコーダ
３０８ ロウデコーダユニット
４０１ デコーダ選択部
４０２ 選択デコーダ数入力部

Claims (5)

1. 電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されている第１及び第２のメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するための複数のデコーダを有するデータ書込読出制御部と、前記データ書込読出制御部に電力を供給する電源回路と、を具備し、前記第１のメモリセルアレイは前記第２のメモリセルアレイより大きい容量を有する半導体記憶装置において、
   前記電源回路が前記第２のメモリセルアレイに電力を供給する時に前記第１のメモリセルアレイの複数の前記デコーダの１つに前記電源回路の出力端子を接続する容量負荷手段を具備することを特徴とする半導体記憶装置。
2. 前記第１のメモリセルアレイは本体メモリセルアレイであり、かつ、前記第２のメモリセルアレイは、ＲＯＭメモリセルアレイ又はメモリセルであることを特徴とする請求項１に記載の半導体記憶装置。
3. 電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されている第１及び第２のメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するための複数のデコーダを有するデータ書込読出制御部と、前記データ書込読出制御部に電力を供給する電源回路と、を具備し、前記第１のメモリセルアレイは前記第２のメモリセルアレイより大きい容量を有する半導体記憶装置において、
   前記電源回路が前記第２のメモリセルアレイに電力を供給する時に前記第１のメモリセルアレイの複数の前記デコーダを選択するデコーダ選択手段と、
   前記デコーダ選択手段により選択された前記複数のデコーダに前記電源回路の出力端子を接続する容量負荷手段と、を具備することを特徴とする半導体記憶装置。
4. 前記第１のメモリセルアレイは本体メモリセルアレイであり、かつ、前記第２のメモリセルアレイは、ＲＯＭメモリセルアレイ又はメモリセルであることを特徴とする請求項３に記載の半導体記憶装置。
5. 電気的に書き換え可能な複数のメモリセルがマトリクス状に配置されている第１及び第２のメモリセルアレイと、前記複数のメモリセルに接続されている複数のワード線及び複数のビット線と、前記複数のメモリセルに対しデータの書込、読出及び消去を行う時に前記複数のワード線及び前記複数のビット線を選択して電圧を印加するための複数のデコーダを有するデータ書込読出制御部と、前記データ書込読出制御部に電力を供給する電源回路と、を具備し、前記第１のメモリセルアレイは前記第２のメモリセルアレイより大きい容量を有する半導体記憶装置における電力供給方法おいて、
   前記電源回路が前記第２のメモリセルアレイに電力を供給する時に前記第１のメモリセルアレイの複数の前記デコーダの１つに前記電源回路の出力端子を接続する容量負荷ステップを具備することを特徴とする半導体記憶装置における電力供給方法。

Images