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JP2008199018A - 不揮発性メモリ素子及びその製造方法 - Google Patents

不揮発性メモリ素子及びその製造方法 Download PDF

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JP2008199018A JP2008028045A JP2008028045A JP2008199018A JP 2008199018 A JP2008199018 A JP 2008199018A JP 2008028045 A JP2008028045 A JP 2008028045A JP 2008028045 A JP2008028045 A JP 2008028045A JP 2008199018 A JP2008199018 A JP 2008199018A
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Abstract

【課題】チャンネル長を効果的に延ばしつつも高集積化の可能な不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子において、半導体基板１０５は、素子分離膜１１０により限定された活性領域１１２を備える。活性領域１１２は、少なくとも一つの突出部１１５を備える。１対の制御ゲート電極１５５ａは、少なくとも一つの突出部１１５の両側面を覆って互いに離隔される。そして、１対の電荷保存層１３５ａは、少なくとも一つの突出部１１５の両側面及び制御ゲート電極１５５ａの間に介在される。
【選択図】図１

Description

本発明は半導体素子に係り、特に電荷保存層を利用してデータを保存する不揮発性メモリ素子及びその製造方法に関する。
不揮発性メモリ素子、例えば、フラッシュメモリ素子の集積度が増大するにつれてチャンネル長が縮小している。このようなチャンネル長の縮小は、いわゆる、短チャンネル効果を誘発する。例えば、パンチスルーによってフラッシュメモリ素子のオフ電流が大きく増大し、しきい電圧が大きく減少する。
このような短チャンネル効果を抑制するために、ボディの不純物濃度を増大させて使用できる。しかし、これは接合漏れ電流を増大させ、その結果、チャンネルブースティングを妨害しうる。したがって、フラッシュメモリ素子のプログラム効率が大きく低下する。
さらに、フラッシュメモリ素子のデータ容量を増やすためにマルチレベルセル（ＭＬＣ）動作方式を適用する場合に、このような短チャンネル問題はさらに深刻になる。チャンネル長が縮小するにつれて電荷保存層の面積も縮小し、したがって、一つのセルに保存できる電荷の数が大きく減少する。したがって、一つのセルに保存された電荷の数を制御し難くなり、その結果、ＭＬＣ動作方式を制御し難くなる。
本発明が解決しようとする技術的課題は、チャンネル長を効果的に延ばしつつも高集積化の可能な不揮発性メモリ素子を提供するところにある。
本発明が解決しようとする他の技術的課題は、前記不揮発性メモリ素子の経済的な製造方法を提供するところにある。
前記技術的課題を達成するための本発明の一形態による不揮発性メモリ素子が提供される。半導体基板は、素子分離膜により限定された活性領域を備える。前記活性領域は、少なくとも一つの突出部を備える。１対の制御ゲート電極は、前記少なくとも一つの突出部の両側面を覆って互いに離隔される。そして、１対の電荷保存層は前記少なくとも一つの突出部の両側面及び前記制御ゲート電極間に介在される。
前記不揮発性メモリ素子において、前記１対の制御ゲート電極は、前記少なくとも一つの突出部の上面で互いに離隔し、前記少なくとも一つの突出部上に延びる。
前記不揮発性メモリ素子は、前記少なくとも一つの突出部の上面及び前記少なくとも一つの突出部両側の前記活性領域に限定されたソース領域及びドレイン領域をさらに備えることができる。
前記不揮発性メモリ素子において、前記少なくとも一つの突出部は、水平に配列された複数の突出部を備えることができる。さらに、複数の制御ゲート電極は、前記複数の突出部の両側面をそれぞれ覆って互いに離隔され、複数の電荷保存層は、前記複数の突出部の両側面及び前記複数の制御ゲート電極間にそれぞれ介在されうる。
前記他の技術的課題を達成するための一形態による不揮発性メモリ素子の製造方法が提供される。素子分離膜により限定された活性領域に少なくとも一つの突出部を形成する。前記少なくとも一つの突出部の両側面をそれぞれ覆う１対の電荷保存層を形成する。そして、前記少なくとも一つの突出部の両側面を覆って、互いに離隔した１対の制御ゲート電極を前記１対の電荷保存層上に形成する。
前記不揮発性メモリ素子の製造方法は、前記少なくとも一つの突出部の上面及び前記少なくとも一つの突出部両側の前記活性領域にソース領域及びドレイン領域を限定する工程をさらに含むことができる。前記ソース領域及び前記ドレイン領域は、前記１対の制御ゲート電極から露出された、前記少なくとも一つの突出部の上面及び前記活性領域に不純物イオンを注入して形成できる。
本発明による不揮発性メモリ素子によれば、突出部に沿ってチャンネル領域が長く形成され、したがって、短チャンネル効果が抑制されつつも高集積化できる。これにより、接合漏れ電流及びオフ電流を低めることができ、チャンネルブースティング電圧が効率的に印加されうる。したがって、不揮発性メモリ素子の動作信頼性が高くなる。
また、本発明による不揮発性メモリ素子によれば、電荷保存層の面積を大きくできて、したがって電荷保存層に保存された電荷の数を増やすことができる。したがって、本発明による不揮発性メモリ素子はＭＬＣ動作に有効であり、したがって、マルチビットで動作できる。
以下、添付した図面を参照して本発明による望ましい実施形態を説明することによって、本発明を詳細に説明する。しかし、本発明は以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現され、ただし、本実施形態は本発明の開示を完全にし、当業者に本発明の範ちゅうを完全に知らせるために提供されるものである。図面で構成要素は説明の便宜のためにその大きさが誇張されていることがある。
本発明の実施形態による不揮発性メモリ素子は、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ−Ｏｎｌｙ Ｍｅｍｏｒｙ）素子またはフラッシュメモリ素子を含むことができるが、本発明の範囲はこのような名称に制限されない。
図１は、本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。
図１を参照すれば、半導体基板１０５は、素子分離膜１１０により限定された活性領域１１２を備える。例えば、半導体基板１０５は、バルク半導体ウェーハ、例えば、シリコン、ゲルマニウム、またはシリコン−ゲルマニウムのウェーハを備えることができる。他の例として、半導体基板１０５は、バルク半導体ウェーハ上に半導体エピタキシャル層をさらに備えることもある。
素子分離膜１１０は、半導体基板１０５の表面から所定深さまで延びる。例えば、素子分離膜１１０は、適切な絶縁層、例えば、酸化膜または窒化膜を備えることができる。活性領域１１２は、素子分離膜１１０によって限定され、したがって、素子分離膜１１０の形態によって一つに提供されるか、または複数に分離されることもある。複数に分離された活性領域１１２は、それぞれビットラインの一部として利用されうる。
活性領域１１２は、半導体基板１０５から上向きに配された一つまたはそれ以上の突出部１１５を備えることができる。例えば、突出部１１５は、活性領域１１２に沿って一列に配列されうる。活性領域１１２が複数のラインに限定される場合、相異なるラインの突出部１１５は、素子分離膜１１０によって離隔されうる。したがって、突出部１１５は、マトリックスアレイに配列されうる。しかし、突出部１１５の数は適切に選択され、したがって、本発明の範囲を制限しない。
複数の制御ゲート電極１５５ａは、突出部１１５の両側面をそれぞれ覆うように配されうる。例えば、一つの突出部１１５の両側面には１対の制御ゲート電極１５５ａがそれぞれ配されうる。制御ゲート電極１５５ａは、互いに離隔して配されうる。例えば、制御ゲート電極１５５ａは、突出部１１５の上面及び突出部１１５両側の活性領域１１２上で互いに離隔されうる。
これにより、制御ゲート電極１５５ａは、突出部１１５の両側壁にスペーサ形態に配されうる。例えば、制御ゲート電極１５５ａは、突出部１１５の両側壁にＬ字状に配されうる。制御ゲート電極１５５ａは、突出部１１５の両側面から突出部１１５上にさらに延びうる。また、制御ゲート電極１５５ａは、素子分離膜１１０を横切ってさらに延びるようにラインタイプに配されうる。
このような制御ゲート電極１５５ａの配置は、不揮発性メモリ素子の集積度向上に大きく寄与できる。なぜなら、制御ゲート電極１５５ａが突出部１１５の両側面に沿って３次元形態に配されるために、平面上の面積を大きく縮小させることができるためである。この実施形態の不揮発性メモリ素子は、通例的な平面構造に比べてほぼ２倍大きい集積度を持つことができる。
例えば、制御ゲート電極１５５ａは、第１導電層１４５ａ及び第２導電層１５０ａを備えることができる。例えば、第１導電層１４５ａは金属窒化層を備え、第２導電層１５０ａはポリシリコン層または金属層を備えることができる。
突出部１１５の両側面及び制御ゲート電極１５５ａ間には、複数の電荷保存層１３５ａがそれぞれ介在されうる。例えば、一つの突出部１１５の両側面を覆うように、１対の電荷保存層１３５ａが配されうる。電荷保存層１３５ａは、ポリシリコン、シリコン窒化膜、量子ドットまたはナノクリスタルを備えることができる。量子ドットまたはナノクリスタルは、金属または半導体物質の微細結晶を含むことができる。
突出部１１５の両側面及び電荷保存層１３５ａの間には、複数のトンネリング絶縁層１３０ａがそれぞれさらに介在されうる。トンネリング絶縁層１３０ａは、電荷のトンネリングを許すように適切な厚さを持つことができる。電荷保存層１３５ａ及び制御ゲート電極１５５ａの間には複数のブロッキング絶縁層１４０ａがそれぞれさらに介在されうる。ブロッキング絶縁層１４０ａは、電荷の逆トンネリングを防止するように適切な厚さを持つことができる。
例えば、トンネリング絶縁層１３０ａ及びブロッキング絶縁層１４０ａは、酸化膜、窒化膜、または高誘電率膜を備えることができる。高誘電率膜は、酸化膜及び窒化膜より誘電定数がさらに大きい絶縁層に限定されうる。
制御ゲート電極１５５ａ上には、複数のワードライン電極１６０ａがさらに配されうる。しかし、制御ゲート電極１５５ａとワードライン電極１６０ａとはセル領域内ではほぼ類似した配置を持つために、互いに区分されないこともある。したがって、制御ゲート電極１５５ａ及びワードライン電極１６０ａを混用して呼ぶこともできる。層間絶縁層１８０は、制御ゲート電極１５５ａ及び／またはワードライン電極１６０ａの間を埋め込むように、半導体基板１０５上にさらに配されうる。
ソース領域１７５は突出部１１５の上面に限定され、ドレイン領域１７０は突出部１１５両側の活性領域１１２に所定深さに限定されうる。例えば、ソース領域１７５は、制御ゲート電極１５５ａ間の突出部１１５の上面に限定され、ドレイン領域１７０は、制御ゲート電極１５５ａ間の活性領域１１２に限定される。
しかし、ソース領域１７５及びドレイン領域１７０の一部分は制御ゲート電極１５５ａの下にさらに延びることもある。したがって、この実施形態で、ソース領域１７５及びドレイン領域１７０が制御ゲート電極１５５ａの間に限定されるといっても、その全体領域が制御ゲート電極１５５ａの間に完全に限定されるという意味ではない。さらに、ソース領域１７５及びドレイン領域１７０は互いに入れ替わって呼ばれてもよく、またはいずれか一つのみに呼ばれてもよい。
チャンネル領域１７８は、ソース領域１７５とドレイン領域１７０との間に活性領域１１２の表面付近に沿って限定されうる。したがって、チャンネル領域１７８の相当部分は突出部１１５の側面に沿って延びる。特に、突出部１１５の高さを高くすることで、チャンネル領域１７８の長さはさらに長くなる。したがって、チャンネル領域１７８を半導体基板１０５に垂直して長く配することによって、短チャンネル効果を抑制しつつも不揮発性メモリ素子の集積度を高めることができる。
また、短チャンネル効果が抑制されるにつれて、接合漏れ電流を減少させるために活性領域１１２の不純物濃度を高める必要がない。したがって、チャンネルブースティング電圧が効果的に印加されうる。したがって、この実施形態による不揮発性メモリ素子は、高いプログラム動作効率を持つことができる。
さらに、チャンネル領域１７８の長さが長くなるにつれて、電荷保存層１３５ａの面積も広くなる。したがって、電荷保存層１３５ａに保存される電荷の数が従来より増加しうる。したがって、この実施形態の不揮発性メモリ素子は、ＭＬＣ動作を利用したマルチビット動作に有効である。
この実施形態で、不揮発性メモリ素子はＮＡＮＤタイプで構成される。この場合、一つのＮＡＮＤストリングは、一列に配列された突出部１１５を備える活性領域１１２で構成されうる。したがって、ビットラインの電流は、ドレイン領域１７０、チャンネル領域１７８及びソース領域１７５を通じて流れうる。複数のストリングは素子分離膜１１０によって分離されうる。
しかし、本発明の他の実施形態で、ソース領域１７５及びドレイン領域１７０が省略されることもある。この場合、制御ゲート電極１５５ａによるフリンジング電界（ｆｒｉｎｇｉｎｇ ｆｉｅｌｄ）によってチャンネル領域１７８が互いに連結されうる。
本発明のさらに他の実施形態で、不揮発性メモリ素子は、ＮＯＲタイプで構成されるように変形されることもできる。
図２は、本発明の一実施形態による不揮発性メモリ素子の電圧−電流特性を示すグラフである。
図１及び図２を共に参照すれば、制御ゲート電極１５５ａのうち一つに電圧ＶＧを印加し、残りにパス電圧、例えば、約６Ｖを印加した。ビットライン、すなわち、ソース領域１７５とドレイン領域１７０との間には高い動作電圧、例えば、約１．５Ｖを印加して電流ＩＤＳを測定した。このような高い動作電圧は、通例的な低い動作電圧、例えば約０.７Ｖと比較できる。
電圧ＶＧが０である場合、すなわち、オフ状態の電流ＩＤＳは、高い動作電圧１．５Ｖにもかかわらず約２×１０−１１Ａと非常に小さいということが分かる。したがって、ソース領域１７５とドレイン領域１７０との間に高い動作電圧、１．５Ｖが印加されるにもかかわらず、パンチスルーが発生しないということが分かる。また、チャンネル領域１７８は、パス電圧が印加された隣接した制御ゲート電極１５５ａにより影響されないということが分かる。
このような低いオフ状態の電流ＩＤＳは、チャンネル領域１７８が長いためであると解釈される。また、ビットラインに高い動作電圧、１．５Ｖを印加できるために、オン状態の電流ＩＤＳ値が約２〜３×１０−６Ａと非常に高いということが分かる。
図３ないし図８は、本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
図３を参照すれば、半導体基板１０５に素子分離膜１１０を形成して、活性領域１１２を限定する。例えば、半導体基板１０５にトレンチ（図示せず）を形成し、このトレンチを絶縁層で埋め込んで素子分離膜１１０を形成できる。素子分離膜１１０は、活性領域１１２の表面に合せてさらに平坦化されうる。例えば、平坦化は、エッチバックまたは化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を利用して行える。
次いで、活性領域１１２及び素子分離膜１１０を横切るようにトレンチ１２０を形成する。これにより、活性領域１１２内には、半導体基板１０５上に延びた突出部１１５が限定されうる。
この実施形態の変形された例で、トレンチ１２０を先ず形成してから素子分離膜１１０を形成することもできる。
図４を参照すれば、突出部１１５を覆うように半導体基板１０５上にトンネル絶縁層１３０、電荷保存層１３５及びブロッキング絶縁層１４０を順に形成する。例えば、トンネル絶縁層１３０は、活性領域１１２上に熱酸化法を利用して選択的に形成するか、または活性領域１１２及び素子分離膜１１０上に化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を利用して一つの層で形成できる。
電荷保存層１３５はトンネル絶縁層１３０上に形成し、ブロッキング絶縁層１４０は電荷保存層１３５上に形成できる。例えば、電荷保存層１３５及びブロッキング絶縁層１４０はＣＶＤ法を利用して形成できる。
図５を参照すれば、ブロッキング絶縁層１４０上に制御ゲート電極層１５５を形成する。選択的に、制御ゲート電極層１５５上にワードライン電極層１６０をさらに形成できる。
例えば、制御ゲート電極層１５５は、第１導電層１４５及び第２導電層１５０を備えることができる。第１導電層１４５は、第２導電層１５０に比べて所定のエッチング選択比を持つことが望ましい。例えば、第１導電層１４５は金属窒化膜を備え、第２導電層１５０は、ポリシリコン、または金属を含むことができる。ワードライン電極層１６０は、金属または金属シリサイドを含むことができる。
図６を参照すれば、トレンチ１６５を形成して、複数のワードライン電極１６０ａ、複数の制御ゲート電極１５５ａ、複数のブロッキング絶縁層１４０ａ、複数の電荷保存層１３５ａ及び複数のトンネリング絶縁層１３０ａをそれぞれ互いに分離させて形成する。制御ゲート電極１５５ａは、複数に分離された第１導電層１４５ａ及び第２導電層１５０ａを備えることができる。
例えば、トレンチ１６５は、突出部１１５の上面の一部分及び突出部１１５の両側の活性領域１１２の一部分を露出させるように、ワードライン電極層１６０、制御ゲート電極層１５５、ブロッキング絶縁層１４０、電荷保存層１３５、及びトンネリング絶縁層１３０をエッチングして分離することによって形成できる。トレンチ１６５を形成する時、第１導電層１４５ａはエッチング停止膜として機能できる。この場合、トレンチ１６５は第１導電層１４５ａによって自己整列されうる。
図７を参照すれば、トレンチ１６５から露出された活性領域１１２に不純物イオンを注入してソース領域１７５及びドレイン領域１７０を形成する。例えば、ソース領域１７５は、突出部１１５の上面の一部分に限定され、ドレイン領域１７０は、突出部１１５の両側の活性領域１１２の一部分に限定されうる。例えば、半導体基板１０５が第１導電型の不純物でドーピングされた場合、ソース領域１７５及びドレイン領域１７０はその逆の第２導電型の不純物でドーピングされうる。第１導電型及び第２導電型は、ｎ型及びｐ型でそれぞれ選択されたいずれか一つでありうる。
ソース領域１７５及びドレイン領域１７０に注入された不純物は、以後に熱処理によって活性化されて広がりうる。したがって、ソース領域１７５及びドレイン領域１７０は、制御ゲート電極１５５ａ下の活性領域１１２にさらに延びうる。
チャンネル領域１７８は、ソース領域１７５とドレイン領域１７０との間の活性領域１１２の表面に限定されうる。
しかし、この実施形態の変形された例で、ソース領域１７５及びドレイン領域１７０が省略され、チャンネル領域１７８がさらに延びて互いに連結されることもある。
図８を参照すれば、制御ゲート電極１５５ａ及び／またはワードライン電極１６０ａの間を埋め込むように、半導体基板１０５上に層間絶縁層１８０を形成できる。例えば、層間絶縁層１８０はＣＶＤ法を利用して形成でき、さらに平坦化されうる。
次いで、当業者に公知の方法によって不揮発性メモリ素子を完成できる。
発明の特定実施形態についての以上の説明は、例示及び説明を目的に提供された。本発明は前記実施形態に限定されず、当業者によって前記実施形態を組み合わせて実施するなど色々な多くの修正及び変更が可能であるということは明らかである。
本発明は、メモリ素子関連の技術分野に好適に用いられる。
本発明の一実施形態による不揮発性メモリ素子を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の電圧−電流特性を示すグラフである。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。 本発明の一実施形態による不揮発性メモリ素子の製造方法を示す斜視図である。
符号の説明
１０５ 半導体基板
１１０ 素子分離膜
１１２ 活性領域
１１５ 突出部
１３０ａ トンネル絶縁層
１３５ａ 電荷保存層
１４０ａ ブロッキング絶縁層
１４５ａ 第１導電層
１５０ａ 第２導電層
１５５ａ 制御ゲート電極
１６０ａ ワードライン電極
１７０ ドレイン領域
１７５ ソース領域
１７８ チャンネル領域
１８０ 層間絶縁層

Claims (26)

  1. 素子分離膜により限定された活性領域を備え、前記活性領域は少なくとも一つの突出部を備える半導体基板と、
    前記少なくとも一つの突出部の両側面をそれぞれ覆って互いに離隔した１対の制御ゲート電極と、
    前記少なくとも一つの突出部の両側面及び前記制御ゲート電極間に介在された１対の電荷保存層と、を備えることを特徴とする不揮発性メモリ素子。
  2. 前記１対の制御ゲート電極は、前記少なくとも一つの突出部の上面で互いに離隔したことを特徴とする請求項１に記載の不揮発性メモリ素子。
  3. 前記１対の制御ゲート電極は、前記少なくとも一つの突出部の両側面で前記少なくとも一つの突出部上に延びたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  4. 前記少なくとも一つの突出部の上面及び前記少なくとも一つの突出部両側の前記活性領域に限定されたソース領域及びドレイン領域をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  5. 前記ソース領域は、前記１対の制御ゲート電極から露出された前記少なくとも一つの突出部の上面に限定され、前記ドレイン領域は、前記１対の制御ゲート電極から露出された前記活性領域に限定されたことを特徴とする請求項４に記載の不揮発性メモリ素子。
  6. 前記少なくとも一つの突出部の両側面及び前記１対の電荷保存層間に介在された１対のトンネリング絶縁層と、
    前記１対の電荷保存層及び前記１対の制御ゲート電極間に介在された１対のブロッキング絶縁層と、をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  7. 前記１対の制御ゲート電極は、前記素子分離膜を横切って延びたことを特徴とする請求項１に記載の不揮発性メモリ素子。
  8. 前記１対の制御ゲート電極間を埋め込むように、前記半導体基板上に形成された層間絶縁層をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  9. 前記少なくとも一つの突出部は、水平に配列された複数の突出部をさらに備えることを特徴とする請求項１に記載の不揮発性メモリ素子。
  10. 前記複数の突出部の両側面を覆って互いに離隔した複数の制御ゲート電極と、
    前記複数の突出部の両側面及び前記複数の制御ゲート電極間に介在された複数の電荷保存層と、をさらに備えることを特徴とする請求項９に記載の不揮発性メモリ素子。
  11. 前記複数の制御ゲート電極は、前記複数の突出部の上面及び前記複数の突出部両側の前記活性領域上で、互いに離隔したことを特徴とする請求項１０に記載の不揮発性メモリ素子。
  12. 前記複数の制御ゲート電極間の前記複数の突出部の上面及び前記複数の突出部両側の前記活性領域に限定されたソース領域及びドレイン領域をさらに備えることを特徴とする請求項１１に記載の不揮発性メモリ素子。
  13. 前記複数の突出部の両側面及び前記複数の電荷保存層間に介在された複数のトンネリング絶縁層と、
    前記複数の電荷保存層及び前記複数の制御ゲート電極間に介在された複数のブロッキング絶縁層と、をさらに備えることを特徴とする請求項１０に記載の不揮発性メモリ素子。
  14. 前記複数の制御ゲート電極は、前記素子分離膜を横切って延びたことを特徴とする請求項１０に記載の不揮発性メモリ素子。
  15. 前記複数の制御ゲート電極上に、前記素子分離膜を横切って延びるように配された複数のワードライン電極をさらに備えることを特徴とする請求項１０に記載の不揮発性メモリ素子。
  16. 素子分離膜により限定された活性領域に少なくとも一つの突出部を形成する工程と、
    前記少なくとも一つの突出部の両側面をそれぞれ覆う１対の電荷保存層を形成する工程と、
    前記少なくとも一つの突出部の両側面をそれぞれ覆って、互いに離隔した１対の制御ゲート電極を前記１対の電荷保存層上に形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
  17. 前記１対の制御ゲート電極は、前記少なくとも一つの突出部の上面及び前記少なくとも一つの突出部両側の前記活性領域上で、互いに離隔したことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  18. 前記少なくとも一つの突出部を形成する工程は、前記活性領域に前記素子分離膜を横切る複数のトレンチを形成することを含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  19. 前記１対の電荷保存層を形成する工程及び前記１対の制御ゲート電極を形成する工程は、
    前記活性領域上に前記少なくとも一つの突出部を覆うように電荷保存層を形成する工程と、
    前記電荷保存層上に制御ゲート電極層を形成する工程と、
    前記電荷保存層及び前記制御ゲート電極層を前記少なくとも一つの突出部上の及び前記活性領域上で一対に分離する工程と、を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  20. 前記少なくとも一つの突出部の上面及び前記少なくとも一つの突出部両側の前記活性領域にソース領域及びドレイン領域を限定する工程をさらに含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  21. 前記ソース領域及び前記ドレイン領域は、前記１対の制御ゲート電極から露出された、前記少なくとも一つの突出部の上面及び前記活性領域に不純物イオンを注入して形成することを特徴とする請求項２０に記載の不揮発性メモリ素子の製造方法。
  22. 前記少なくとも一つの突出部の両側面及び前記１対の電荷保存層間に１対のトンネリング絶縁層をそれぞれ形成する工程と、
    前記１対の電荷保存層及び前記１対の制御ゲート電極間に、１対のブロッキング絶縁層をそれぞれ形成する工程と、をさらに含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  23. 前記１対の制御ゲート電極は、前記素子分離膜を横切って延びることを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  24. 前記１対の制御ゲート電極上に前記素子分離膜を横切って延びるように、複数のワードライン電極をそれぞれ形成する工程をさらに含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  25. 前記１対の制御ゲート電極間を埋め込むように、前記半導体基板上に層間絶縁層を形成する工程をさらに含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  26. 前記少なくとも一つの突出部は、水平に配列された複数の突出部を備えることを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
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US7148538B2 (en) * 2003-12-17 2006-12-12 Micron Technology, Inc. Vertical NAND flash memory array

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