JP2008198885A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】強誘電体キャパシタの水素や水分による劣化を抑制するＦｅＲＡＭを提供する。
【解決手段】ＦｅＲＡＭの強誘電体キャパシタ４をＡｌＯ膜１１で覆うことにより、水素や水分が強誘電体キャパシタ４に到達するのをブロックする。さらに、強誘電体キャパシタ４の周辺に、ＦｅＲＡＭの電気伝導には寄与しないダミープラグ４０を設けることにより、ダミープラグ４０を設けなかった場合に比べて第２層間絶縁膜１２の体積を減らし、第２層間絶縁膜１２に含まれる水分に起因した強誘電体キャパシタ４の劣化を抑える。
【選択図】図７

Description

本発明は半導体装置およびその製造方法に関し、特に強誘電体キャパシタを備える半導体装置およびその製造方法に関する。

強誘電体メモリ（Ferro-electric Random Access Memory，ＦｅＲＡＭ）は、強誘電体膜を用いて構成された強誘電体キャパシタを備える不揮発性メモリである。ＦｅＲＡＭは、高速動作が可能である、低消費電力である、書き込み／読み出しの耐久性に優れる、といった特徴を有している。ＦｅＲＡＭの強誘電体キャパシタに用いられる強誘電体膜としては、チタン酸ジルコン酸鉛（ＰｂＺｒ_1-xＴｉ_xＯ₃，ＰＺＴ）等が挙げられる。

ところで、そのようなＰＺＴ等の強誘電体膜は、外部から侵入する水素や水分、あるいはＦｅＲＡＭの形成過程で生じる水素や水分によって劣化しやすいという性質を有している。そのため、通常のＦｅＲＡＭでは、その強誘電体キャパシタ部分を酸化アルミニウム（ＡｌＯ）膜等で覆い、水素や水分の強誘電体キャパシタへの到達をブロックする構造が採用されている（例えば、特許文献１参照。）。
特開２００５−２６８６１７号公報

しかし、ＦｅＲＡＭにおいて、例えば強誘電体キャパシタを含む層に用いられている層間絶縁膜に水分が比較的多く含まれていると、たとえ強誘電体キャパシタをＡｌＯ膜等で覆っていたとしても、層間絶縁膜中の水分が強誘電体キャパシタの強誘電体膜を劣化させてしまう場合があるという問題があった。層間絶縁膜を、水分の含有量が比較的少なくなるような条件で形成する方法も検討されている。しかし、それでもメモリセルアレイの端部等のように強誘電体キャパシタ付近に広い層間絶縁膜領域が存在する場合には、層間絶縁膜中の水分によって強誘電体キャパシタの強誘電体膜が劣化してしまい、そのような形成方法を採用するのみでは充分でないのが現状である。

また、ＦｅＲＡＭの強誘電体キャパシタを含む層の上には、通常、回路を構成する電気伝導用の配線が形成された配線層が設けられる。しかし、配線層内の配線の密度、特に強誘電体キャパシタの近傍に形成される配線の密度が小さい場合には、結果的にその配線層に占める層間絶縁膜の体積が増えることになる。そのため、たとえ層間絶縁膜を水分が少なくなるような条件で形成したとしても、やはり層間絶縁膜中の水分によって強誘電体キャパシタの強誘電体膜が劣化してしまう場合があるという問題があった。

本発明はこのような点に鑑みてなされたものであり、水素や水分による劣化が効果的に抑えられた強誘電体キャパシタを備える半導体装置およびその製造方法を提供することを目的とする。

本発明では、上記課題を解決するために、下部電極と上部電極とに強誘電体膜が挟まれた強誘電体キャパシタを備える半導体装置において、前記強誘電体キャパシタを含む層を有する、層間絶縁膜を用いた多層構造により構成され、前記多層構造内に電気伝導用のプラグおよび配線を有すると共に、前記多層構造内の前記強誘電体キャパシタの近傍にダミープラグを有することを特徴とする半導体装置が提供される。

このような半導体装置によれば、強誘電体キャパシタを備える半導体装置の多層構造内に、電気伝導用のプラグおよび配線が設けられると共に、その多層構造内の強誘電体キャパシタの近傍には、ダミープラグが設けられる。これにより、強誘電体キャパシタの近傍に存在する層間絶縁膜の体積を減らすことができるため、層間絶縁膜中の水分による強誘電体キャパシタの劣化が抑えられるようになる。

また、本発明では、上記課題を解決するために、下部電極と上部電極とに強誘電体膜が挟まれた強誘電体キャパシタを備える半導体装置の製造方法において、前記強誘電体キャパシタを含む層を有する多層構造を構成する層間絶縁膜を形成する工程と、形成された前記層間絶縁膜にダミーコンタクトホールおよびコンタクトホールを形成する工程と、形成された前記ダミーコンタクトホールおよび前記コンタクトホールを導電性材料で埋め込み、ダミープラグおよび電気伝導用のプラグを形成する工程と、を有することを特徴とする半導体装置の製造方法が提供される。

このような半導体装置の製造方法によれば、層間絶縁膜の形成後、その層間絶縁膜に、ダミープラグ形成用のダミーコンタクトホール、および電気伝導のプラグ形成用のコンタクトホールが形成され、それらを導電材料で埋め込んでダミープラグおよびプラグが形成される。層間絶縁膜にダミープラグを形成することにより、その層間絶縁膜の体積を減らすことができるため、その層間絶縁膜中の水分による強誘電体キャパシタの劣化が抑えられるようになる。

本発明では、強誘電体キャパシタを備える半導体装置の多層構造を構成する層間絶縁膜に、電気伝導用のプラグおよび配線と共に、ダミープラグを設けるようにした。これにより、層間絶縁膜の体積を減らし、その層間絶縁膜中の水分による強誘電体キャパシタの劣化を抑えることが可能になるため、強誘電体キャパシタを備える高性能・高品質の半導体装置が実現可能になる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
まず、ＦｅＲＡＭの基本構成について説明する。
図１はＦｅＲＡＭの要部断面模式図である。なお、図１には、ＦｅＲＡＭのメモリセルの要部を図示しており、ＦｅＲＡＭのロジック部はその図示を省略している。

図１に示すＦｅＲＡＭは、半導体基板、例えばシリコン（Ｓｉ）基板２を用いて形成されたＭＯＳ（Metal Oxide Semiconductor）トランジスタ３と、ＭＯＳトランジスタ３に電気的に接続された強誘電体キャパシタ４を備えている。

Ｓｉ基板２には、例えばＳＴＩ（Shallow Trench Isolation）法を用いて素子分離領域５が形成され、素子分離領域５によって画定された領域に、所定導電型のウェル６が形成されている。

ＭＯＳトランジスタ３は、ウェル６が形成されたＳｉ基板２上に、ゲート酸化膜３ａを介して、表層部がシリサイド化されたゲート電極３ｂが形成されている。ゲート電極３ｂの側壁には、サイドウォール３ｃが形成されている。また、ゲート電極３ｂの両側のＳｉ基板２内には、エクステンション領域３ｄ，３ｅ、ソース領域３ｆおよびドレイン領域３ｇが形成されている。

Ｓｉ基板２上には、ＭＯＳトランジスタ３を覆う、例えば酸化シリコン（ＳｉＯ）膜と窒化シリコン（ＳｉＮ）膜の積層膜からなるカバー膜７が形成され、このカバー膜７上には、例えばテトラエトキシシラン（ＴＥＯＳ）を用いて形成されるＳｉＯ膜（ＴＥＯＳ酸化膜）により、第１層間絶縁膜８が形成されている。ＭＯＳトランジスタ３のソース領域３ｆおよびドレイン領域３ｇには、この第１層間絶縁膜８およびカバー膜７を貫通するコンタクトホールに例えばチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜の積層膜（Ｔｉ／ＴｉＮ膜）からなるバリアメタル膜９ａを介してタングステン（Ｗ）膜９ｂが形成されたプラグ９が接続されている。

第１層間絶縁膜８上には、後述する酸素雰囲気中でのアニール時にプラグ９が酸化してしまうのを防止するための、例えば酸化窒化シリコン（ＳｉＯＮ）膜とＴＥＯＳ酸化膜の積層膜からなる酸化防止膜１０が形成されている。さらに、この酸化防止膜１０上には、ＡｌＯ膜１１を介して、例えば、白金（Ｐｔ）膜からなる下部電極４ａ、ＰＺＴ膜からなる強誘電体膜４ｂ、および酸化イリジウム（ＩｒＯ）膜からなる上部電極４ｃが順に積層されて、強誘電体キャパシタ４が構成されている。

強誘電体キャパシタ４は、表面が全体的にＡｌＯ膜１１によって覆われており、その上には、例えばＴＥＯＳ酸化膜からなる第２層間絶縁膜１２が形成されている。強誘電体キャパシタ４の下部電極４ａおよび上部電極４ｃにはそれぞれ、第２層間絶縁膜１２およびＡｌＯ膜１１を貫通するコンタクトホールに、例えばＴｉＮ膜からなるバリアメタル膜１３ａ，１４ａを介してＷ膜１３ｂ，１４ｂが形成されたプラグ１３，１４が接続されている。また、同様に、第２層間絶縁膜１２、ＡｌＯ膜１１および酸化防止膜１０を貫通するコンタクトホールに、例えばＴｉＮ膜からなるバリアメタル膜１５ａを介してＷ膜１５ｂが形成されたプラグ１５が形成されている。このプラグ１５は、下層のプラグ９に接続され、ＭＯＳトランジスタ３のソース領域３ｆおよびドレイン領域３ｇに電気的に接続されている。

プラグ１３，１４，１５が形成された第２層間絶縁膜１２上には、例えばＴｉ／ＴｉＮ膜１６ａ，１７ａ，１８ａ、アルミニウム（Ａｌ）−銅（Ｃｕ）合金膜（ＡｌＣｕ膜）１６ｂ，１７ｂ，１８ｂ、およびＴｉ／ＴｉＮ膜１６ｃ，１７ｃ，１８ｃをそれぞれ順に積層してなる第１層目の配線１６，１７，１８が形成されている。

ここで、配線１６は、強誘電体キャパシタ４の下部電極４ａに接続されたプラグ１３上に形成されている。配線１７は、強誘電体キャパシタ４の上部電極４ｃに接続されたプラグ１４上、およびＭＯＳトランジスタ３のソース領域３ｆに電気的に接続されたプラグ１５上に跨って、形成されている。配線１８は、ＭＯＳトランジスタ３のドレイン領域３ｇに電気的に接続されたプラグ１５上に形成されている。

これらの配線１６，１７，１８上には、例えばＴＥＯＳ酸化膜からなる第３層間絶縁膜１９が形成されている。ドレイン領域３ｇに電気的に接続された配線１８には、この第３層間絶縁膜１９を貫通するコンタクトホールに、例えばＴｉ／ＴｉＮ膜からなるバリアメタル膜２０ａを介してＷ膜２０ｂが形成された、プラグ２０が接続されている。

さらに、このプラグ２０上には、例えばＴｉ／ＴｉＮ膜２１ａ、ＡｌＣｕ膜２１ｂ、Ｔｉ／ＴｉＮ膜２１ｃを順に積層してなる第２層目の配線２１が形成されている。この配線２１には、例えばＴＥＯＳ酸化膜からなる第４層間絶縁膜２２を貫通するコンタクトホールに、例えばＴｉ／ＴｉＮ膜からなるバリアメタル膜２３ａを介してＷ膜２３ｂが形成された、プラグ２３が接続されている。

さらに上層には、図示を省略するが、同様にして、例えば、第３，第４，第５層目の配線を含む各配線層が順に形成されている。そして、その上に適当なカバー膜が形成され、さらに配線層に電気的に接続されるパッド、およびパッドを除く表面に例えばポリイミド膜が形成されている。

続いて、上記のような基本構成を有するＦｅＲＡＭの形成方法について説明する。
図２は強誘電体キャパシタ形成後の要部断面模式図である。
まず、Ｓｉ基板２に、例えばＳＴＩ法を用いて素子分離領域５を形成し、所定導電型の不純物をイオン注入することによりウェル６を形成する。

次いで、Ｓｉ基板２上に、熱酸化法やＣＶＤ（Chemical Vapor Deposition）法を用いて所定膜厚のＳｉＯ膜を形成し、さらに、例えばＣＶＤ法を用いてゲート電極材料であるポリシリコン膜を所定膜厚で形成する。そして、形成したポリシリコン膜およびＳｉＯ膜を所定形状に加工して、ゲート電極３ｂおよびゲート酸化膜３ａを形成する。

次いで、ゲート電極３ｂの両側のＳｉ基板２に対して所定導電型の不純物をイオン注入し、エクステンション領域３ｄ，３ｅを形成する。
次いで、ゲート電極３ｂの側壁にサイドウォール３ｃを形成した後、その両側のＳｉ基板２に対して所定導電型の不純物をイオン注入し、ソース領域３ｆおよびドレイン領域３ｇを形成する。これにより、ＭＯＳトランジスタ３が形成される。

ＭＯＳトランジスタ３の形成後は、まず全面にカバー膜７を形成する。カバー膜７は、例えば、プラズマＣＶＤ法を用いて、膜厚約２０ｎｍのＳｉＯ膜と膜厚約８０ｎｍのＳｉＮ膜とを順に堆積することによって形成する。

次いで、例えば、プラズマＣＶＤ法を用いて膜厚約１０００ｎｍのＴＥＯＳ酸化膜を堆積し、それをＣＭＰ（Chemical Mechanical Polishing）によって残膜厚が約７００ｎｍになるまで研磨する。これにより、第１層間絶縁膜８を形成する。

次いで、第１層間絶縁膜８に対してエッチングを行って、ソース領域３ｆおよびドレイン領域３ｇに達するコンタクトホールを形成する。そして、そのコンタクトホール形成後の全面に、例えば、スパッタ法を用いて膜厚約３０ｎｍのＴｉ膜と膜厚約２０ｎｍのＴｉＮ膜を順に堆積して、さらに、ＣＶＤ法を用いてＷ膜を堆積して、コンタクトホールを埋め込む。その後、第１層間絶縁膜８上の不要部分をＣＭＰにより除去し、コンタクトホールにプラグ９を形成する。

次いで、全面に、例えば、膜厚約１００ｎｍのＳｉＯＮ膜と膜厚約１３０ｎｍのＴＥＯＳ酸化膜を順に堆積して、酸化防止膜１０を形成する。
次いで、強誘電体キャパシタ４の形成に移る。強誘電体キャパシタ４を形成する際には、まず、結晶性の良好な下部電極４ａおよび強誘電体膜４ｂを形成するために、ＡｌＯ膜１１を堆積する。そして、このＡｌＯ膜１１上に、例えば、膜厚約１３０ｎｍ〜１８０ｎｍのＰｔ膜、および膜厚約１３０ｎｍ〜１８０ｎｍのＰＺＴ膜を順に堆積し、結晶化アニールを行う。そのＰＺＴ膜上にＩｒＯ膜を堆積し、結晶化アニールを行った後に、さらにＩｒＯ膜を堆積して、合計膜厚約２００ｎｍ〜３００ｎｍのＩｒＯ膜を形成する。

次いで、形成したＩｒＯ膜、ＰＺＴ膜およびＰｔ膜を、それぞれ別個のレジストパターンを用いて３段階で順にエッチングし、上部電極４ｃ、強誘電体膜４ｂおよび下部電極４ａを形成する。これにより、強誘電体キャパシタ４が形成される。

次いで、強誘電体キャパシタ４上にさらにＡｌＯ膜１１を堆積し、先に形成したＡｌＯ膜１１と共に、強誘電体キャパシタ４の全体をＡｌＯ膜１１によって覆った構造とする。これにより、前述のように、強誘電体キャパシタ４への水分や水素の到達が抑えられるようになる。

次いで、プラグ９の上部のＡｌＯ膜１１をエッチングにより除去する。これは、後にこのプラグ９に達するコンタクトホールをエッチングにより形成する際に、このＡｌＯ膜１１がエッチングストッパになってコンタクトホール形成が妨げられないようにするためである。

これまでの工程により、図２に示したような状態が得られる。
図３は第１のコンタクトホール形成工程の要部断面模式図である。
続いて、例えば、プラズマＣＶＤ法を用いて、膜厚約１５００ｎｍのＴＥＯＳ酸化膜を堆積した後、ＣＭＰにより残膜厚が約１０００ｎｍになるまで研磨する。これにより、第２層間絶縁膜１２を形成する。そして、レジストパターニングを行って第２層間絶縁膜１２およびＡｌＯ膜１１をエッチングし、強誘電体キャパシタ４の下部電極４ａおよび上部電極４ｃに達するコンタクトホール３１，３２を形成する。

コンタクトホール３１，３２の形成後は、例えば、酸素雰囲気中、約４５０℃〜５５０℃、約６０分のアニール（回復アニール）を行い、これまでのエッチングプロセス等により劣化した強誘電体キャパシタ４の特性を回復させる。

図４は第２のコンタクトホール形成工程の要部断面模式図である。
アニール後、第２層間絶縁膜１２および酸化防止膜１０をエッチングし、下層のプラグ９に達するコンタクトホール３３を形成する。

図５はコンタクトホール埋め込み工程の要部断面模式図である。
図３および図４に示したようにしてコンタクトホール３１，３２，３３を形成した後は、図５に示すように、全面に、例えば、スパッタ法を用いて膜厚約１００ｎｍのＴｉＮ膜３４を堆積し、さらに、ＣＶＤ法を用いてＷ膜３５を堆積して、図３および図４に示した工程で形成したコンタクトホール３１，３２，３３を同時に埋め込む。

その後、第２層間絶縁膜１２上の不要部分をＣＭＰで除去することにより、コンタクトホール３１，３２，３３にそれぞれ、プラグ１３，１４，１５が形成されるようになる。
図６は配線層形成工程の要部断面模式図である。

続いて、図６に示すように、形成されたプラグ１３，１４，１５上に配線１６，１７，１８を形成する。その際は、まず、プラグ１３，１４，１５を形成した第２層間絶縁膜１２上に、例えば、膜厚約４０ｎｍ〜８０ｎｍのＴｉ膜と膜厚約２０ｎｍ〜４０ｎｍのＴｉＮ膜を積層したＴｉ／ＴｉＮ膜を形成する。次いで、そのＴｉ／ＴｉＮ膜上に、例えば、膜厚約３００ｎｍ〜４００ｎｍのＡｌＣｕ膜を形成する。次いで、そのＡｌＣｕ膜上に、例えば、膜厚約３ｎｍ〜８ｎｍのＴｉ膜と膜厚約５０ｎｍ〜９０ｎｍのＴｉＮ膜を積層したＴｉ／ＴｉＮ膜を形成する。そして、そのＴｉ／ＴｉＮ膜上には、ＳｉＯＮ膜等からなる反射防止膜を形成する。その後、その反射防止膜上にレジストパターンを形成し、所定の配線パターンにエッチングすることによって、配線１６，１７，１８を形成する。なお、反射防止膜は、ここでは図示を省略している。

その後、図６に示したように、例えば、プラズマＣＶＤ法を用いて膜厚約１５００ｎｍのＴＥＯＳ酸化膜を堆積して第３層間絶縁膜１９を形成し、コンタクトホールの形成とその埋め込みを行って、プラグ２０を形成する。これにより、第１層目の配線層が形成される。

以降は同様にして、第２層目以降の配線層を順に形成していけばよい。そして、例えば、第５層目の配線層まで形成した後に、図示しないカバー膜、例えば、ＣＶＤ法を用い、膜厚約７００ｎｍ〜８００ｎｍの高密度プラズマ（ＨＤＰ）アンドープ酸化シリコン（ＵＳＧ）膜からなる第１のカバー膜と、膜厚約４００ｎｍ〜６００ｎｍのＳｉＮ膜からなる第２のカバー膜を順に堆積した後、パッド引き出し用のコンタクトホールを形成し、ポリイミドを形成してパターニングすることによって、ＦｅＲＡＭの基本構成を完成させる。

なお、図示しないＦｅＲＡＭのロジック部は、上記のメモリ部と並行して形成される。上記の配線１６，１７，１８等は、ロジック部で用いる配線と同構造となっており、配線の加工や信頼性の面で問題が生じることはない。

以下、このような基本構成を有するＦｅＲＡＭに、水分や水素による強誘電体キャパシタ４の劣化を抑えるための構成を適用した例について、説明する。
まず、第１の実施の形態について説明する。

図７は第１の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図、図８は第１の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタを含む層の要部平面模式図である。

なお、説明の便宜上、この図７および図８では、強誘電体キャパシタ４の上部電極４ｃに電気的に接続された配線１７を、その強誘電体キャパシタ４の下部電極４ａが延在する方向と直交する方向に延在させた構造を図示している。

第１の実施の形態のＦｅＲＡＭでは、メモリセルアレイ端部の第２層間絶縁膜１２内に複数のダミープラグ４０が配置されている。ダミープラグ４０は、同じ層内の他のプラグ１４等と同様に、第２層間絶縁膜１２に設けたコンタクトホールに、ＴｉＮ膜等のバリアメタル膜４０ａを介してＷ膜４０ｂを埋め込んだ構成を有している。

このように、強誘電体キャパシタ４周辺にダミープラグ４０を配置することにより、強誘電体キャパシタ４周辺の第２層間絶縁膜１２の体積を減少させることができる。したがって、第２層間絶縁膜１２に水分が含まれる場合であっても、その水分の強誘電体キャパシタ４への影響を低減することができるため、強誘電体キャパシタ４の劣化を抑えることが可能になる。

なお、ここでは、強誘電体キャパシタ４が存在する層に複数のダミープラグ４０を設けた場合を例示したが、ダミープラグ４０は、その層内に少なくとも１つ配置されていれば、第２層間絶縁膜１２に含まれる水分の強誘電体キャパシタ４への影響を抑えることが可能である。ダミープラグ４０が少なくとも１つ配置されていれば、それが配置されていない場合に比べ、強誘電体キャパシタ４が存在する層における第２層間絶縁膜１２の体積を減少させることができるためである。

また、第２層間絶縁膜１２に含まれる水分の強誘電体キャパシタ４への影響を効果的に抑えるためには、１つまたは２つ以上のダミープラグ４０を、強誘電体キャパシタ４の近傍に配置することが好ましい。

また、ダミープラグ４０のサイズ（径）は、任意に設定可能である。ただし、ダミープラグ４０の径を大きくしていくと、その径によっては、例えば後述のようにダミープラグ４０を、そのコンタクトホールの埋め込み後にＣＭＰで平坦化して形成する際、ディッシング等が発生し得る点に留意する必要がある。

また、強誘電体キャパシタ４に近い領域には比較的大きな径のダミープラグ４０を形成し、それより離れた領域には比較的小さな径のダミープラグ４０を形成するといったように、同じ層内であっても、その領域によって個別にダミープラグ４０の径を設定するようにしてもよい。

なお、図７には、第２層間絶縁膜１２を貫通するコンタクトホールにダミープラグ４０を形成した場合を図示したが、コンタクトホールの形成条件や第２層間絶縁膜１２の膜厚等に応じ、ダミープラグ４０が第２層間絶縁膜１２とその下のＡｌＯ膜１１を貫通するコンタクトホールに形成された構成としてもよい。すなわち、ＡｌＯ膜１１の下の酸化防止膜１０をエッチングストッパにしてエッチングによりコンタクトホールを形成し、そのコンタクトホールにダミープラグ４０を形成するようにしてもよい。

また、ダミープラグ４０の直上には、図７のＸ部に示したように、上層の第３層間絶縁膜１９が直接形成されていても、あるいは図７のＹ部に示したように、配線１７等と同様の構造、例えばＴｉ／ＴｉＮ膜４１ａ、ＡｌＣｕ膜４１ｂ、Ｔｉ／ＴｉＮ膜４１ｃが積層された構造を有する配線４１が形成されていても、いずれであっても構わない。この配線４１は、ＦｅＲＡＭ内の回路を構成するものであってもよく、回路として機能しないダミーのものであってもよい。また、ＦｅＲＡＭ内に図７のＸ部とＹ部のような構成が混在していても構わない。

続いて、このような構成を有する第１の実施の形態のＦｅＲＡＭの形成方法について説明する。
まず、図２に示したように、強誘電体キャパシタ４およびＡｌＯ膜１１の形成まで行う。

図９は第１の実施の形態の強誘電体キャパシタ形成後の要部断面模式図である。
強誘電体キャパシタ４およびＡｌＯ膜１１を形成する図２の工程では、メモリセルアレイ端部については、この図９に示すような構造が得られる。

そして、これら図２および図９の工程に続き、図３に示したように、第２層間絶縁膜１２を形成した後、強誘電体キャパシタ４の下部電極４ａおよび上部電極４ｃに達するコンタクトホール３１，３２を形成する。

図１０は第１の実施の形態のコンタクトホール形成工程の要部断面模式図である。
そのようなコンタクトホール３１，３２を形成する図３の工程では、コンタクトホール３１，３２と共に、この図１０に示すように、強誘電体キャパシタ４の周辺にダミーコンタクトホール４２を形成する。

ダミーコンタクトホール４２は、強誘電体キャパシタ４周辺のＡｌＯ膜１１またはその下の酸化防止膜１０をエッチングストッパとして（図１０ではＡｌＯ膜１１をエッチングストッパとしている）、コンタクトホール３１，３２と同時にエッチングにより形成する。エッチングのレジストパターン形成に用いるマスクには、最終的にコンタクトホール３１，３２とダミーコンタクトホール４２の形成位置が開口したレジストパターンが得られるようなパターン構成のマスクを用いればよい。

このようにしてコンタクトホール３１，３２およびダミーコンタクトホール４２を形成した後、所定の回復アニールを行う。この回復アニールにより、強誘電体キャパシタ４の特性を回復させる。また、それと同時に、第２層間絶縁膜１２内の水分を、コンタクトホール３１，３２およびダミーコンタクトホール４２を介して、第２層間絶縁膜１２外へと放出させる。

回復アニール後は、図４に示したように、第２層間絶縁膜１２および酸化防止膜１０をエッチングし、下層のプラグ９に達するコンタクトホール３３を形成する。
そして、これら図３および図１０、並びに図４の工程に続き、図５に示したように、全面にＴｉＮ膜３４およびＷ膜３５を堆積することにより、コンタクトホール３１，３２，３３を埋め込む。

図１１は第１の実施の形態のコンタクトホール埋め込み工程の要部断面模式図である。
コンタクトホール３１，３２，３３をＴｉＮ膜３４およびＷ膜３５によって埋め込む図５の工程では、コンタクトホール３１，３２，３３と同時に、この図１１に示すように、ダミーコンタクトホール４２もそのＴｉＮ膜３４およびＷ膜３５によって埋め込む。

その後、ＣＭＰを行うことにより、コンタクトホール３１，３２，３３およびダミーコンタクトホール４２にそれぞれ、プラグ１３，１４，１５およびダミープラグ４０が形成されるようになる。そして、そのようなＣＭＰに続いて、図６に示したように、形成したプラグ１３，１４，１５上に配線１６，１７，１８を形成する。

図１２は第１の実施の形態の配線層形成工程の要部断面模式図である。
図６の工程では、必要に応じて、この図１２に示すように、ダミープラグ４０上に配線４１を形成する。この配線４１は、プラグ１３，１４，１５上の配線１６，１７，１８と同時に形成することが可能であり、例えば、Ｔｉ／ＴｉＮ膜、ＡｌＣｕ膜、Ｔｉ／ＴｉＮ膜、および反射防止膜を形成した後、所定の配線パターンにエッチングして形成される。

その後は、上記の基本構成の形成について述べたように、第３層間絶縁膜１９を形成し、コンタクトホールの形成に続いて図６に示したプラグ２０を形成して第１層目の配線層を形成する。以降、同様にして、より上層の構造を順に形成していけばよい。

このような形成方法によれば、強誘電体キャパシタ４周辺にダミープラグ４０が形成されるため、強誘電体キャパシタ４周辺の第２層間絶縁膜１２の体積を減少させてその水分の影響を低減し、強誘電体キャパシタ４の劣化を抑えることが可能になる。また、強誘電体キャパシタ４は、全体がＡｌＯ膜１１で覆われるため、そのような水分による影響のほか、内部に存在する、あるいは外部から侵入する水素による影響も低減することができる。したがって、水素や水分による強誘電体キャパシタ４の劣化を効果的に抑えることのできるＦｅＲＡＭが実現可能になる。

ダミープラグ４０は、強誘電体キャパシタ４に電気的に接続されるプラグ１３，１４と同時に形成することができ、そのためには、従来法と比較して、ホール形成時に用いるマスクのパターンを変更するのみで足りる。すなわち、マスクを、従来のコンタクトホール３１，３２のみを形成するためのマスクから、コンタクトホール３１，３２とダミーコンタクトホール４２を同時に形成するためのマスクに変更すればよい。このようなマスクを用いることにより、工程数を増加させることなく、強誘電体キャパシタ４の劣化が抑えられたＦｅＲＡＭが形成可能になる。

さらに、プラグ１３，１４およびダミープラグ４０の形成に当たり、第２層間絶縁膜１２にそれぞれコンタクトホール３１，３２およびダミーコンタクトホール４２を形成した後には、それらの埋め込み前に、強誘電体キャパシタ４の回復アニールが行われる。そのため、その回復アニールによって強誘電体キャパシタ４の特性を回復させると共に、それらコンタクトホール３１，３２およびダミーコンタクトホール４２を介して、第２層間絶縁膜１２から水分を効率的に除去することができる。

なお、ここでは、図３および図１０に示したように、ダミーコンタクトホール４２を、強誘電体キャパシタ４に達するコンタクトホール３１，３２と同時に形成し、その後、図４に示したように、下層のプラグ９に達するコンタクトホール３３を形成した。このほか、強誘電体キャパシタ４に達するコンタクトホール３１，３２の形成後、下層のプラグ９に達するコンタクトホール３３の形成と同時に、ダミーコンタクトホール４２を形成することもできる。

ただし、このようにコンタクトホール３３とダミーコンタクトホール４２とを同時に形成した場合であって、その後、第２層間絶縁膜１２から水分を除去するためのアニールを行う場合には、そのアニールをアルゴン（Ａｒ）等の不活性ガス雰囲気中で行う。コンタクトホール３３の底部に露出するプラグ９が酸化してしまうのを防止するためである。

次に、第２の実施の形態について説明する。
図１３は第２の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図、図１４は第２の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタを含む層の要部平面模式図である。

この第２の実施の形態のＦｅＲＡＭは、図１３および図１４に示すように、上記第１の実施の形態と同様に強誘電体キャパシタ４の周辺にバリアメタル膜５０ａを介してＷ膜５０ｂが形成されたダミープラグ５０が設けられ、さらにその下部にダミー下部電極５１が設けられている点で、上記第１の実施の形態のＦｅＲＡＭと相違する。

このような構成とすれば、上記第１の実施の形態と同様、ダミープラグ５０とダミー下部電極５１によって第２層間絶縁膜１２の体積を減少させることができるため、水分や水素による強誘電体キャパシタ４の劣化を効果的に抑えることが可能になる。

なお、ダミープラグ５０およびダミー下部電極５１は、強誘電体キャパシタ４の近傍に配置することが好ましく、また、ダミープラグ５０の径は、その形成時に行われるＣＭＰを考慮した上で、任意に設定可能である。

このようなダミープラグ５０およびダミー下部電極５１を有するＦｅＲＡＭは、例えば次のようにして形成することができる。
まず、図２に示したように、強誘電体キャパシタ４およびＡｌＯ膜１１の形成まで行う。

図１５は第２の実施の形態の強誘電体キャパシタ形成後の要部断面模式図である。
図２の工程では、メモリセルアレイ端部において、この図１５に示すように、ダミー下部電極５１を形成する。

このような構造を得るためには、まず、酸化防止膜１０上のＡｌＯ膜１１の上に、例えば、Ｐｔ膜およびＰＺＴ膜を順に堆積し、結晶化アニールを行う。そして、そのＰＺＴ膜上にＩｒＯ膜を堆積し、結晶化アニールを行った後に、さらにＩｒＯ膜を堆積する。次いで、形成したＩｒＯ膜、ＰＺＴ膜およびＰｔ膜を、それぞれ別個のマスクを用いて３段階でエッチングし、上部電極４ｃ、強誘電体膜４ｂおよび下部電極４ａを順に形成して強誘電体キャパシタ４を形成する。

このようにして強誘電体キャパシタ４を形成する際、この第２の実施の形態では、Ｐｔ膜のエッチングによる下部電極４ａの形成時に、強誘電体キャパシタ４の形成領域だけでなく、図１５に示したように、その周辺にもＰｔ膜を残すようにする。それにより、ダミー下部電極５１を形成する。その後、ＡｌＯ膜１１を堆積し、強誘電体キャパシタ４およびダミー下部電極５１をＡｌＯ膜１１で覆うことにより、図１５に示したような構造を得る。

そして、これら図２および図１５の工程に続き、図３に示したように、第２層間絶縁膜１２の形成後、強誘電体キャパシタ４の下部電極４ａおよび上部電極４ｃに達するコンタクトホール３１，３２を形成する。

図１６は第２の実施の形態のコンタクトホール形成工程の要部断面模式図である。
図３の工程では、下部電極４ａおよび上部電極４ｃに達するコンタクトホール３１，３２と共に、この図１６に示すように、強誘電体キャパシタ４周辺のダミー下部電極５１に達するダミーコンタクトホール５２を形成する。ダミーコンタクトホール５２は、ダミー下部電極５１をエッチングストッパとし、エッチングによりコンタクトホール３１，３２と同時に形成する。

このようにしてコンタクトホール３１，３２およびダミーコンタクトホール５２を形成した後、所定の回復アニールを行う。この回復アニールにより、強誘電体キャパシタ４の特性回復と、コンタクトホール３１，３２およびダミーコンタクトホール５２を介した第２層間絶縁膜１２の水分除去を行う。

以降は、上記第１の実施の形態と同様に行うことができる。すなわち、回復アニール後は、まず、図４に示したようにコンタクトホール３３を形成し、図５に示したようにコンタクトホール３１，３２，３３の埋め込みを行うと共に、図１６に示したダミーコンタクトホール５２の埋め込みを行う。そして、ＣＭＰにより、図６に示したようなプラグ１３，１４，１５を形成すると共に、メモリセルアレイ端部に図１３および図１４に示したようなダミープラグ５０を形成する。プラグ１４等の上には、図６に示したように配線１７等を形成する。また、ダミープラグ５０の上には、図１３に示したように、必要に応じ、例えばＴｉ／ＴｉＮ膜５３ａ、ＡｌＣｕ膜５３ｂ、Ｔｉ／ＴｉＮ膜５３ｃが積層された構造を有する配線５３を形成する。そして、図６に示したように第３層間絶縁膜１９の形成に続いてプラグ２０を形成した後、より上層の構造を形成していけばよい。

このような形成方法では、下部電極４ａをエッチングにより形成する際のレジストパターン形成に用いるマスクとして、エッチング後に下部電極４ａと同時にダミー下部電極５１が形成されるようなレジストパターンを得ることができるパターンのマスクが用いられる。また、コンタクトホール３１，３２をエッチングにより形成する際のレジストパターン形成に用いるマスクとして、エッチング後にコンタクトホール３１，３２と同時にダミーコンタクトホール５２が形成されるようなレジストパターンを得ることができるパターンのマスクが用いられる。

これらのマスクを用いることにより、下部電極４ａとダミー下部電極５１を同時に形成することができ、また、コンタクトホール３１，３２とダミーコンタクトホール５２を同時に形成することができる。さらに、それらのコンタクトホール３１，３２とダミーコンタクトホール５２の埋め込みを同時に行うことができる。したがって、工程数を増加させることなく、強誘電体キャパシタ４の劣化が抑えられたＦｅＲＡＭが形成可能になる。

また、コンタクトホール３１，３２と同時にダミーコンタクトホール５２を形成することにより、強誘電体キャパシタ４の回復アニールの際に、第２層間絶縁膜１２から水分を効率的に除去することができる。そして、ダミープラグ５０およびダミー下部電極５１を形成することにより、第２層間絶縁膜１２の体積を減少させることができ、強誘電体キャパシタ４の劣化を効果的に抑制することができる。

なお、上記第１の実施の形態と同様に、ダミーコンタクトホール５２は、強誘電体キャパシタ４に達するコンタクトホール３１，３２と同時に形成するほか、コンタクトホール３１，３２の形成後、プラグ９に達するコンタクトホール３３の形成と同時に形成することもできる。ただし、この場合には、プラグ９の酸化を防ぐため、第２層間絶縁膜１２からの水分除去を目的としたアニールを、不活性ガス雰囲気中で行うようにする。

続いて、この第２の実施の形態の変形例について説明する。
図１７は第２の実施の形態の変形例を説明するための要部平面模式図である。
上記の図１４に示したようにダミー下部電極５１上にダミープラグ５０を設けるほか、この図１７に示すように、強誘電体キャパシタ４を構成している下部電極４ａ上にも、バリアメタル膜６０ａを介してＷ膜６０ｂが形成されたダミープラグ６０を設けることも可能である。

このようなダミープラグ６０を形成するためのダミーコンタクトホールは、例えば、ダミー下部電極５１に達する上記ダミーコンタクトホール５２と同時に形成することができる。すなわち、ダミープラグ６０用のダミーコンタクトホールは、強誘電体キャパシタ４に達するコンタクトホール３１，３２と同時に、あるいは下層のプラグ９に達するコンタクトホール３３の形成と同時に、形成することができる。このようにして形成したダミーコンタクトホールを、他のホールと同時に埋め込むことにより、強誘電体キャパシタ４の下部電極４ａ上にもダミープラグ６０を形成することができる。

このような構成によっても、強誘電体キャパシタ４周辺の第２層間絶縁膜１２の体積を減少させ、強誘電体キャパシタ４の劣化を抑えることができる。
次に、第３の実施の形態について説明する。

図１８は第３の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図、図１９は第３の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタを含む層の上層の要部平面模式図である。

この第３の実施の形態のＦｅＲＡＭは、上記第１の実施の形態のダミープラグ４０に替えて、図１８および図１９に示すように、強誘電体キャパシタ４を含む層の上層、すなわち第１層目の配線層に、バリアメタル膜７０ａを介してＷ膜７０ｂが形成されたダミープラグ７０が設けられている点で、上記第１の実施の形態のＦｅＲＡＭと相違する。また、第３の実施の形態のＦｅＲＡＭでは、ダミープラグ７０の下にエッチングストッパ膜７１が設けられている。

このような構成とすることにより、強誘電体キャパシタ４の上層の配線層を構成している第３層間絶縁膜１９の体積を減少させることができるため、水分や水素による強誘電体キャパシタ４の劣化を効果的に抑えることが可能になる。

なお、ダミープラグ７０は、強誘電体キャパシタ４の近傍に配置することが好ましく、また、ダミープラグ７０の径は、その形成時に行われるＣＭＰを考慮した上で、任意に設定可能である。

このようなダミープラグ７０は、図１および図６に示したプラグ２０と同時に形成することができる。
すなわち、まず、図２に示したように強誘電体キャパシタ４とＡｌＯ膜１１の形成まで行った後に、図３に示したように第２層間絶縁膜１２を形成し、さらにここではエッチングストッパ膜７１を形成する。エッチングストッパ膜７１は、例えば、ＣＶＤ法を用い、膜厚約１００ｎｍのＳｉＯＮ膜を堆積して形成する。

このようにエッチングストッパ膜７１を形成した上で、図３と同様に強誘電体キャパシタ４に達するコンタクトホール３１，３２を形成し、強誘電体キャパシタ４の回復アニールを行う。回復アニール後は、図４と同様にプラグ９に達するコンタクトホール３３を形成する。その後、図５と同様にそれらのコンタクトホール３１，３２，３３を埋め込み、ＣＭＰを行ってプラグ１３，１４，１５を形成する。

次いで、図６と同様に、配線１６，１７，１８を形成し、第３層間絶縁膜１９を形成して、配線１８に接続されるプラグ２０を形成する。このプラグ２０の形成の際、まず、第３層間絶縁膜１９に対し、プラグ２０用のコンタクトホールを形成するのと同時に、図１８および図１９に示したダミープラグ７０用のダミーコンタクトホールを形成する。そして、それらの所定の埋め込みを行い、ＣＭＰを行って、プラグ２０と同時に、図１８および図１９に示したようなダミープラグ７０を形成する。

以降は、上記第１の実施の形態と同様にして、より上層の構造を形成していけばよい。また、ダミープラグ７０上には、必要に応じ、図１８に示したように、例えばＴｉ／ＴｉＮ膜７２ａ、ＡｌＣｕ膜７２ｂ、Ｔｉ／ＴｉＮ膜７２ｃが積層された構造を有する配線７２を形成するようにしてもよい。配線７２は、例えば図１に示した配線２１と同時に形成することができる。

次に、第４の実施の形態について説明する。
図２０は第４の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図、図２１は第４の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタを含む層の上層の要部平面模式図である。

第４の実施の形態のＦｅＲＡＭは、ダミープラグ７０の下部に、上記図１８および図１９に示したエッチングストッパ膜７１に替えて、例えばＴｉ／ＴｉＮ膜７３ａ、ＡｌＣｕ膜７３ｂ、Ｔｉ／ＴｉＮ膜７３ｃが積層された構造を有するダミー配線７３を設けている点で、上記第３の実施の形態のＦｅＲＡＭと相違する。

ダミー配線７３は、同じ層内に形成される配線１７等と同時に形成することが可能であり、ダミープラグ７０は、上記第３の実施の形態と同様に、プラグ２０と同時に形成することが可能である。

この方法の場合には、上記のようなエッチングストッパ膜７１の形成工程が不要になる。さらに、このようなダミー配線７３およびダミープラグ７０を形成するためには、マスクのパターンを変更するのみで対応することができる。そのため、工程数を増加させることなく、図２０および図２１に示したような構成を有するＦｅＲＡＭを形成することができる。

なお、より上層の構造は、上記第１の実施の形態と同様にして形成することが可能である。また、ダミープラグ７０の上には、必要に応じ、図２０に示したように、例えばＴｉ／ＴｉＮ膜７４ａ、ＡｌＣｕ膜７４ｂ、Ｔｉ／ＴｉＮ膜７４ｃが積層された構造を有する配線７４を形成するようにしてもよい。配線７４は、例えば図１に示した配線２１と同時に形成することができる。

また、ここではダミー配線７３を設け、その上にダミープラグ７０を設けるようにしたが、例えばダミープラグ７０を配線１７の上に設けるようにすることも可能である。
次に、第５の実施の形態について説明する。

図２２は第５の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図である。
第５の実施の形態のＦｅＲＡＭは、ＡｌＯ膜８０で被覆されたダミーコンタクトホールに、ダミープラグ４０が形成されている点で、上記第１の実施の形態のＦｅＲＡＭと相違する。

このような構成とすることにより、上記第１の実施の形態と同様に、第２層間絶縁膜１２の体積を減少させ、また、強誘電体キャパシタ４を覆うＡｌＯ膜１１と、ダミープラグ４０を覆うＡｌＯ膜８０によって、一層効果的に水分や水素の侵入を抑制することが可能になる。

このような構成を有するＦｅＲＡＭは、例えば次のようにして形成することができる。
図２３は第５の実施の形態のダミーコンタクトホール形成工程の要部断面模式図である。

まず、この図２３に示すように、強誘電体キャパシタ４周辺の第２層間絶縁膜１２に、エッチングによってダミーコンタクトホール４２を形成する。そして、所定のアニールを行い、ダミーコンタクトホール４２を介して、第２層間絶縁膜１２から水分を除去する。

図２４は第５の実施の形態のＡｌＯ膜形成工程の要部断面模式図である。
アニール後、全面にＡｌＯ膜８０を形成する。ＡｌＯ膜８０は、例えば、スパッタ法のほか、ＭＯＣＶＤ法によっても形成することが可能である。ＡｌＯ膜８０の形成方法は、その膜厚、ダミーコンタクトホール４２のサイズや側壁の角度等に応じて、適切なものを選択すればよい。

このようにＡｌＯ膜８０を形成した上で、以降はＦｅＲＡＭの上記基本構成の形成に関して述べたように、まず、図３と同様に強誘電体キャパシタ４に達するコンタクトホール３１，３２を形成し、強誘電体キャパシタ４の回復アニールを行う。回復アニール後は、図４と同様にプラグ９に達するコンタクトホール３３を形成する。その後、図５と同様に、それらのコンタクトホール３１，３２，３３を埋め込み、ＣＭＰを行ってプラグ１３，１４，１５を形成する。次いで、図６と同様に、配線１６，１７，１８を形成し、第３層間絶縁膜１９を形成して、プラグ２０を形成する。以降、上記同様にして、より上層の構造を形成していけばよい。また、ダミープラグ４０上には、必要に応じ、図２２に示したように、配線４１を形成するようにしてもよい。

このような形成方法では、ダミーコンタクトホール４２を、コンタクトホール３１，３２あるいはコンタクトホール３３とは別の段階で形成する必要があり、また、第２層間絶縁膜１２の水分除去のためのアニールを、強誘電体キャパシタ４の回復アニールと別に行う必要があるものの、水分や水素による劣化が効果的に抑えられるＦｅＲＡＭを形成することができる。

なお、このようにダミープラグ４０の周囲をＡｌＯ膜８０で被覆する手法は、上記第２〜第５の実施の形態の各ダミープラグ５０，６０，７０に対しても同様に適用することが可能である。

以上、第１〜第５の実施の形態について説明したが、上記第１〜第５の実施の形態で述べた構成を、ＦｅＲＡＭを構成している多層構造に複数組み合わせて適用することも可能である。ただし、その場合には、ＦｅＲＡＭを構成する多層構造内に、プラグ、ダミープラグ、配線およびダミー配線が強誘電体キャパシタ付近から最上の配線層まで連続するような構造が存在すると、そこが水分や水素の侵入経路になり得る点に留意する。

図２５は連続構造の例を示す図である。
例えば、この図２５に示すように、強誘電体キャパシタ４周辺から最上配線層に至る連続構造１００，１０１，１０２，１０３を想定する。

ここで、連続構造１００，１０２は、強誘電体キャパシタ４が形成された層から最上配線層までダミープラグ９０とダミー配線９１が交互に接続された構造であり、連続構造１０１は、強誘電体キャパシタ４が形成された層から最上配線層までダミープラグ９０が接続された構造である。また、連続構造１０３は、強誘電体キャパシタ４に接続された配線１７から最上配線層までダミープラグ９０とダミー配線９１が交互に接続された構造である。

ＦｅＲＡＭを構成する多層構造内に、これら連続構造１００，１０１，１０２，１０３のうちの１または２以上を採用すると、例えば、ダミープラグ９０やダミー配線９１と各第２，第３，第４，第５層間絶縁膜１２，１９，２２，２４との境界が、水分や水素の強誘電体キャパシタ４付近への侵入経路となる可能性がある。

したがって、このような連続構造１００，１０１，１０２，１０３を考慮して、ＦｅＲＡＭを構成することが望ましい。
なお、以上説明したＦｅＲＡＭの構成（層数、各要素の配置、材質、膜厚、形成方法等）は、上記のものに限定されるものではなく、形成すべきＦｅＲＡＭの要求特性等に応じて任意に変更可能である。

例えば、上記の説明では、水分や水素をブロックするための膜にＡｌＯ膜を用いたが、酸化チタン（ＴｉＯ）膜、ＳｉＮ膜、ＳｉＯＮ膜、窒化ホウ素（ＢＮ）膜、シリコンカーバイド（ＳｉＣ）膜、カーボン（Ｃ）膜等、耐湿性で絶縁性を有する他の膜を用いることもできる。また、プラグには、上記のようなＷ膜に替えて、Ａｌ膜を用いるようにしてもよい。さらに、プラグのバリアメタル膜には、Ｔｉ膜やＴｉＮ膜に替えて、タンタル（Ｔａ）膜や窒化タンタル（ＴａＮ）膜を用いるようにしてもよい。

また、上記の説明では、ＡｌＣｕ膜を主層とする配線を形成するようにしたが、各層間絶縁膜にダマシンプロセスを用いて回路用あるいはダミーのＣｕ配線を形成するようにしてもよい。さらにまた、各層間絶縁膜にデュアルダマシンプロセスを用いて回路用あるいはダミーのＣｕ配線とＣｕプラグを同時に形成するようにしてもよい。

また、以上の説明では、プレーナ構造のＦｅＲＡＭに適用した場合を例示したが、スタック構造等の他の構造のＦｅＲＡＭに対しても同様に適用可能である。
（付記１） 下部電極と上部電極とに強誘電体膜が挟まれた強誘電体キャパシタを備える半導体装置において、
前記強誘電体キャパシタを含む層を有する、層間絶縁膜を用いた多層構造により構成され、
前記多層構造内に電気伝導用のプラグおよび配線を有すると共に、前記多層構造内の前記強誘電体キャパシタの近傍にダミープラグを有することを特徴とする半導体装置。

（付記２） 前記ダミープラグは、前記強誘電体キャパシタを含む層に存在することを特徴とする付記１記載の半導体装置。
（付記３） 前記強誘電体キャパシタを含む層にダミー下部電極を有し、
前記ダミープラグは、前記ダミー下部電極に接続されていることを特徴とする付記２記載の半導体装置。

（付記４） 前記ダミープラグは、前記強誘電体キャパシタの前記下部電極に接続されていることを特徴とする付記２記載の半導体装置。
（付記５） 前記ダミープラグは、前記強誘電体キャパシタを含む層と異なる層に存在することを特徴とする付記１記載の半導体装置。

（付記６） 前記強誘電体キャパシタを含む層と異なる層にダミー配線を有し、
前記ダミープラグは、前記ダミー配線に接続されていることを特徴とする付記５記載の半導体装置。

（付記７） 前記ダミープラグは、耐湿性の絶縁膜で被覆されていることを特徴とする付記１〜６のいずれかに記載の半導体装置。
（付記８） 下部電極と上部電極とに強誘電体膜が挟まれた強誘電体キャパシタを備える半導体装置の製造方法において、
前記強誘電体キャパシタを含む層を有する多層構造を構成する層間絶縁膜を形成する工程と、
形成された前記層間絶縁膜にダミーコンタクトホールおよびコンタクトホールを形成する工程と、
形成された前記ダミーコンタクトホールおよび前記コンタクトホールを導電性材料で埋め込み、ダミープラグおよび電気伝導用のプラグを形成する工程と、
を有することを特徴とする半導体装置の製造方法。

（付記９） 前記層間絶縁膜を形成する工程においては、
前記層間絶縁膜として前記強誘電体キャパシタを含む層の層間絶縁膜を形成することを特徴とする付記８記載の半導体装置の製造方法。

（付記１０） 前記強誘電体キャパシタを含む層の前記層間絶縁膜の形成前に、前記強誘電体キャパシタを形成すると共に、ダミー下部電極を形成し、形成された前記強誘電体キャパシタおよび前記ダミー下部電極を覆って前記層間絶縁膜を形成し、
形成された前記層間絶縁膜に前記ダミーコンタクトホールおよび前記コンタクトホールを形成する工程においては、
前記ダミーコンタクトホールを前記ダミー下部電極に達するように形成し、前記コンタクトホールを前記強誘電体キャパシタに達するように形成することを特徴とする付記９記載の半導体装置の製造方法。

（付記１１） 前記強誘電体キャパシタを含む層の前記層間絶縁膜の形成前に、前記強誘電体キャパシタを形成し、形成された前記強誘電体キャパシタを覆って前記層間絶縁膜を形成し、
形成された前記層間絶縁膜に前記ダミーコンタクトホールおよび前記コンタクトホールを形成する工程においては、
前記ダミーコンタクトホールを前記強誘電体キャパシタの前記下部電極に達するように形成し、前記コンタクトホールを前記強誘電体キャパシタに達するように形成することを特徴とする付記９記載の半導体装置の製造方法。

（付記１２） 前記層間絶縁膜を形成する工程においては、
前記層間絶縁膜として前記強誘電体キャパシタを含む層と異なる層の層間絶縁膜を形成することを特徴とする付記８記載の半導体装置の製造方法。

（付記１３） 前記強誘電体キャパシタを含む層と異なる層の前記層間絶縁膜の形成前に、電気伝導用の配線を形成すると共に、ダミー配線を形成し、形成された前記配線および前記ダミー配線を覆って前記層間絶縁膜を形成し、
形成された前記層間絶縁膜に前記ダミーコンタクトホールおよび前記コンタクトホールを形成する工程においては、
前記ダミーコンタクトホールを前記ダミー配線に達するように形成し、前記コンタクトホールを前記配線に達するように形成することを特徴とする付記１２記載の半導体装置の製造方法。

（付記１４） 前記ダミーコンタクトホールおよび前記コンタクトホールを形成する工程においては、
前記ダミーコンタクトホールと前記コンタクトホールとを同時に形成することを特徴とする付記８〜１３のいずれかに記載の半導体装置の製造方法。

（付記１５） 前記ダミーコンタクトホールおよび前記コンタクトホールを形成する工程においては、
前記ダミーコンタクトホールを形成した後、全面に耐湿性の絶縁膜を形成し、
前記絶縁膜の形成後に、前記絶縁膜および前記層間絶縁膜に前記コンタクトホールを形成することを特徴とする付記８〜１３のいずれかに記載の半導体装置の製造方法。

（付記１６） 前記ダミーコンタクトホールおよび前記コンタクトホールを形成する工程においては、
前記ダミーコンタクトホールの形成後に、前記層間絶縁膜に対するアニールを行うことを特徴とする付記８〜１５のいずれかに記載の半導体装置の製造方法。

（付記１７） 前記ダミープラグおよび前記プラグを形成する工程後に、
前記ダミープラグの直上にダミー配線を形成する工程を有することを特徴とする付記８〜１６のいずれかに記載の半導体装置の製造方法。

（付記１８） 前記ダミーコンタクトホールおよび前記コンタクトホールを形成する工程においては、
前記層間絶縁膜に、前記ダミーコンタクトホールおよび前記コンタクトホールのうちの少なくとも前記コンタクトホールの一部とオーバーラップする配線溝を形成し、
形成された前記ダミーコンタクトホールおよび前記コンタクトホールを前記導電性材料で埋め込み、
前記ダミープラグおよび前記プラグを形成する工程においては、
前記ダミーコンタクトホールおよび前記コンタクトホールと共に、形成された前記配線溝を前記導電性材料で埋め込むことを特徴とする付記８〜１６のいずれかに記載の半導体装置の製造方法。

ＦｅＲＡＭの要部断面模式図である。 強誘電体キャパシタ形成後の要部断面模式図である。 第１のコンタクトホール形成工程の要部断面模式図である。 第２のコンタクトホール形成工程の要部断面模式図である。 コンタクトホール埋め込み工程の要部断面模式図である。 配線層形成工程の要部断面模式図である。 第１の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図である。 第１の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタを含む層の要部平面模式図である。 第１の実施の形態の強誘電体キャパシタ形成後の要部断面模式図である。 第１の実施の形態のコンタクトホール形成工程の要部断面模式図である。 第１の実施の形態のコンタクトホール埋め込み工程の要部断面模式図である。 第１の実施の形態の配線層形成工程の要部断面模式図である。 第２の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図である。 第２の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタを含む層の要部平面模式図である。 第２の実施の形態の強誘電体キャパシタ形成後の要部断面模式図である。 第２の実施の形態のコンタクトホール形成工程の要部断面模式図である。 第２の実施の形態の変形例を説明するための要部平面模式図である。 第３の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図である。 第３の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタを含む層の上層の要部平面模式図である。 第４の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図である。 第４の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタを含む層の上層の要部平面模式図である。 第５の実施の形態のＦｅＲＡＭにおける強誘電体キャパシタ周辺の構成例を示す要部断面模式図である。 第５の実施の形態のダミーコンタクトホール形成工程の要部断面模式図である。 第５の実施の形態のＡｌＯ膜形成工程の要部断面模式図である。 連続構造の例を示す図である。

符号の説明

２ Ｓｉ基板
３ ＭＯＳトランジスタ
３ａ ゲート酸化膜
３ｂ ゲート電極
３ｃ サイドウォール
３ｄ，３ｅ エクステンション領域
３ｆ ソース領域
３ｇ ドレイン領域
４ 強誘電体キャパシタ
４ａ 下部電極
４ｂ 強誘電体膜
４ｃ 上部電極
５ 素子分離領域
６ ウェル
７ カバー膜
８ 第１層間絶縁膜
９，１３，１４，１５，２０，２３ プラグ
９ａ，１３ａ，１４ａ，１５ａ，２０ａ，２３ａ，４０ａ，５０ａ，６０ａ，７０ａ バリアメタル膜
９ｂ，１３ｂ，１４ｂ，１５ｂ，２０ｂ，２３ｂ，３５，４０ｂ，５０ｂ，６０ｂ，７０ｂ Ｗ膜
１０ 酸化防止膜
１１，８０ ＡｌＯ膜
１２ 第２層間絶縁膜
１６，１７，１８，２１，４１，５３，７２，７４ 配線
１６ａ，１６ｃ，１７ａ，１７ｃ，１８ａ，１８ｃ，２１ａ，２１ｃ，４１ａ，４１ｃ，５３ａ，５３ｃ，７２ａ，７２ｃ，７３ａ，７３ｃ，７４ａ，７４ｃ Ｔｉ／ＴｉＮ膜
１６ｂ，１７ｂ，１８ｂ，２１ｂ，４１ｂ，５３ｂ，７２ｂ，７３ｂ，７４ｂ ＡｌＣｕ膜
１９ 第３層間絶縁膜
２２ 第４層間絶縁膜
２４ 第５層間絶縁膜
３１，３２，３３ コンタクトホール
３４ ＴｉＮ膜
４０，５０，６０，７０，９０ ダミープラグ
４２，５２ ダミーコンタクトホール
５１ ダミー下部電極
７１ エッチングストッパ膜
７３，９１ ダミー配線
１００，１０１，１０２，１０３ 連続構造

Claims (10)

1. 下部電極と上部電極とに強誘電体膜が挟まれた強誘電体キャパシタを備える半導体装置において、
   前記強誘電体キャパシタを含む層を有する、層間絶縁膜を用いた多層構造により構成され、
   前記多層構造内に電気伝導用のプラグおよび配線を有すると共に、前記多層構造内の前記強誘電体キャパシタの近傍にダミープラグを有することを特徴とする半導体装置。
2. 前記ダミープラグは、前記強誘電体キャパシタを含む層に存在することを特徴とする請求項１記載の半導体装置。
3. 前記強誘電体キャパシタを含む層にダミー下部電極を有し、
   前記ダミープラグは、前記ダミー下部電極に接続されていることを特徴とする請求項２記載の半導体装置。
4. 前記ダミープラグは、前記強誘電体キャパシタを含む層と異なる層に存在することを特徴とする請求項１記載の半導体装置。
5. 前記強誘電体キャパシタを含む層と異なる層にダミー配線を有し、
   前記ダミープラグは、前記ダミー配線に接続されていることを特徴とする請求項４記載の半導体装置。
6. 下部電極と上部電極とに強誘電体膜が挟まれた強誘電体キャパシタを備える半導体装置の製造方法において、
   前記強誘電体キャパシタを含む層を有する多層構造を構成する層間絶縁膜を形成する工程と、
   形成された前記層間絶縁膜にダミーコンタクトホールおよびコンタクトホールを形成する工程と、
   形成された前記ダミーコンタクトホールおよび前記コンタクトホールを導電性材料で埋め込み、ダミープラグおよび電気伝導用のプラグを形成する工程と、
   を有することを特徴とする半導体装置の製造方法。
7. 前記層間絶縁膜を形成する工程においては、
   前記層間絶縁膜として前記強誘電体キャパシタを含む層の層間絶縁膜を形成することを特徴とする請求項６記載の半導体装置の製造方法。
8. 前記層間絶縁膜を形成する工程においては、
   前記層間絶縁膜として前記強誘電体キャパシタを含む層と異なる層の層間絶縁膜を形成することを特徴とする請求項６記載の半導体装置の製造方法。
9. 前記ダミーコンタクトホールおよび前記コンタクトホールを形成する工程においては、
   前記ダミーコンタクトホールと前記コンタクトホールとを同時に形成することを特徴とする請求項６〜８のいずれかに記載の半導体装置の製造方法。
10. 前記ダミーコンタクトホールおよび前記コンタクトホールを形成する工程においては、
    前記ダミーコンタクトホールの形成後に、前記層間絶縁膜に対するアニールを行うことを特徴とする請求項６〜９のいずれかに記載の半導体装置の製造方法。

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