JP2008198192A - リペア可能な半導体メモリ装置と該半導体メモリ装置のリペアリング方法 - Google Patents

Abstract

【課題】リペア可能な半導体メモリ装置を提供する。
【解決手段】半導体メモリ装置は、第１システムデータを保存する第１ブロックと第１システムデータと同一の第２システムデータを保存する第２ブロックとを有するメモリセルアレイを含む。コントローラは、ホストから出力されたリセット信号に応答して第１システムデータをメモリユニットに出力し、ＥＣＣ検出ブロックによって発生したフェイル検出信号に基づいて第２システムデータをメモリユニットに伝送する。ＥＣＣ検出ブロックは、第１システムデータが欠陥データであるか否かを判断する。半導体メモリ装置をリセットする間に第１システムデータで欠陷が発生する時、第１システムデータは、第２システムデータの提供によってリペアされる。
【選択図】図６

Description

本発明は、半導体メモリ装置に係り、より詳細には、リペア可能な半導体メモリ装置及び半導体メモリ装置のリペアリング方法に関する。

不揮発性半導体メモリ装置（例えば、フラッシュメモリ）は、電源が消えてもデータを保持し続ける。不揮発性半導体メモリ装置は、ＰＣ、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、デジタルカメラ、携帯電話、またはｍｐ３プレーヤなどのような各種デジタル電子製品に含まれたデータ保存装置として広く使われている。

このような不揮発性半導体メモリ装置は、多数のブロック（ｂｌｏｃｋｓ）を含むメモリセルアレイを含み、多数のブロックのそれぞれは、一本のワードラインを共有する多数個のメモリセルを含む多数のページ（ｐａｇｅｓ）を含む。このような装置は、リダンダントブロックを含む。製造工程過程で生じ得る欠陷が特定メモリブロックから検出される時、この欠陥ブロックまたはバッドブロックは、リダンダントブロックに置き換えられる。したがって、製造不良率を減少させることが出来る。

不揮発性メモリ装置を使う間に発生した欠陥ブロックは、多数のソフトウェアアプリケーション（ｓｏｆｔｗａｒｅ ａｐｐｌｉｃａｔｉｏｎｓ）によって欠陥ブロックとして処理される。しかし、特定位置のブロックは、欠陥ブロックとして処理することができず、特定位置のブロックに保存されたデータが読出さなければならない場合がある。

図１は、欠陥ブロックまたはバッドブロックに保存されたデータをブーティングデータと仮定した時の半導体メモリ装置の従来のブーティング方法を表わすフローチャートである。不揮発性メモリ装置が、電子システムに接続されてブーティングされる時、コントローラ（図示せず）は、リセット信号、例えば、コールドリセット（ｃｏｌｄ ｒｅｓｅｔ）信号に応答して第１メモリブロックに保存されたブーティングデータをメモリ、例えば、ブートメモリにコピーする（Ｓ１０）。

ＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）検出ブロック（図示せず）は、ブーティングデータの欠陥有無を検出する（Ｓ２０）。ブーティングデータに欠陷のない時、電子システムは、リセットされ（Ｓ４０）、電子システムは、動作を開始する（Ｓ５０）。

しかし、ブーティングデータに欠陷のある時、半導体メモリ装置は、失敗（ｆａｉｌｕｒｅ）として処理されて（Ｓ３０）、ブーティング失敗が発生する。この場合、Ｓ１０段階で第１メモリブロックに保存されたブーティングデータをメモリにコピーする時点が、電子システムがリセットされる前（すなわち、電子システムのＣＰＵがリセット動作を開始する前）なので、ソフトウェアを介して電子システムをブーティング失敗として処理することが不可能になる。

一般的に、半導体メモリ装置と関連した保安情報、例えば、製造日、シリアル番号などは、ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ブロックにただ一回のみ保存される。もし、ＯＴＰブロックが欠陥メモリブロックまたは欠陥メモリブロックである場合、半導体メモリ装置が動作する間に保安情報に近付くことができないので、半導体メモリブロックは誤動作を起こす。

本発明が果たそうとする技術的な課題は、ブーティング途中に発生したバッドメモリブロックを他のブロックに置換してリペア可能な半導体メモリ装置及び前記半導体メモリ装置のリペアリング方法を提供することである。
また、本発明が果たそうとする技術的な課題は、半導体メモリ装置のリセット時にＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ブロックがバッドブロック処理される場合、前記ＯＴＰブロックを他のブロックに置き換えさせてリペア可能な半導体メモリ装置及び前記半導体メモリ装置のリペアリング方法を提供することである。

本発明の実施形態による半導体メモリ装置は、第１システムデータを保存する第１ブロックと前記第１システムデータと同一の第２システムデータを保存する第２ブロックとを有するメモリセルアレイを含む。コントローラは、前記メモリセルアレイと通信する。前記コントローラは、ホストから出力されたリセット信号に応答して前記第１システムデータをメモリユニットに出力し、ＥＣＣ検出ブロックによって発生したフェイル検出信号に基づいて前記第２システムデータを前記メモリユニットに伝送する。前記ＥＣＣ検出ブロックは、前記メモリセルアレイと通信する。前記ＥＣＣ検出ブロックは、前記第１システムデータが欠陥データであるか否かを判断する。前記半導体メモリ装置をリセットする間に前記第１システムデータで欠陷が発生する時、前記第１システムデータは、前記第２システムデータの提供によってリペアされる。

本発明の実施形態による半導体メモリ装置のリペアリング方法は、コントローラから出力されたリセット信号に応答して第１システムデータをメモリ部に伝送する。前記コントローラによって前記第１システムデータが欠陷のあるデータであるか否かを判断する。前記第１システムデータと同一の第２システムデータは、ＥＣＣ検出ブロックによって発生したフェイル検出信号に基づいて前記メモリ部に伝送される。

本発明の実施形態による第１システムデータと第２システムデータとを有する半導体メモリ装置は、ホストから発生したパワーアップ信号に基づいてリセット信号を発生させるＣＰＵと、前記ＣＰＵと通信し、前記第１システムデータが欠陷のあるデータである時に前記リセット信号と前記第１システムデータとに基づいてフェイル検出信号を生成させ、前記フェイル検出信号に基づいて前記第１システムデータまたは前記第１システムデータと同一の第２システムデータを出力する第１メモリ部と、前記第１メモリ部と通信し、前記第１システムデータまたは前記第２システムデータを保存する第２メモリ部と、を含む。

本発明の実施形態によるリペア可能な半導体メモリ装置を含むシステムのブーディング動作の間に欠陥またはバッドブロックが発生する時、欠陥またはバッドブロックは、欠陥またはバッドブロックを他のブロックに置き換えることによってリペアされる。また、本発明の実施形態による半導体メモリ装置のリセットの間にＯＴＰブロックが欠陥ブロックである時、ＯＴＰブロックは、他のブロックに置き換えられることによってリペアされる。

以下、添付した図面を参照して、本発明を詳しく説明する。
図２ないし図５を参照すれば、半導体メモリ装置１０は、ホストインターフェース１１、ＣＰＵ１３、第１メモリ部１５、及び第２メモリ部１７を含む。

半導体メモリ装置１０は、メモリカード、コンパクトフラッシュ(登録商標)、メモリスティック、メモリスティックデュオ、マルチメディアカード（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ；ＭＭＣ）、縮小型ＭＭＣ、セキュアデジタル（ｓｅｃｕｒｅ ｄｉｇｉｔａｌ：ＳＤ）カード、ミニＳＤカード、マイクロＳＤカード（例えば、Ｔｒａｎｓｆｌａｓｈ^ＴＭ）、スマートメディアカード、またはＸＤ−ｐｉｃｔｕｒｅ ｃａｒｄ^ＴＭなどになりうる。

半導体メモリ装置１０は、ホスト５に具現されたカードインターフェース２０３を介して電子回路部２０５から出力されたデータ（例えば、映像データまたは音声データ）を保存するために、図４のメモリスロット２０１に電気的に接続することができる。また、半導体メモリ装置１０は、保存されたデータをホスト５の電子回路部２０５に伝送できる。

例えば、ホスト５が、図５Ａのビデオカメラである場合、電子回路部２０５は、ＣＩＳ（Ｃｍｏｓ Ｉｍａｇｅ Ｓｅｎｓｏｒ）、イメージプロセッサ、及びデジタル信号処理部を含むことができ、図４のカードインターフェース２０３を介して電子回路部２０５から出力されたデータ（例えば、映像データまたは音声データ）を半導体メモリ装置１０に伝送できる。

半導体メモリ装置１０は、ビデオカメラ（図５Ａ）、ＴＶ（図５Ｂ）、ＭＰ３プレーヤ（図５Ｃ）、ゲーム装置（図５Ｄ）、電子楽器（図５Ｅ）、携帯用端末機（図５Ｆ）、ＰＣ（ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ）（図５Ｇ）、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）（図５Ｈ）、ボイスレコーダ（ｖｏｉｃｅ ｒｅｃｏｒｄｅｒ）（図５Ｉ）、またはＰＣカード（図５Ｊ）などに具現可能である。

ホストインターフェース１１は、ホスト５から出力された命令及び／またはデータをバス１９を介してＣＰＵ１３に伝送する。また、ホストインターフェース１１は、バス１９を介して第１メモリ部１５と第２メモリ部１７とに保存されたデータをホスト５に提供する。ＣＰＵ１３は、ホスト５から発生したパワーアップ信号に基づいてリセット信号ＲＳ（例えば、コールドリセット信号）を発生させる。リセット信号ＲＳは、電源が半導体メモリ装置１０に供給された後で半導体メモリ装置１０を含む電子システム、例えば、図４の電子システム２００の開始前に電子システムをブーティングさせるための、初期化信号であっても良い。

第１メモリ部１５は、リセット信号ＲＳと第１システムデータＦ＿ｄａｔａとに基づいてフェイル検出信号ＦＤＳを生成させ、第１システムデータＦ＿ｄａｔａまたは第１システムデータＦ＿ｄａｔａと同一の第２システムデータＳ＿ｄａｔａを出力する。
互いに同一の第１システムデータと第２システムデータは、半導体メモリ装置１０のためのブーティングデータであり得る。前記ブーティングデータは、ホスト５のＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｅｒｖｉｃｅ）動作時に設置または保存されるデータである。

例えば、前記ブーティングデータは、ホスト５のＣＭＯＳセットアップチェック、インタラプトハンドラ及び装置ドライバ（ｄｒｉｖｅｒｓ）のローディング、レジスタ（ｒｅｇｉｓｔｅｒｓ）及び装置管理の初期化、ディスクドライブ（ｄｉｓｋ ｄｒｉｖｅｒｓ）または周辺装置のような構成要素のＰＯＳＴ（Ｐｏｗｅｒ ｏｎ ｓｅｌｆ−ｔｅｓｔ）、システム設定の表示、またはブートストラップシーケンスを開始するように許容するプログラムと関連したデータを含んでもよい。

選択的に、第１システムデータと第２システムデータは、半導体メモリ装置１０のＯＴＰブロックに保存されたデータに対応することができる。ＯＴＰブロックに保存されたデータは、例えば、半導体メモリ装置１０の製造日、製造会社のシリアル番号、または類似したタイプのデータのように半導体メモリ装置１０の保安に関連したデータであってもよい。

図３は、図２に図示された第１メモリ部１５を表わす。図３の第１メモリ部１５は、メモリインターフェース１０１、ＥＣＣ検出ブロック１０３、メモリセルアレイ１０５、Ｘ−デコーダ１０７、Ｙ−デコーダ１０９、ページバッファ１１１、及びコントローラ１１３を含む。メモリインターフェース１０１は、第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａをＣＰＵ１３、第２メモリ部１７、またはＥＣＣ検出ブロック１０３に伝送する。メモリインターフェース１０１は、ＣＰＵ１３を介して入力された命令及び／またはデータをコントローラ１１３に伝送するか、またはメモリセルアレイ１０５に保存されたメインデータ（例えば、ホスト５を介して伝送された映像データまたは音声データ）をＣＰＵ１３またはホスト５に伝送できる。

ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号（図示せず）に応答して第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａのフェイルまたはノンフェイル（ｎｏｎ−ｆａｉｌ）を検出し、フェイル検出信号ＦＤＳを発生させる。

ＥＣＣ検出ブロック１０３は、メモリセルアレイ１０５の第１ブロックＢｌｏｃｋ ０に第１システムデータＦ＿ｄａｔａが書込まれる時に発生したＥＣＣ値とメモリセルアレイ１０５の第１ブロックＢｌｏｃｋ ０から第１システムデータＦ＿ｄａｔａを読出す時に発生したＥＣＣ値とを比べて、その比較結果に基づいてフェイル検出信号ＦＤＳを発生させる。

例えば、ＥＣＣ検出ブロック１０３は、第１システムデータＦ＿ｄａｔａの書込み動作時に発生したＥＣＣ値と第１システムデータＦ＿ｄａｔａの読み取り動作時に発生したＥＣＣ値とが同じである時、第１論理レベル（例えば、ハイレベル、または、１）を有するフェイル検出信号ＦＤＳを発生させる。

または、ＥＣＣ検出ブロック１０３は、第１システムデータＦ＿ｄａｔａの書込み動作時に発生したＥＣＣ値と第１システムデータＦ＿ｄａｔａの読み取り動作時に発生したＥＣＣ値とが相異なる時、第２論理レベル（例えば、ローレベル、または、０）を有するフェイル検出信号ＦＤＳを発生させる。

メモリセルアレイ１０５は、多数のブロックＢｌｏｃｋ ０ないしＢｌｏｃｋ ｎ、及びＲｅｄ Ｂｌｏｃｋ ０を含み、多数のブロックＢｌｏｃｋ ０ないしＢｌｏｃｋ ｎ、及びＲｅｄ Ｂｌｏｃｋ ０のそれぞれは、それぞれが一本のワードラインを共有する多数のメモリセル（図示せず）を有する多数のページ（ｐａｇｅｓ）を含む。

第１メモリブロックＢｌｏｃｋ ０は、第１システムデータＦ＿ｄａｔａを保存し、第２メモリブロックＲｅｄ Ｂｌｏｃｋ ０は、第２システムデータＦ＿ｄａｔａを保存する。Ｘ−デコーダまたはローデコーダ１０７は、コントローラ１１３から発生したブロックアドレスに応答して多数のブロックＢｌｏｃｋ ０ないしＢｌｏｃｋ ｎ、及びＲｅｄ Ｂｌｏｃｋ ０のうち何れか一つを選択する。発生したローアドレスに基づいて、Ｘ−デコーダ１０７は、選択されたブロックの多数本のワードラインのうち何れか一つを選択する。

Ｙ−デコーダまたは、カラムデコーダ１０９は、コントローラ１１３から発生したカラム選択信号に基づいて選択されたブロックの多数本のビットラインのうち何れか一つを選択する。ページバッファ１１１は、Ｘ−デコーダ１０７とＹ−デコーダ１０９とによって選択された多数のセルに保存されたデータを感知して増幅する。

コントローラ１１３は、リセット信号ＲＳに応答して第１システムデータＦ＿ｄａｔａを第２メモリ部１７に伝送する。コントローラ１１３は、ＥＣＣ検出ブロック１０３から発生したフェイル検出信号ＦＤＳに基づいて第２システムデータＦ＿ｄａｔａを第２メモリ部１７に伝送する。

コントローラ１１３は、メモリユニット１１３−１とコントロールユニット１１３−３とを含む。メモリユニット１１３−１は、第１ブロックＢｌｏｃｋ ０のアドレス（または、フラグ）または第２ブロックＲｅｄ Ｂｌｏｃｋ ０のアドレス（または、フラグ）を保存する。

メモリユニット１１３−１は、不揮発性メモリ装置、例えば、マスクＲＯＭ（ｍａｓｋ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、またはＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）として具現可能である。

第１ブロックＢｌｏｃｋ ０が欠陥ブロックである時、半導体メモリ装置１０は、リセット動作の間でも第１ブロックＢｌｏｃｋ ０を置き換える第２ブロックＲｅｄ Ｂｌｏｃｋ ０のアドレスをコントロールユニット１１３−３に提供できる効果がある。

したがって、本発明の実施形態よれば、第１システムデータＦ＿ｄａｔａ及び第２システムデータＳ＿ｄａｔａがブーティングデータであり、半導体メモリ装置１０のブーティング時にエラーが発生した時、このようなブーティングデータはリペアできる。特に、第１システムデータＦ＿ｄａｔａ及び第２システムデータＳ＿ｄａｔａがＯＴＰブロックに保存されたデータに該当する場合、第１システムデータＦ＿ｄａｔａに関連したフェイル応答が発生する間に第１システムデータＦ＿ｄａｔａは第２システムデータＳ＿ｄａｔａに置き換えられてリペアされる。

コントロールユニット１１３−３は、リセット信号ＲＳに応答して第１ブロックＢｌｏｃｋ ０のアドレスによって指定された第１システムデータＦ＿ｄａｔａを第２メモリ部１７に伝送する。また、コントロールユニット１１３−３は、フェイル検出信号ＦＤＳに基づいて第２ブロックＲｅｄ Ｂｌｏｃｋ ０のアドレスによって指定された第２システムデータＳ＿ｄａｔａを第２メモリ部１７に伝送できる。

第２メモリ部１７は、第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａを保存する。第２メモリ部１７は、いわゆる、ワークメモリとして使うことが出来る。例えば、第２メモリ部１７は、第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａを保存することができ、半導体メモリ装置１０をブーティングする間に半導体メモリ装置１０のブーティング動作を速くするために、第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａをＣＰＵ１３に伝送する。

第２メモリ部１７は、第１メモリ部１５から第１システムデータＦ＿ｄａｔａまたは第２システムデータＳ＿ｄａｔａを連続的に受信して保存するために、第２メモリ部１７は揮発性メモリとして具現可能である。揮発性メモリは、例えば、ＳＲＡＭ（ｓｙｎｃｈｒｏｎｏｕｓ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）またはＤＲＡＭ（ｄｙｎａｍｉｃ ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）とすることが出来る。

図６は、図２と図３に図示された半導体メモリ装置のリペアリング方法を表わすフローチャートである。図２、図３、及び図６を参照すれば、コントロールユニット１１３−３は、メモリユニット１１３−１に保存されたアドレスに基づいてシステムブーティングデータに連関したアドレスを検出する（Ｓ１００）。コントロールユニット１１３−３は、ブーティングデータのアドレスが第１ブロックＢｌｏｃｋ ０のアドレスである場合、第１システムデータＦ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ１０１）。

または、コントロールユニット１１３−３は、ブーティングデータのアドレスが第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスである場合、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスに連関した第２システムデータＳ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ１０５）。

ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号に応答して第２メモリ部１７に保存された第１システムデータＦ＿ｄａｔａがフェイルであるかどうかを判断する（Ｓ１０３）。Ｓ１０３段階の判断結果、第１システムデータＦ＿ｄａｔａがフェイルである場合、コントロールユニット１１３−３は、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスに連関した第２システムデータＳ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ１０５）。

または、Ｓ１０３段階の判断結果、第１システムデータＦ＿ｄａｔａがフェイルではない場合、ＣＰＵ１３は、第１システムデータＦ＿ｄａｔａに基づいて半導体メモリ装置１０及びホスト５を含むシステムのリセットをイネーブルさせる（Ｓ１１１）。

ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号に応答して第２メモリ部１７に保存された第２システムデータＳ＿ｄａｔａがフェイルであるかどうかを判断する（Ｓ１０７）。Ｓ１０７段階の判断結果、第２システムデータＳ＿ｄａｔａがフェイルではない場合、コントロールユニット１１３−３は、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスに連関したアドレスをブーティングデータのアドレスに指定し、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスを第２メモリ部１７に伝送する（Ｓ１０９）。

または、Ｓ１０７段階の判断結果、第２システムデータＳ＿ｄａｔａがフェイルである場合、ＣＰＵ１３は、半導体メモリ装置１０のフェイルを報告する（Ｓ１０８）。ＣＰＵ１３は、第１システムデータＦ＿ｄａｔａを用いて半導体メモリ装置１０とホスト５とを含むシステムをリセットするためにイネーブルさせ（Ｓ１１１）、システムの動作は開始される（Ｓ１１３）。

図７は、図２と図３に図示された半導体メモリ装置のリペアリング方法を表わすフローチャートである。図２、図３、及び図７を参照すれば、図７の半導体メモリ装置のリペアリング方法は、図６の半導体メモリ装置のリペアリング方法と比べて第１システムデータＦ＿ｄａｔａがフェイルである場合、コントロールユニット１１３−３が、ＣＰＵ１３から出力された命令及び／またはデータに基づいて第１ブロックＢｌｏｃｋ ０のデータをアップデートする段階をさらに含む（Ｓ２０５）。

特に、コントロールユニット１１３−３は、メモリユニット１１３−１に保存されたアドレスに基づいてブーティングデータのアドレスを検出する（Ｓ２００）。コントロールユニット１１３−３は、ブーティングデータのアドレスが第１ブロックＢｌｏｃｋ ０のアドレスである場合、第１ブロックＢｌｏｃｋ ０のアドレスに連関した第１システムデータＦ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ２０１）。

または、コントロールユニット１１３−３は、ブーティングデータのアドレスが第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスである場合、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスに連関した第２システムデータＳ＿ｄａｔａを第２メモリ部１７にコピーする（Ｓ２０９）。

ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号（図示せず）に応答して第２メモリ部１７に保存された第１システムデータＦ＿ｄａｔａがフェイルであるかどうかを判断または検出する（Ｓ２０３）。コントロールユニット１１３−３は、Ｓ２０３段階の判断結果、第１システムデータＦ＿ｄａｔａがフェイルである場合、ＣＰＵ１３から出力された命令（図示せず）及び／またはデータ（図示せず）に基づいて第１ブロックＢｌｏｃｋ ０に保存されたデータをアップデートする（Ｓ２０５）。

または、Ｓ２０３段階の判断結果、第１システムデータＦ＿ｄａｔａがフェイルではない場合、ＣＰＵ１３は、第１システムデータＦ＿ｄａｔａに基づいて半導体メモリ装置１０とホスト５とを含むシステムをリセットさせるためにイネーブルさせ（Ｓ２１５）、システムは動作を開始する（Ｓ２１７）。ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号（図示せず）に応答してアップデートされた第１システムデータＦ＿ｄａｔａがフェイルであるかどうかを判断する（Ｓ２０７）。

Ｓ２０７段階の判断結果、アップデートされた第１システムデータＦ＿ｄａｔａがフェイルである場合、コントロールユニット１１３−３は、Ｓ２０９段階を実行する。Ｓ２０７段階の判断結果、アップデートされた第１システムデータＦ＿ｄａｔａがフェイルではない場合、ＣＰＵ１３は、Ｓ２１５段階を実行してシステムはＳ２１７段階で動作を開始する。

Ｓ２１１段階で、ＥＣＣ検出ブロック１０３は、ＣＰＵ１３から発生したＥＣＣ検出制御信号（図示せず）に応答して第２メモリ部１７に保存された第２システムデータＳ＿ｄａｔａのフェイルまたはノンフェイルを判断する。
Ｓ２１１段階の判断結果、第２システムデータＳ＿ｄａｔａがフェイルではない場合、コントロールユニット１１３−３は、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスをブーティングデータのアドレスに指定し、第２ブロックＲｅｄ＿Ｂｌｏｃｋ ０のアドレスを第２メモリ部１７に伝送する（Ｓ２１３）。ＣＰＵ１３は、第２システムデータＳ＿ｄａｔａに基づいて半導体メモリ装置１０とホスト５とを含むシステムのリセットをイネーブルさせ（Ｓ２１５）、システムの動作は開始される（Ｓ２１７）。または、Ｓ２１１段階の判断結果、第２システムデータＳ＿ｄａｔａがフェイルである場合、ＣＰＵ１３は、半導体メモリ装置１０のフェイルを報告する（Ｓ２１２）。

本発明の実施形態による装置と方法は、半導体メモリ装置、及び前記半導体メモリ装置を含む電子システムで使用可能である。

半導体メモリ装置の従来のブーティング方法を表わすフローチャートである。 本発明の実施形態による半導体メモリ装置のブロック図である。 図１に図示された第１メモリ部のブロック図である。 本発明の実施形態による電子システムを概略的に表わす図である。 ＡないしＪは、図４に図示された電子システムを含む多数の電子機器を表わす図である。 本発明の実施形態によって図２と図３に図示された半導体メモリ装置のリペアリング方法を表わすフローチャートである。 本発明の他の実施形態よって図２と図３に図示された半導体メモリ装置のリペアリング方法を表わすフローチャートである。

符号の説明

１１：ホストインターフェース
１５：第１メモリ部
１７：第２メモリ部
１９：バス
１０１：メモリインターフェース
１０３：ＥＣＣ検出ブロック
１０７：Ｘ−デコーダ
１０５：メモリセルアレイ
１０９：Ｙ−デコーダ
１１１：ページバッファ
１１３−１：メモリユニット
１１３−２：コントロールユニット

Claims (14)

1. コントローラからのリセット信号に応答して第１システムデータをメモリ部に伝送する段階と、
   前記コントローラを使って前記第１システムデータが欠陷のある(defective)データであるか否かを決定する段階と,
   前記コントローラと通信するＥＣＣ（ｅｒｒｏｒ ｃｏｒｒｅｃｔｉｏｎ ｃｏｄｅ）検出ブロックによって発生したフェイル検出信号に基づいて前記第１システムデータと同一の第２システムデータを前記メモリ部に伝送する段階と、を含むことを特徴とする欠陷のあるメモリセルブロックを有する半導体メモリ装置のリペアリング(repairing)方法。
2. 前記第１システムデータは、メモリセルアレイの第１ブロックに保存されており、前記第２システムデータは、前記メモリセルアレイの第２ブロックに保存されていることを特徴とする請求項１に記載の半導体メモリ装置のリペアリング方法。
3. 前記リセット信号は、ホストから提供されたパワーアップ信号に応答して発生するか、または前記ホストから発生することを特徴とする請求項１に記載の半導体メモリ装置のリペアリング方法。
4. 前記第１システムデータ及び前記第２システムデータは、前記半導体メモリ装置のブーティングデータまたはＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）ブロックに保存されるデータに対応することを特徴とする請求項１に記載の半導体メモリ装置のリペアリング方法。
5. 第１システムデータを保存する第１ブロックと前記第１システムデータと同一の第２システムデータを保存する第２ブロックとを含むメモリセルアレイと、
   前記メモリセルアレイと通信し、ホストから出力されたリセット信号に応答して前記第１システムデータを第１メモリ部に伝送するコントローラと、
   前記メモリセルアレイと通信し、前記第１システムデータが欠陷のあるデータである時にフェイル検出信号を発生させるためのＥＣＣ検出ブロックと、を含み、
   前記コントローラは、前記フェイル検出信号の受信に基づいて前記第２システムデータを前記第１メモリ部に伝送することを特徴とする半導体メモリ装置。
6. 前記コントローラは、
   前記第１ブロックに連関したアドレスと前記第２ブロックに連関したアドレスとを保存する第２メモリ部と、
   前記リセット信号に応答して前記第１ブロックのアドレスに連関した前記第１システムデータを前記第１メモリ部に伝送し、前記フェイル検出信号に基づいて前記第２ブロックのアドレスに連関した前記第２システムデータを前記第１メモリ部に伝送するコントロールユニットと、を含むことを特徴とする請求項５に記載の半導体メモリ装置。
7. 前記半導体メモリ装置は、フラッシュＥＥＰＲＯＭであることを特徴とする請求項５に記載の半導体メモリ装置。
8. ＣＰＵを有するホストによって発生したパワーアップ信号に基づいてリセット信号を発生させる段階と、
   第１システムデータが欠陷のあるデータである時にフェイル検出信号を発生させる段階と、
   前記フェイル検出信号を前記ＣＰＵに供給する段階と、
   第１メモリ部が、前記リセット信号と前記フェイル検出信号とに基づいて前記第１システムデータ、または前記第１システムデータと同一の第２システムデータを出力する段階と、
   第２メモリ部が、前記第１システムデータまたは前記第２システムデータを保存する段階と、
   前記ＣＰＵが、前記第２メモリ部に保存された前記第１システムデータまたは前記第２システムデータに基づいて半導体メモリ装置をブーティングする段階と、を含むことを特徴とする半導体メモリ装置のリペアリング方法。
9. 前記フェイル検出信号は、ＥＣＣ検出ブロックによって発生し、前記第１システムデータまたは前記第２システムデータを出力する段階は、
   コントローラが、前記リセット信号に応答して前記第１システムデータを前記第２メモリ部に伝送する段階と、
   前記コントローラが、前記第２システムデータを前記第２メモリ部に伝送する段階と、を含むことを特徴とする請求項８に記載の半導体メモリ装置のリペアリング方法。
10. 前記第１システムデータ及び前記第２システムデータは、前記半導体メモリ装置のブーティングデータまたはＯＴＰブロックに保存されるデータに対応することを特徴とする請求項８に記載の半導体メモリ装置のリペアリング方法。
11. 第１システムデータと第２システムデータとを有する半導体メモリ装置において、
    ホストから発生したパワーアップ信号に基づいてリセット信号を発生させるＣＰＵと、
    前記ＣＰＵと通信し、前記第１システムデータが欠陷のあるデータである時に前記リセット信号と前記第１システムデータとに基づいてフェイル検出信号を生成させ、前記フェイル検出信号に基づいて前記第１システムデータまたは前記第１システムデータと同一の第２システムデータとを出力する第１メモリ部と、
    前記第１メモリ部と通信し、前記第１システムデータまたは前記第２システムデータを保存する第２メモリ部と、を含むことを特徴とする半導体メモリ装置。
12. 前記第１メモリ部は、
    前記第１システムデータを保存する第１ブロックと前記第２システムデータを保存する第２ブロックとを含むメモリセルアレイと、
    前記ＣＰＵによって発生したＥＣＣ検出制御信号に応答して前記第１システムデータまたは前記第２システムデータが欠陷のあるデータであるか否かを判断し、該判断結果として前記フェイル検出信号を生成させるＥＣＣ検出ブロックと、
    前記リセット信号に応答して前記第１システムデータを前記第２メモリ部に伝送し、前記ＥＣＣ検出ブロックによって発生した前記フェイル検出信号に基づいて前記第２システムデータを前記第２メモリ部に伝送するコントローラと、を含むことを特徴とする請求項１１に記載の半導体メモリ装置。
13. 前記コントローラは、
    前記第１ブロックに連関したアドレスまたは前記第２ブロックに連関したアドレスを保存するメモリユニットと、
    前記メモリユニットと通信し、前記リセット信号に応答して前記第１ブロックのアドレスによって指定された前記第１システムデータを前記第２メモリ部に伝送し、前記ＥＣＣ検出ブロックから出力された前記フェイル検出信号に基づいて前記第２ブロックのアドレスに指定された前記第２システムデータを前記第２メモリ部に伝送するコントロールユニットと、を含むことを特徴とする請求項１２に記載の半導体メモリ装置。
14. 前記第１システムデータと前記第２システムデータとは、前記半導体メモリ装置のブーティングデータまたはＯＴＰブロックに保存されたデータに対応することを特徴とする請求項１１に記載の半導体メモリ装置。

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