JP2008191381A - 表示装置 - Google Patents
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Abstract
【課題】表示パネルの上下の額縁サイズを縮小しつつ、映像線駆動回路を表示パネルの横側に実装する。
【解決手段】複数の映像線を有する表示パネルと、各映像線に映像電圧を供給する映像線駆動回路とを備え、映像線駆動回路は、制御回路と、複数の取込パルスを出力するシフトレジスタ回路とを有し、シフトレジスタ回路は、第１シフトレジスト回路と第２シフトレジスト回路の２つに分割されており、第１シフトレジスト回路は、両端に第１動作制御回路と第２動作制御回路とを有し、第２シフトレジスト回路は、両端に第３動作制御回路と第４動作制御回路とを有し、制御回路は、第１シフトレジスト回路の第１動作制御回路と第２動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力し、また、第２シフトレジスト回路の第３動作制御回路と第４動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力する。
【選択図】図１
【解決手段】複数の映像線を有する表示パネルと、各映像線に映像電圧を供給する映像線駆動回路とを備え、映像線駆動回路は、制御回路と、複数の取込パルスを出力するシフトレジスタ回路とを有し、シフトレジスタ回路は、第１シフトレジスト回路と第２シフトレジスト回路の２つに分割されており、第１シフトレジスト回路は、両端に第１動作制御回路と第２動作制御回路とを有し、第２シフトレジスト回路は、両端に第３動作制御回路と第４動作制御回路とを有し、制御回路は、第１シフトレジスト回路の第１動作制御回路と第２動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力し、また、第２シフトレジスト回路の第３動作制御回路と第４動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力する。
【選択図】図１
Description
本発明は、表示装置に係り、特に、表示パネルの短辺側あるいは長辺側に実装可能な映像線駆動回路（ドレインドライバ）を備える表示装置に関する。
コンピュータやその他の情報機器の高精細度カラーモニター、あるいはテレビ受像機の表示デバイスとして、液晶表示モジュールが使用される。
液晶表示モジュールは、基本的には、少なくとも一方が透明なガラス等からなる二枚の（一対の）基板の間に、液晶層を挟持した、所謂、液晶表示パネルを有し、この液晶表示パネルの基板に形成した画素形成用の各種電極に選択的に電圧を印加して、所定の画素の点灯と消灯を行うもので、コントラスト性能、高速表示性能に優れている。
図７は、従来の液晶表示モジュールの概略構成を示すブロック図である。同図に示すように、液晶表示パネル（ＰＮＬ）は、複数の映像線（ＶＬ１〜ＶＬｎ）と、複数の走査線（ＧＬ１〜ＧＬｍ）とを有する。
また、液晶表示パネル（ＰＮＬ）は、複数のサブピクセルを有するが、各サブピクセルは、薄膜トランジスタ（ＴＦＴ）と、薄膜トランジスタ（ＴＦＴ）のソース電極（または、ドレイン電極）に接続される画素電極（ＰＸ）と、画素電極（ＰＸ）と液晶層と対向する対向電極（ＣＴ）とを有する。なお、Ｃｌｃは液晶層を等価的に示す液晶容量、Ｃａｄｄは、対向電極（ＣＴ）と画素電極（ＰＸ）との間に形成された保持容量である。
液晶表示モジュールは、基本的には、少なくとも一方が透明なガラス等からなる二枚の（一対の）基板の間に、液晶層を挟持した、所謂、液晶表示パネルを有し、この液晶表示パネルの基板に形成した画素形成用の各種電極に選択的に電圧を印加して、所定の画素の点灯と消灯を行うもので、コントラスト性能、高速表示性能に優れている。
図７は、従来の液晶表示モジュールの概略構成を示すブロック図である。同図に示すように、液晶表示パネル（ＰＮＬ）は、複数の映像線（ＶＬ１〜ＶＬｎ）と、複数の走査線（ＧＬ１〜ＧＬｍ）とを有する。
また、液晶表示パネル（ＰＮＬ）は、複数のサブピクセルを有するが、各サブピクセルは、薄膜トランジスタ（ＴＦＴ）と、薄膜トランジスタ（ＴＦＴ）のソース電極（または、ドレイン電極）に接続される画素電極（ＰＸ）と、画素電極（ＰＸ）と液晶層と対向する対向電極（ＣＴ）とを有する。なお、Ｃｌｃは液晶層を等価的に示す液晶容量、Ｃａｄｄは、対向電極（ＣＴ）と画素電極（ＰＸ）との間に形成された保持容量である。
列方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のドレイン電極（または、ソース電極）は、それぞれ映像線（ＶＬ１〜ＶＬｎ）に接続され、各映像線（ＶＬ１〜ＶＬｎ）は、表示データに対応する映像電圧を供給する映像線駆動回路（ドレインドライバともいう；ＤＲＶ）に接続される。
また、行方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（ＧＬ１〜ＧＬｍ）に接続され、各走査線（ＧＬ１〜ＧＬｍ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給する走査線駆動回路（ゲートドライバともいう；ＧＤＲＶ）に接続される。
液晶表示パネル（ＰＮＬ）に画像を表示する際、走査線駆動回路（ＧＤＲＶ）は、走査線（ＧＬ１〜ＧＬｍ）を上から下に向かって（ＧＬ１→ＧＬｍの順番で）、あるいは、下から上に向かって（ＧＬｍ→ＧＬ１の順番で）選択し、一方で、ある走査線の選択期間中に、映像線駆動回路（ＤＲＶ）は、表示データに対応する映像電圧を映像線（ＶＬ１〜ＶＬｎ）に供給する。
映像線（ＶＬ１〜ＶＬｎ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に出力され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（Ｃｌｃ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
また、行方向に配置された各サブピクセルの薄膜トランジスタ（ＴＦＴ）のゲート電極は、それぞれ走査線（ＧＬ１〜ＧＬｍ）に接続され、各走査線（ＧＬ１〜ＧＬｍ）は、１水平走査時間、薄膜トランジスタ（ＴＦＴ）のゲートに走査電圧（正または負のバイアス電圧）を供給する走査線駆動回路（ゲートドライバともいう；ＧＤＲＶ）に接続される。
液晶表示パネル（ＰＮＬ）に画像を表示する際、走査線駆動回路（ＧＤＲＶ）は、走査線（ＧＬ１〜ＧＬｍ）を上から下に向かって（ＧＬ１→ＧＬｍの順番で）、あるいは、下から上に向かって（ＧＬｍ→ＧＬ１の順番で）選択し、一方で、ある走査線の選択期間中に、映像線駆動回路（ＤＲＶ）は、表示データに対応する映像電圧を映像線（ＶＬ１〜ＶＬｎ）に供給する。
映像線（ＶＬ１〜ＶＬｎ）に供給された電圧は、薄膜トランジスタ（ＴＦＴ）を経由して、画素電極（ＰＸ）に出力され、最終的に、保持容量（Ｃａｄｄ）と、液晶容量（Ｃｌｃ）に電荷がチャージされ、液晶分子をコントロールすることにより画像が表示される。
図７に示すように、従来の液晶表示モジュールでは、液晶表示パネルの下側（液晶表示パネルの２つの長辺の中の一方の長辺の外側）に、映像線駆動回路（ＤＲＶ）が実装される。
一方、近年、液晶表示パネル（ＰＮＬ）の上下の額縁サイズを縮小したいという要求があり、この要求を満たすための手法として、図８に示すように、液晶表示パネル（ＰＮＬ）の横側（液晶表示パネルの２つの短辺の中の一方の短辺の外側）に、映像線駆動回路（ＤＲＶ）を実装することが有効である。
しかしながら、従来の映像線駆動回路（ＤＲＶ）を液晶表示パネル（ＰＮＬ）の横側に実装すると、映像線（ＶＬ１〜ＶＬｎ）と映像線駆動回路（ＤＲＶ）の映像電圧出力端子とを接続するための接続配線を、液晶表示パネル（ＰＮＬ）の上側、あるいは下側に設ける必要があり、額縁サイズが大きくなるという問題点がある。
そのため、図８に示すように、映像線（ＶＬ１〜ＶＬｎ）を、第１グループの映像線（ＶＬ１〜ＶＬｎ／２）と、第２グループの映像線（ＶＬ（ｎ／２＋１）〜ＶＬｎ）とに２分割し、第１グループのそれぞれの映像線（ＶＬ１〜ＶＬｎ／２）を、液晶表示パネル（ＰＮＬ）の上側に設けられた接続配線（ＶＬ（ｎ／２＋１）〜ＶＬｎ）を介して、映像線駆動回路（ＤＲＶ）の映像電圧出力端子に接続し、第２グループのそれぞれの映像線（ＶＬ（ｎ／２＋１）〜ＶＬｎ）を、液晶表示パネル（ＰＮＬ）の下側に設けられた接続配線（ＫＬ１〜ＫＬｎ／２）を介して、映像線駆動回路（ＤＲＶ）の映像電圧出力端子に接続する必要がある。
一方、近年、液晶表示パネル（ＰＮＬ）の上下の額縁サイズを縮小したいという要求があり、この要求を満たすための手法として、図８に示すように、液晶表示パネル（ＰＮＬ）の横側（液晶表示パネルの２つの短辺の中の一方の短辺の外側）に、映像線駆動回路（ＤＲＶ）を実装することが有効である。
しかしながら、従来の映像線駆動回路（ＤＲＶ）を液晶表示パネル（ＰＮＬ）の横側に実装すると、映像線（ＶＬ１〜ＶＬｎ）と映像線駆動回路（ＤＲＶ）の映像電圧出力端子とを接続するための接続配線を、液晶表示パネル（ＰＮＬ）の上側、あるいは下側に設ける必要があり、額縁サイズが大きくなるという問題点がある。
そのため、図８に示すように、映像線（ＶＬ１〜ＶＬｎ）を、第１グループの映像線（ＶＬ１〜ＶＬｎ／２）と、第２グループの映像線（ＶＬ（ｎ／２＋１）〜ＶＬｎ）とに２分割し、第１グループのそれぞれの映像線（ＶＬ１〜ＶＬｎ／２）を、液晶表示パネル（ＰＮＬ）の上側に設けられた接続配線（ＶＬ（ｎ／２＋１）〜ＶＬｎ）を介して、映像線駆動回路（ＤＲＶ）の映像電圧出力端子に接続し、第２グループのそれぞれの映像線（ＶＬ（ｎ／２＋１）〜ＶＬｎ）を、液晶表示パネル（ＰＮＬ）の下側に設けられた接続配線（ＫＬ１〜ＫＬｎ／２）を介して、映像線駆動回路（ＤＲＶ）の映像電圧出力端子に接続する必要がある。
しかしながら、図８に示すように、液晶表示パネル（ＰＮＬ）の上下に、（ＫＬ１〜ＫＬｎ／２）と（ＫＬ（ｎ／２＋１）〜ＫＬｎ）の接続配線を配置する場合には、映像線駆動回路（ＤＲＶ）の映像電圧出力端子から出力する表示データの順番を、接続配線の割付に応じて入れ替える必要があり、従来の映像線駆動回路（ＤＲＶ）では対応することができなかった。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、表示パネルの上下の額縁サイズを縮小しつつ、映像線駆動回路を表示パネルの横側に実装することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、表示パネルの上下の額縁サイズを縮小しつつ、映像線駆動回路を表示パネルの横側に実装することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
（１）複数の映像線を有する表示パネルと、前記各映像線に映像電圧を供給する映像線駆動回路とを備え、前記映像線駆動回路は、制御回路と、複数の取込パルスを出力するシフトレジスタ回路とを有する表示装置であって、前記シフトレジスタ回路は、第１シフトレジスト回路と第２シフトレジスト回路の２つに分割されており、前記第１シフトレジスト回路は、両端に第１動作制御回路と第２動作制御回路とを有し、前記第２シフトレジスト回路は、両端に第３動作制御回路と第４動作制御回路とを有し、前記制御回路は、前記第１シフトレジスト回路の前記第１動作制御回路と前記第２動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力し、また、前記第２シフトレジスト回路の前記第３動作制御回路と前記第４動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力する。
（２）（１）において、前記映像線駆動回路は、前記シフトレジスタ回路から順次出力される取込パルスに基づき、外部から入力される複数の表示データを順次ラッチするビットラッチ回路と、前記ビットラッチ回路にラッチされた複数の表示データをラッチするラインラッチ回路と、前記ラインラッチ回路にラッチされた複数の表示データに基づき、当該表示データに対応する複数の映像電圧を生成するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路から出力される複数の映像電圧を、それぞれ対応する映像線に出力する出力回路とを有する。
（３）（１）または（２）において、前記第１シフトレジスト回路および前記第２シフトレジスト回路には、前記取込パルスを生成して出力する以外の期間には、動作クロックが入力されない。
（１）複数の映像線を有する表示パネルと、前記各映像線に映像電圧を供給する映像線駆動回路とを備え、前記映像線駆動回路は、制御回路と、複数の取込パルスを出力するシフトレジスタ回路とを有する表示装置であって、前記シフトレジスタ回路は、第１シフトレジスト回路と第２シフトレジスト回路の２つに分割されており、前記第１シフトレジスト回路は、両端に第１動作制御回路と第２動作制御回路とを有し、前記第２シフトレジスト回路は、両端に第３動作制御回路と第４動作制御回路とを有し、前記制御回路は、前記第１シフトレジスト回路の前記第１動作制御回路と前記第２動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力し、また、前記第２シフトレジスト回路の前記第３動作制御回路と前記第４動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力する。
（２）（１）において、前記映像線駆動回路は、前記シフトレジスタ回路から順次出力される取込パルスに基づき、外部から入力される複数の表示データを順次ラッチするビットラッチ回路と、前記ビットラッチ回路にラッチされた複数の表示データをラッチするラインラッチ回路と、前記ラインラッチ回路にラッチされた複数の表示データに基づき、当該表示データに対応する複数の映像電圧を生成するＤ／Ａ変換回路と、前記Ｄ／Ａ変換回路から出力される複数の映像電圧を、それぞれ対応する映像線に出力する出力回路とを有する。
（３）（１）または（２）において、前記第１シフトレジスト回路および前記第２シフトレジスト回路には、前記取込パルスを生成して出力する以外の期間には、動作クロックが入力されない。
（４）（１）ないし（３）の何れかにおいて、前記映像線駆動回路は、前記表示パネルの前記映像線の延長方向と交差する２辺の中の一方の辺側に配置され、前記制御回路は、最初に、前記第１シフトレジスト回路の前記第１動作制御回路に前記スタートパルスを入力した後、前記第２シフトレジスト回路から最初に出力される前記取込パルスの出力タイミングに合わせて、前記第２シフトレジスト回路の前記第３動作制御回路に前記スタートパルスを入力し、あるいは、最初に、前記第２シフトレジスト回路の前記第４動作制御回路に前記スタートパルスを入力した後、前記第１シフトレジスト回路から最初に出力される前記取込パルスの出力タイミングに合わせて、前記第１シフトレジスト回路の前記第２動作制御回路に前記スタートパルスを入力する。
（５）（４）において、前記表示パネルは、複数の走査線を有し、前記複数の走査線に走査電圧を供給する走査線駆動回路を備え、前記映像線駆動回路は、長手方向の両端に前記走査線駆動回路を制御する第１制御信号生成回路と第２制御信号生成回路を有し、前記走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の一方の辺側に配置され、前記走査線駆動回路には、前記映像線駆動回路の前記第１制御信号生成回路と前記第２制御信号生成回路のいずれか一方から制御信号が供給される。
（５）（４）において、前記表示パネルは、複数の走査線を有し、前記複数の走査線に走査電圧を供給する走査線駆動回路を備え、前記映像線駆動回路は、長手方向の両端に前記走査線駆動回路を制御する第１制御信号生成回路と第２制御信号生成回路を有し、前記走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の一方の辺側に配置され、前記走査線駆動回路には、前記映像線駆動回路の前記第１制御信号生成回路と前記第２制御信号生成回路のいずれか一方から制御信号が供給される。
（６）（１）ないし（３）の何れかにおいて、前記映像線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の一方の辺側に配置され、前記複数の映像線は、第１グループと、第２グループとに分割され、前記第１グループのそれぞれの映像線は、前記表示パネルの前記映像線の延長方向と交差する２辺の中の一方の辺の外側に設けられた接続配線を介して、前記映像線駆動回路の前記第２シフトレジスト回路に対応する映像電圧出力端子に接続され、前記第２グループのそれぞれの映像線は、前記表示パネルの前記映像線の延長方向と交差する２辺の中の他方の辺の外側に設けられた接続配線を介して、前記映像線駆動回路の前記第１シフトレジスト回路に対応する映像電圧出力端子に接続され、前記制御回路は、最初に、前記第２シフトレジスト回路の前記第４動作制御回路に前記スタートパルスを入力した後、前記第１シフトレジスト回路から最初に出力される前記取込パルスの出力タイミングに合わせて、前記第１シフトレジスト回路の前記第１動作制御回路に前記スタートパルスを入力し、あるいは、最初に、前記第１シフトレジスト回路の前記第２動作制御回路に前記スタートパルスを入力した後、前記第２シフトレジスト回路から最初に出力される前記取込パルスの出力タイミングに合わせて、前記第２シフトレジスト回路の前記第３動作制御回路に前記スタートパルスを入力する。
（７）（６）において、前記表示パネルは、複数の走査線を有し、前記複数の走査線に走査電圧を供給する走査線駆動回路を備え、前記映像線駆動回路は、長手方向の両端に第１制御信号生成回路と第２制御信号生成回路を有し、前記走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の他方の辺側に配置され、前記走査線駆動回路には、前記映像線駆動回路の前記第１制御信号生成回路と前記第２制御信号生成回路のいずれか一方から制御信号が供給される。
（７）（６）において、前記表示パネルは、複数の走査線を有し、前記複数の走査線に走査電圧を供給する走査線駆動回路を備え、前記映像線駆動回路は、長手方向の両端に第１制御信号生成回路と第２制御信号生成回路を有し、前記走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の他方の辺側に配置され、前記走査線駆動回路には、前記映像線駆動回路の前記第１制御信号生成回路と前記第２制御信号生成回路のいずれか一方から制御信号が供給される。
（８）（６）において、前記表示パネルは、複数の走査線を有し、前記複数の走査線に走査電圧を供給する第１走査線駆動回路と第２走査線駆動回路を備え、前記映像線駆動回路は、長手方向の両端と中央部に第１制御信号生成回路ないし第３制御信号生成回路を有し、前記第１走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の他方の辺側に配置され、前記第２走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の一方の辺で、前記映像線駆動回路よりも前記表示パネル側に配置され、前記第１走査線駆動回路には、前記映像線駆動回路の長手方向の両端に設けられた前記第１制御信号生成回路と前記第３制御信号生成回路のいずれか一方から制御信号が供給され、前記第２走査線駆動回路には、前記映像線駆動回路の中央部に設けられた前記第２制御信号生成回路から制御信号が供給される。
（９）（１）ないし（８）の何れかにおいて、前記映像線は、第１の色ないし第ｍ（ｍ≧２）の色の映像線から構成され、前記各色の映像線を、前記映像線駆動回路の対応する映像電圧出力端子に接続する選択スイッチ回路を有する。
（１０）（９）において、前記映像線は、第１の色ないし第３の色の映像線から構成され、前記選択スイッチ回路は、１水平表示期間内の第１の期間に、前記第１の色の映像線と前記映像線駆動回路の対応する映像電圧出力端子とを接続し、１水平表示期間内の第２の期間に、前記第２の色の映像線と前記映像線駆動回路の対応する映像電圧出力端子とを接続し、１水平表示期間内の第３の期間に、前記第３の色の映像線と前記映像線駆動回路の対応する映像電圧出力端子とを接続する。
（９）（１）ないし（８）の何れかにおいて、前記映像線は、第１の色ないし第ｍ（ｍ≧２）の色の映像線から構成され、前記各色の映像線を、前記映像線駆動回路の対応する映像電圧出力端子に接続する選択スイッチ回路を有する。
（１０）（９）において、前記映像線は、第１の色ないし第３の色の映像線から構成され、前記選択スイッチ回路は、１水平表示期間内の第１の期間に、前記第１の色の映像線と前記映像線駆動回路の対応する映像電圧出力端子とを接続し、１水平表示期間内の第２の期間に、前記第２の色の映像線と前記映像線駆動回路の対応する映像電圧出力端子とを接続し、１水平表示期間内の第３の期間に、前記第３の色の映像線と前記映像線駆動回路の対応する映像電圧出力端子とを接続する。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、表示パネルの上下の額縁サイズを縮小しつつ、映像線駆動回路を表示パネルの横側に実装することが可能となる。
本発明の表示装置によれば、表示パネルの上下の額縁サイズを縮小しつつ、映像線駆動回路を表示パネルの横側に実装することが可能となる。
以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の映像線駆動回路（ＤＲＶ）の概略構成を示すブロック図である。図１に示すように、本実施例の映像線駆動回路（ＤＲＶ）は、制御回路１０と、シフトレジスタ回路（１１ａ，１１ｂ）と、ビットラッチ回路１２と、ラインラッチ回路１３と、Ｄ／Ａ変換回路（１４ａ，１４ｂ）と、出力回路（１５ａ，１５ｂ）と、走査線制御信号・対向電圧生成回路（１６ａ，１６ｂ，１６ｃ）と、階調電圧生成回路１７とを有する。
本実施例では、外部から入力される表示データ（ＤＡＴＡ）は、Ｒ，Ｇ，Ｂの各色毎６ビットの１８ビットで構成される。階調電圧生成回路１７は、内部の電源回路（図示せず）から入力される９値の階調基準電圧から６４（２６）階調分の階調電圧を生成する。
また、本実施例の映像線駆動回路（ＤＲＶ）のシフトレジスタ回路（１１ａ，１１ｂ）は、外部から入力されるドットクロック（ＤＣＬＫ）に基づき、ドットクロック（ＤＣＬＫ）に同期した取込みパルスを生成する。なお、図１では、シフトレジスタ回路（１１ａ，１１ｂ）から出力される取込みパルスを、ＳＣＫ１〜ＳＣＫ３２１で表している。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１は、本発明の実施例の映像線駆動回路（ＤＲＶ）の概略構成を示すブロック図である。図１に示すように、本実施例の映像線駆動回路（ＤＲＶ）は、制御回路１０と、シフトレジスタ回路（１１ａ，１１ｂ）と、ビットラッチ回路１２と、ラインラッチ回路１３と、Ｄ／Ａ変換回路（１４ａ，１４ｂ）と、出力回路（１５ａ，１５ｂ）と、走査線制御信号・対向電圧生成回路（１６ａ，１６ｂ，１６ｃ）と、階調電圧生成回路１７とを有する。
本実施例では、外部から入力される表示データ（ＤＡＴＡ）は、Ｒ，Ｇ，Ｂの各色毎６ビットの１８ビットで構成される。階調電圧生成回路１７は、内部の電源回路（図示せず）から入力される９値の階調基準電圧から６４（２６）階調分の階調電圧を生成する。
また、本実施例の映像線駆動回路（ＤＲＶ）のシフトレジスタ回路（１１ａ，１１ｂ）は、外部から入力されるドットクロック（ＤＣＬＫ）に基づき、ドットクロック（ＤＣＬＫ）に同期した取込みパルスを生成する。なお、図１では、シフトレジスタ回路（１１ａ，１１ｂ）から出力される取込みパルスを、ＳＣＫ１〜ＳＣＫ３２１で表している。
ビットラッチ回路１２は、シフトレジスタ回路（１１ａ，１１ｂ）から出力される取込みパルスに基づき、外部から入力される表示データを順次取り込む。なお、図１では、ビットラッチ回路１２に格納された表示データをＤＢ１〜ＤＢ３２１で表している。
ラインラッチ回路１３は、制御回路１０から出力される出力タイミング制御用クロック（ＣＬ１）に基づき、ビットラッチ回路１２に格納された表示データを一括して取り込む。なお、図１では、ラインラッチ回路１３に格納された表示データをＤＬ１〜ＤＬ３２１で表している。
Ｄ／Ａ変換回路（１４ａ，１４ｂ）は、階調電圧生成回路１７で生成された６４階調の階調電圧の中から、ラインラッチ回路１３に格納された表示データに対応する階調電圧を選択して出力する。
出力回路（１５ａ，１５ｂ）は、Ｄ／Ａ変換回路（１４ａ，１４ｂ）から出力される階調電圧を増幅（電流増幅）して、それぞれ対応する映像電圧出力端子に出力する。なお、図１では、出力回路（１５ａ，１５ｂ）から出力される階調電圧をＳ１〜Ｓ３２１で表し、また、映像電圧出力端子をＳＥＧ１〜ＳＥＧ３２１で表している。
また、走査線制御信号・対向電圧生成回路（１６ａ，１６ｂ，１６ｃ）は、走査線駆動回路（ＧＤＲＶ）に出力する走査線制御信号と、対向電極に出力する対向電圧（ＶＣＯＭ）を生成する。
ラインラッチ回路１３は、制御回路１０から出力される出力タイミング制御用クロック（ＣＬ１）に基づき、ビットラッチ回路１２に格納された表示データを一括して取り込む。なお、図１では、ラインラッチ回路１３に格納された表示データをＤＬ１〜ＤＬ３２１で表している。
Ｄ／Ａ変換回路（１４ａ，１４ｂ）は、階調電圧生成回路１７で生成された６４階調の階調電圧の中から、ラインラッチ回路１３に格納された表示データに対応する階調電圧を選択して出力する。
出力回路（１５ａ，１５ｂ）は、Ｄ／Ａ変換回路（１４ａ，１４ｂ）から出力される階調電圧を増幅（電流増幅）して、それぞれ対応する映像電圧出力端子に出力する。なお、図１では、出力回路（１５ａ，１５ｂ）から出力される階調電圧をＳ１〜Ｓ３２１で表し、また、映像電圧出力端子をＳＥＧ１〜ＳＥＧ３２１で表している。
また、走査線制御信号・対向電圧生成回路（１６ａ，１６ｂ，１６ｃ）は、走査線駆動回路（ＧＤＲＶ）に出力する走査線制御信号と、対向電極に出力する対向電圧（ＶＣＯＭ）を生成する。
本実施例は、シフトレジスタ回路を、第１シフトレジスト回路（１１ａ）と、第２シフトレジスト回路（１１ｂ）の左右２つに２分割し、第１シフトレジスト回路（１１ａ）の両端に、第１動作制御回路（ＳＴＨＬＬ）と第２動作制御回路（ＳＴＨＬＲ）を配置するとともに、第２シフトレジスト回路（１１ｂ）の両端に、第３動作制御回路（ＳＴＨＲＬ）と第４動作制御回路（ＳＴＨＲＲ）を配置したことを特徴とする。
そして、制御回路１０が、第１シフトレジスト回路（１１ａ）の第１動作制御回路（ＳＴＨＬＬ）と第２動作制御回路（ＳＴＨＬＲ）の中から１つの動作制御回路を選択してスタートパルスを入力し、同じく、第２シフトレジスト回路（１１ｂ）の第３動作制御回路（ＳＴＨＲＬ）と第４動作制御回路（ＳＴＨＲＲ）の中から１つの動作制御回路を選択してスタートパルスを入力することを特徴とする。
さらに、映像線駆動回路（ＤＲＶ）の長手方向の両端に２個の走査線制御信号・対向電圧生成回路（１６ａ，１６ｃ）と、映像線駆動回路（ＤＲＶ）の長手方向の中央に１個の走査線制御信号・対向電圧生成回路（１６ｂ）を設けたことを特徴とする。
そして、制御回路１０が、第１シフトレジスト回路（１１ａ）の第１動作制御回路（ＳＴＨＬＬ）と第２動作制御回路（ＳＴＨＬＲ）の中から１つの動作制御回路を選択してスタートパルスを入力し、同じく、第２シフトレジスト回路（１１ｂ）の第３動作制御回路（ＳＴＨＲＬ）と第４動作制御回路（ＳＴＨＲＲ）の中から１つの動作制御回路を選択してスタートパルスを入力することを特徴とする。
さらに、映像線駆動回路（ＤＲＶ）の長手方向の両端に２個の走査線制御信号・対向電圧生成回路（１６ａ，１６ｃ）と、映像線駆動回路（ＤＲＶ）の長手方向の中央に１個の走査線制御信号・対向電圧生成回路（１６ｂ）を設けたことを特徴とする。
以下、本実施例の映像線駆動回路（ＤＲＶ）の実装例について説明する。
図２は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。図２に示す液晶表示パネルは、サブピクセルの総数は、230400{=（320×3）×240}個であるが、図２に示すように、隣接する表示ラインにおいて、Ｒ，Ｇ，Ｂの同じ色のサブピクセルが重ならず、１サブピクセル分左右にずれるように、同じ色のサブピクセルが表示ライン毎にジグザグ状に配置される。即ち、図２に示す例では、ｎ番目のＧのサブピクセルは、（ｎ＋１）番目の表示ラインでは、ｎ番目の表示ラインのＲのサブピクセルの下に位置するように配置され、（ｎ＋２）番目の表示ラインでは、ｎ番目のＧのサブピクセル下に位置するように配置される。
そのため、図２に示す液晶表示パネル（ＰＮＬ）では、Ｒの映像線（ＶＬ）の本数（３２１）が、他のＧ、Ｂの映像線（ＶＬ）の本数（３２０）よりも、１本多くなっている。
また、図２、および図５に示す液晶表示パネル（ＰＮＬ）のサブピクセルの等価回路は、図７、図８に示す等価回路と同じである。
ここで、図２に示す液晶表示パネル（ＰＮＬ）は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が形成される第１の基板と、カラーフィルタ等が形成される第２の基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板側に設けられる。ＩＰＳ方式の場合は、第１の基板側に設けられる。また、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
図２は、本発明の実施例の液晶表示モジュールの概略構成を示すブロック図である。図２に示す液晶表示パネルは、サブピクセルの総数は、230400{=（320×3）×240}個であるが、図２に示すように、隣接する表示ラインにおいて、Ｒ，Ｇ，Ｂの同じ色のサブピクセルが重ならず、１サブピクセル分左右にずれるように、同じ色のサブピクセルが表示ライン毎にジグザグ状に配置される。即ち、図２に示す例では、ｎ番目のＧのサブピクセルは、（ｎ＋１）番目の表示ラインでは、ｎ番目の表示ラインのＲのサブピクセルの下に位置するように配置され、（ｎ＋２）番目の表示ラインでは、ｎ番目のＧのサブピクセル下に位置するように配置される。
そのため、図２に示す液晶表示パネル（ＰＮＬ）では、Ｒの映像線（ＶＬ）の本数（３２１）が、他のＧ、Ｂの映像線（ＶＬ）の本数（３２０）よりも、１本多くなっている。
また、図２、および図５に示す液晶表示パネル（ＰＮＬ）のサブピクセルの等価回路は、図７、図８に示す等価回路と同じである。
ここで、図２に示す液晶表示パネル（ＰＮＬ）は、画素電極（ＰＸ）、薄膜トランジスタ（ＴＦＴ）等が形成される第１の基板と、カラーフィルタ等が形成される第２の基板とを、所定の間隙を隔てて重ね合わせ、該両基板間の周縁部近傍に枠状に設けたシール材により、両基板を貼り合わせると共に、シール材の一部に設けた液晶封入口から両基板間のシール材の内側に液晶を封入、封止し、さらに、両基板の外側に偏光板を貼り付けて構成される。
なお、対向電極（ＣＴ）は、ＴＮ方式やＶＡ方式の液晶表示パネルであれば第２の基板側に設けられる。ＩＰＳ方式の場合は、第１の基板側に設けられる。また、本発明は、液晶パネルの内部構造とは関係がないので、液晶パネルの内部構造の詳細な説明は省略する。さらに、本発明は、どのような構造の液晶パネルであっても適用可能である。
図２に示す液晶表示モジュールは、映像線駆動回路（ＤＲＶ）を、液晶表示パネル（ＰＮＬ）の下側（映像線（ＶＬ）の延長方向と交差する２辺の中の一方の辺の外側）に配置した実施例である。
本実施例では、映像線駆動回路（ＤＲＶ）の映像電圧出力端子（ＳＥＧ１〜ＳＥＧ３２１）と、Ｒ，Ｇ，Ｂ用の映像線（ＶＬ）との間に、選択スイッチ回路（ＳＷＤ）が設けられる。この選択スイッチ回路（ＳＷＤ）は、映像線駆動回路（ＤＲＶ）の制御回路１０により制御される。
選択スイッチ回路（ＳＷＤ）は、制御回路１０の指示の下に、例えば、１水平表示期間内の第１の期間に、Ｒの映像線と映像線駆動回路（ＤＲＶ）の対応する映像電圧出力端子とを接続し、１水平表示期間内の第２の期間に、Ｇの映像線と映像線駆動回路（ＤＲＶ）の対応する映像電圧出力端子とを接続し、１水平表示期間内の第３の期間に、Ｂの映像線と映像線駆動回路（ＤＲＶ）の対応する映像電圧出力端子とを接続する。
本実施例では、映像線駆動回路（ＤＲＶ）の映像電圧出力端子（ＳＥＧ１〜ＳＥＧ３２１）と、Ｒ，Ｇ，Ｂ用の映像線（ＶＬ）との間に、選択スイッチ回路（ＳＷＤ）が設けられる。この選択スイッチ回路（ＳＷＤ）は、映像線駆動回路（ＤＲＶ）の制御回路１０により制御される。
選択スイッチ回路（ＳＷＤ）は、制御回路１０の指示の下に、例えば、１水平表示期間内の第１の期間に、Ｒの映像線と映像線駆動回路（ＤＲＶ）の対応する映像電圧出力端子とを接続し、１水平表示期間内の第２の期間に、Ｇの映像線と映像線駆動回路（ＤＲＶ）の対応する映像電圧出力端子とを接続し、１水平表示期間内の第３の期間に、Ｂの映像線と映像線駆動回路（ＤＲＶ）の対応する映像電圧出力端子とを接続する。
図２において、ＧＤＲＶａは、逆スキャン用の走査線駆動回路であり、逆スキャン用の走査線駆動回路（ＧＤＲＶａ）は、液晶表示パネル（ＰＮＬ）の映像線（ＶＬ）の延長方向に沿う２辺の中の他方の辺側に配置される。逆スキャン用の走査線駆動回路（ＧＤＲＶａ）には、走査線制御信号・対向電圧生成回路（１６ａ）から走査線制御信号（ＧＣＳａ）が供給される。
また、ＧＤＲＶｂは、正スキャン用の走査線駆動回路であり、正スキャン用の走査線駆動回路（ＧＤＲＶｂ）は、液晶表示パネル（ＰＮＬ）の映像線（ＶＬ）の延長方向に沿う２辺の中の一方の辺側に配置される。正スキャン用の走査線駆動回路（ＧＤＲＶｂ）には、走査線制御信号・対向電圧生成回路（１６ｃ）から走査線制御信号（ＧＣＳｃ）が供給される。
なお、図２では、映像線駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、映像線駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板上に直接形成するようにしてもよい。同様に、映像線駆動回路（ＤＲＶ）の一部の回路を分割し、映像線駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、映像線駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板上に直接形成するようにしてもよい。さらに、映像線駆動回路（ＤＲＶ）あるいは映像線駆動回路（ＤＲＶ）の一部の回路を、ガラス基板上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
また、図２では、走査線駆動回路（ＧＤＲＶａ，ＧＤＲＶｂ）は、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板上に直接形成した場合を図示しているが、走査線駆動回路（ＧＤＲＶａ，ＧＤＲＶｂ）は、半導体チップで構成してもよい。
また、ＧＤＲＶｂは、正スキャン用の走査線駆動回路であり、正スキャン用の走査線駆動回路（ＧＤＲＶｂ）は、液晶表示パネル（ＰＮＬ）の映像線（ＶＬ）の延長方向に沿う２辺の中の一方の辺側に配置される。正スキャン用の走査線駆動回路（ＧＤＲＶｂ）には、走査線制御信号・対向電圧生成回路（１６ｃ）から走査線制御信号（ＧＣＳｃ）が供給される。
なお、図２では、映像線駆動回路（ＤＲＶ）は、１個の半導体チップで構成される場合を図示しているが、映像線駆動回路（ＤＲＶ）を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板上に直接形成するようにしてもよい。同様に、映像線駆動回路（ＤＲＶ）の一部の回路を分割し、映像線駆動回路（ＤＲＶ）を複数個の半導体チップで構成してもよく、映像線駆動回路（ＤＲＶ）の一部の回路を、例えば、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板上に直接形成するようにしてもよい。さらに、映像線駆動回路（ＤＲＶ）あるいは映像線駆動回路（ＤＲＶ）の一部の回路を、ガラス基板上に搭載する代わりに、フレキシブル配線基板上に形成するようにしてもよい。
また、図２では、走査線駆動回路（ＧＤＲＶａ，ＧＤＲＶｂ）は、半導体層に低温ポリシリコンを使用する薄膜トランジスタを用いて、ガラス基板上に直接形成した場合を図示しているが、走査線駆動回路（ＧＤＲＶａ，ＧＤＲＶｂ）は、半導体チップで構成してもよい。
図３は、本実施例において、外部から入力される表示データ（ＤＡＴＡ）の入力順と、映像線駆動回路（ＤＲＶ）の映像電圧出力端子（ＳＥＧ１〜ＳＥＧ３２１）から出力される表示データとを示す図である。
本実施例の映像線駆動回路（ＤＲＶ）には、図３の矢印Ａのように、Ｄ１からＤ３２１の順番に表示データ（ＤＡＴＡ）が入力される。
図４は、図２に示す映像線駆動回路（ＤＲＶ）のタイミングチャートを示す図である。なお、図４、および後述する図６において、ＳＣＫＥＬ，ＳＣＫＯＬは第１シフトレジスト回路（１１ａ）の動作クロック、ＳＣＫＥＲ，ＳＣＫＯＲは第２シフトレジスト回路（１１ｂ）の動作クロックである。ＳＣＫ＊は取込パルス、ＳＦＴ＊は取込パルス（ＳＣＫ＊）を生成するためのシフトクロック、Ｓ＊は、映像線駆動回路（ＤＲＶ）の映像電圧出力端子（ＳＥＧ１〜ＳＥＧ３２１）から出力されるデータの順番を示す。
図４に示すように、図２に示す液晶表示モジュールでは、正スキャン（図２の矢印Ａの方向）時に、映像線駆動回路（ＤＲＶ）の制御回路１０は、最初に、第１シフトレジスト回路（１１ａ）の第１動作制御回路（ＳＴＨＬＬ）にスタートパルスを入力（図４の（イ）参照）した後、第２シフトレジスト回路（１１ｂ）から最初に出力される取込パルスの出力タイミングに合わせて（即ち、外部から入力されるＤ１６１の表示データの入力タイミングに合わせて）、第２シフトレジスト回路（１１ｂ）の第３動作制御回路（ＳＴＨＲＬ）にスタートパルスを入力する（図４の（ロ）参照）。このとき、映像線駆動回路（ＤＲＶ）における、ＳＥＧ１〜ＳＥＧ３２１の映像電圧出力端子から出力される表示データは、図３の（ｂ）に示すようになる。
また、図２に示す液晶表示モジュールでは、逆スキャン（図２の矢印Ｂの方向）時に、映像線駆動回路（ＤＲＶ）の制御回路１０は、最初に、第２シフトレジスト回路（１１ｂ）の第４動作制御回路（ＳＴＨＲＲ）にスタートパルスを入力した後、第１シフトレジスト回路（１１ａ）から最初に出力される取込パルスの出力タイミングに合わせて（即ち、外部から入力されるＤ１６２の表示データの入力タイミングに合わせて）、第１シフトレジスト回路（１１ａ）の第２動作制御回路（ＳＴＨＬＲ）にスタートパルスを入力する。このとき、映像線駆動回路（ＤＲＶ）における、ＳＥＧ１〜ＳＥＧ３２１の映像電圧出力端子から出力される表示データは、図３の（ｃ）に示すようになる。
本実施例の映像線駆動回路（ＤＲＶ）には、図３の矢印Ａのように、Ｄ１からＤ３２１の順番に表示データ（ＤＡＴＡ）が入力される。
図４は、図２に示す映像線駆動回路（ＤＲＶ）のタイミングチャートを示す図である。なお、図４、および後述する図６において、ＳＣＫＥＬ，ＳＣＫＯＬは第１シフトレジスト回路（１１ａ）の動作クロック、ＳＣＫＥＲ，ＳＣＫＯＲは第２シフトレジスト回路（１１ｂ）の動作クロックである。ＳＣＫ＊は取込パルス、ＳＦＴ＊は取込パルス（ＳＣＫ＊）を生成するためのシフトクロック、Ｓ＊は、映像線駆動回路（ＤＲＶ）の映像電圧出力端子（ＳＥＧ１〜ＳＥＧ３２１）から出力されるデータの順番を示す。
図４に示すように、図２に示す液晶表示モジュールでは、正スキャン（図２の矢印Ａの方向）時に、映像線駆動回路（ＤＲＶ）の制御回路１０は、最初に、第１シフトレジスト回路（１１ａ）の第１動作制御回路（ＳＴＨＬＬ）にスタートパルスを入力（図４の（イ）参照）した後、第２シフトレジスト回路（１１ｂ）から最初に出力される取込パルスの出力タイミングに合わせて（即ち、外部から入力されるＤ１６１の表示データの入力タイミングに合わせて）、第２シフトレジスト回路（１１ｂ）の第３動作制御回路（ＳＴＨＲＬ）にスタートパルスを入力する（図４の（ロ）参照）。このとき、映像線駆動回路（ＤＲＶ）における、ＳＥＧ１〜ＳＥＧ３２１の映像電圧出力端子から出力される表示データは、図３の（ｂ）に示すようになる。
また、図２に示す液晶表示モジュールでは、逆スキャン（図２の矢印Ｂの方向）時に、映像線駆動回路（ＤＲＶ）の制御回路１０は、最初に、第２シフトレジスト回路（１１ｂ）の第４動作制御回路（ＳＴＨＲＲ）にスタートパルスを入力した後、第１シフトレジスト回路（１１ａ）から最初に出力される取込パルスの出力タイミングに合わせて（即ち、外部から入力されるＤ１６２の表示データの入力タイミングに合わせて）、第１シフトレジスト回路（１１ａ）の第２動作制御回路（ＳＴＨＬＲ）にスタートパルスを入力する。このとき、映像線駆動回路（ＤＲＶ）における、ＳＥＧ１〜ＳＥＧ３２１の映像電圧出力端子から出力される表示データは、図３の（ｃ）に示すようになる。
図５は、本発明の実施例の液晶表示モジュールの変形例の概略構成を示すブロック図である。以下、図５に示す液晶表示モジュールについて、図１に示す液晶表示モジュールとの相違点を中心に説明する。
図５に示す液晶表示モジュールは、映像線駆動回路（ＤＲＶ）を、液晶表示パネル（ＰＮＬ）の横側（映像線（ＶＬ）の延長方向に沿う２辺の中の一方の辺の外側）に配置した実施例である。
図５に示す液晶表示モジュールでは、図８で説明したように、複数の映像線は、第１グループと、第２グループとに分割される。第１グループのそれぞれの映像線は、液晶表示パネル（ＰＮＬ）の上側（映像線（ＶＬ）の延長方向と交差する２辺の中の他方の辺の外側）に設けられた接続配線（ＫＬ１６１〜ＫＬ３２１）を介して、映像線駆動回路（ＤＲＶ）の第２シフトレジスト回路（１１ｂ）に対応する映像電圧出力端子（ＳＥＧ１６１〜ＳＥＧ３２１）に接続される。また、第２グループのそれぞれの映像線は、液晶表示パネル（ＰＮＬ）の下側（映像線（ＶＬ）の延長方向と交差する２辺の中の一方の辺の外側）に設けられた接続配線（ＫＬ１〜ＫＬ１６０）を介して、映像線駆動回路（ＤＲＶ）の第１シフトレジスト回路（１１ａ）に対応する映像電圧出力端子（ＳＥＧ１〜ＳＥＧ１６０）に接続される。
また、図５に示す液晶表示モジュールでは、逆スキャン用の走査線駆動回路（ＧＤＲＶａ）には、走査線制御信号・対向電圧生成回路（１６ａ）から走査線制御信号（ＧＣＳａ）が供給される。
また、走査線制御信号（ＧＣＳｃ）と、接続配線（ＫＬ１６１〜ＫＬ３２１）とが交差するため、正スキャン用の走査線駆動回路（ＧＤＲＶｂ）には、映像線駆動回路（ＤＲＶ）の長手方向の中央に設けられた走査線制御信号・対向電圧生成回路（１６ｂ）から走査線制御信号（ＧＣＳｂ）が供給される。
図５に示す液晶表示モジュールは、映像線駆動回路（ＤＲＶ）を、液晶表示パネル（ＰＮＬ）の横側（映像線（ＶＬ）の延長方向に沿う２辺の中の一方の辺の外側）に配置した実施例である。
図５に示す液晶表示モジュールでは、図８で説明したように、複数の映像線は、第１グループと、第２グループとに分割される。第１グループのそれぞれの映像線は、液晶表示パネル（ＰＮＬ）の上側（映像線（ＶＬ）の延長方向と交差する２辺の中の他方の辺の外側）に設けられた接続配線（ＫＬ１６１〜ＫＬ３２１）を介して、映像線駆動回路（ＤＲＶ）の第２シフトレジスト回路（１１ｂ）に対応する映像電圧出力端子（ＳＥＧ１６１〜ＳＥＧ３２１）に接続される。また、第２グループのそれぞれの映像線は、液晶表示パネル（ＰＮＬ）の下側（映像線（ＶＬ）の延長方向と交差する２辺の中の一方の辺の外側）に設けられた接続配線（ＫＬ１〜ＫＬ１６０）を介して、映像線駆動回路（ＤＲＶ）の第１シフトレジスト回路（１１ａ）に対応する映像電圧出力端子（ＳＥＧ１〜ＳＥＧ１６０）に接続される。
また、図５に示す液晶表示モジュールでは、逆スキャン用の走査線駆動回路（ＧＤＲＶａ）には、走査線制御信号・対向電圧生成回路（１６ａ）から走査線制御信号（ＧＣＳａ）が供給される。
また、走査線制御信号（ＧＣＳｃ）と、接続配線（ＫＬ１６１〜ＫＬ３２１）とが交差するため、正スキャン用の走査線駆動回路（ＧＤＲＶｂ）には、映像線駆動回路（ＤＲＶ）の長手方向の中央に設けられた走査線制御信号・対向電圧生成回路（１６ｂ）から走査線制御信号（ＧＣＳｂ）が供給される。
図６は、図５に示す映像線駆動回路（ＤＲＶ）のタイミングチャートを示す図である。
図６に示すように、図５に示す液晶表示モジュールでは、正スキャン（図２の矢印Ａの方向）時に、映像線駆動回路（ＤＲＶ）の制御回路１０は、最初に、第２シフトレジスト回路（１１ｂ）の第４動作制御回路（ＳＴＨＲＲ）にスタートパルスを入力（図６の（イ）参照）した後、第１シフトレジスト回路（１１ａ）から最初に出力される取込パルスの出力タイミングに合わせて（即ち、外部から入力されるＤ１６２の表示データの入力タイミングに合わせて）、第１シフトレジスト回路（１１ａ）の第１動作制御回路（ＳＴＨＬＬ）にスタートパルスを入力する（図６の（ロ）参照）。このとき、映像線駆動回路（ＤＲＶ）における、ＳＥＧ１〜ＳＥＧ３２１の映像電圧出力端子から出力される表示データは、図３の（ｄ）に示すようになる。
また、図５に示す液晶表示モジュールでは、逆スキャン（図２の矢印Ｂの方向）時に、映像線駆動回路（ＤＲＶ）の制御回路１０は、最初に、第１シフトレジスト回路（１１ａ）の第２動作制御回路（ＳＴＨＬＲ）にスタートパルスを入力した後、第２シフトレジスト回路（１１ｂ）から最初に出力される取込パルスの出力タイミングに合わせて、（即ち、外部から入力されるＤ１６１の表示データの入力タイミングに合わせて）、第２シフトレジスト回路（１１ｂ）の第４動作制御回路（ＳＴＨＲＲ）にスタートパルスを入力する。このとき、映像線駆動回路（ＤＲＶ）における、ＳＥＧ１〜ＳＥＧ３２１の映像電圧出力端子から出力される表示データは、図３の（ｅ）に示すようになる。
図６に示すように、図５に示す液晶表示モジュールでは、正スキャン（図２の矢印Ａの方向）時に、映像線駆動回路（ＤＲＶ）の制御回路１０は、最初に、第２シフトレジスト回路（１１ｂ）の第４動作制御回路（ＳＴＨＲＲ）にスタートパルスを入力（図６の（イ）参照）した後、第１シフトレジスト回路（１１ａ）から最初に出力される取込パルスの出力タイミングに合わせて（即ち、外部から入力されるＤ１６２の表示データの入力タイミングに合わせて）、第１シフトレジスト回路（１１ａ）の第１動作制御回路（ＳＴＨＬＬ）にスタートパルスを入力する（図６の（ロ）参照）。このとき、映像線駆動回路（ＤＲＶ）における、ＳＥＧ１〜ＳＥＧ３２１の映像電圧出力端子から出力される表示データは、図３の（ｄ）に示すようになる。
また、図５に示す液晶表示モジュールでは、逆スキャン（図２の矢印Ｂの方向）時に、映像線駆動回路（ＤＲＶ）の制御回路１０は、最初に、第１シフトレジスト回路（１１ａ）の第２動作制御回路（ＳＴＨＬＲ）にスタートパルスを入力した後、第２シフトレジスト回路（１１ｂ）から最初に出力される取込パルスの出力タイミングに合わせて、（即ち、外部から入力されるＤ１６１の表示データの入力タイミングに合わせて）、第２シフトレジスト回路（１１ｂ）の第４動作制御回路（ＳＴＨＲＲ）にスタートパルスを入力する。このとき、映像線駆動回路（ＤＲＶ）における、ＳＥＧ１〜ＳＥＧ３２１の映像電圧出力端子から出力される表示データは、図３の（ｅ）に示すようになる。
なお、本実施例では、図４、図６に示すように、第１シフトレジスト回路（１１ａ）および第２シフトレジスト回路（１１ｂ）には、取込パルスを生成して出力する以外の期間には、動作クロックが入力されない。これにより、消費電力を低減することが可能である。
即ち、図４に示すように、第１シフトレジスト回路（１１ａ）には、１水平表示期間内の前半の期間に、ＳＣＫＥＬとＳＣＫＯＬの動作クロックが入力され、第２シフトレジスト回路（１１ｂ）には、１水平表示期間内の後半の期間に、ＳＣＫＥＲとＳＣＫＯＲの動作クロックが入力される。なお、図４では、Ｔ１の期間において、第１シフトレジスト回路（１１ａ）と第２シフトレジスト回路（１１ｂ）には、それぞれＣＫＥＬとＳＣＫＯＬの動作クロックと、ＳＣＫＥＲとＳＣＫＯＲの動作クロックとが共に入力される。
また、図６に示すように、第１シフトレジスト回路（１１ａ）には、１水平表示期間内の後半の期間に、ＳＣＫＥＬとＳＣＫＯＬの動作クロックが入力され、第２シフトレジスト回路（１１ｂ）には、１水平表示期間内の前半の期間に、ＳＣＫＥＲとＳＣＫＯＲの動作クロックが入力される。なお、図６では、Ｔ２の期間において、第１シフトレジスト回路（１１ａ）と第２シフトレジスト回路（１１ｂ）には、それぞれＣＫＥＬとＳＣＫＯＬの動作クロックと、ＳＣＫＥＲとＳＣＫＯＲの動作クロックとが共に入力される。
また、前述までの説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、例えば、有機ＥＬ表示装置などのサブピクセルを有する表示装置全般に適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
即ち、図４に示すように、第１シフトレジスト回路（１１ａ）には、１水平表示期間内の前半の期間に、ＳＣＫＥＬとＳＣＫＯＬの動作クロックが入力され、第２シフトレジスト回路（１１ｂ）には、１水平表示期間内の後半の期間に、ＳＣＫＥＲとＳＣＫＯＲの動作クロックが入力される。なお、図４では、Ｔ１の期間において、第１シフトレジスト回路（１１ａ）と第２シフトレジスト回路（１１ｂ）には、それぞれＣＫＥＬとＳＣＫＯＬの動作クロックと、ＳＣＫＥＲとＳＣＫＯＲの動作クロックとが共に入力される。
また、図６に示すように、第１シフトレジスト回路（１１ａ）には、１水平表示期間内の後半の期間に、ＳＣＫＥＬとＳＣＫＯＬの動作クロックが入力され、第２シフトレジスト回路（１１ｂ）には、１水平表示期間内の前半の期間に、ＳＣＫＥＲとＳＣＫＯＲの動作クロックが入力される。なお、図６では、Ｔ２の期間において、第１シフトレジスト回路（１１ａ）と第２シフトレジスト回路（１１ｂ）には、それぞれＣＫＥＬとＳＣＫＯＬの動作クロックと、ＳＣＫＥＲとＳＣＫＯＲの動作クロックとが共に入力される。
また、前述までの説明では、本発明を液晶表示装置に適用した実施例について説明したが、本発明はこれに限定されるものではなく、本発明は、例えば、有機ＥＬ表示装置などのサブピクセルを有する表示装置全般に適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
１０ 制御回路
１１ａ，１１ｂ シフトレジスタ回路
１２ ビットラッチ回路
１３ ラインラッチ回路
１４ａ，１４ｂ Ｄ／Ａ変換回路
１５ａ，１５ｂ 出力回路
１６ａ，１６ｂ，１６ｃ 走査線制御信号・対向電圧生成回路
１７ 階調電圧生成回路
ＳＴＨＬＬ，ＳＴＨＬＲ，ＳＴＨＲＬ，ＳＴＨＲＲ 動作制御回路
ＰＮＬ 液晶表示パネル
ＤＲＶ 映像線駆動回路
ＧＤＲＶａ，ＧＤＲＶｂ 走査線駆動回路
ＶＬ１〜ＶＬｎ／２，ＶＬ（ｎ／２＋１）〜ＶＬｎ 映像線
ＧＬ１〜ＧＬｍ 走査線
ＴＦＴ 薄膜トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極
Ｃｌｃ 液晶容量
Ｃａｄｄ 保持容量
ＫＬ１〜ＫＬｎ／２，ＫＬ（ｎ／２＋１）〜ＫＬｎ 接続配線
１１ａ，１１ｂ シフトレジスタ回路
１２ ビットラッチ回路
１３ ラインラッチ回路
１４ａ，１４ｂ Ｄ／Ａ変換回路
１５ａ，１５ｂ 出力回路
１６ａ，１６ｂ，１６ｃ 走査線制御信号・対向電圧生成回路
１７ 階調電圧生成回路
ＳＴＨＬＬ，ＳＴＨＬＲ，ＳＴＨＲＬ，ＳＴＨＲＲ 動作制御回路
ＰＮＬ 液晶表示パネル
ＤＲＶ 映像線駆動回路
ＧＤＲＶａ，ＧＤＲＶｂ 走査線駆動回路
ＶＬ１〜ＶＬｎ／２，ＶＬ（ｎ／２＋１）〜ＶＬｎ 映像線
ＧＬ１〜ＧＬｍ 走査線
ＴＦＴ 薄膜トランジスタ
ＰＸ 画素電極
ＣＴ 対向電極
Ｃｌｃ 液晶容量
Ｃａｄｄ 保持容量
ＫＬ１〜ＫＬｎ／２，ＫＬ（ｎ／２＋１）〜ＫＬｎ 接続配線
Claims (10)
- 複数の映像線を有する表示パネルと、
前記各映像線に映像電圧を供給する映像線駆動回路とを備え、
前記映像線駆動回路は、制御回路と、
複数の取込パルスを出力するシフトレジスタ回路とを有する表示装置であって、
前記シフトレジスタ回路は、第１シフトレジスト回路と第２シフトレジスト回路の２つに分割されており、
前記第１シフトレジスト回路は、両端に第１動作制御回路と第２動作制御回路とを有し、
前記第２シフトレジスト回路は、両端に第３動作制御回路と第４動作制御回路とを有し、
前記制御回路は、前記第１シフトレジスト回路の前記第１動作制御回路と前記第２動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力し、また、前記第２シフトレジスト回路の前記第３動作制御回路と前記第４動作制御回路の中から１つの動作制御回路を選択してスタートパルスを入力することを特徴とする表示装置。 - 前記映像線駆動回路は、前記シフトレジスタ回路から順次出力される取込パルスに基づき、外部から入力される複数の表示データを順次ラッチするビットラッチ回路と、
前記ビットラッチ回路にラッチされた複数の表示データをラッチするラインラッチ回路と、
前記ラインラッチ回路にラッチされた複数の表示データに基づき、当該表示データに対応する複数の映像電圧を生成するＤ／Ａ変換回路と、
前記Ｄ／Ａ変換回路から出力される複数の映像電圧を、それぞれ対応する映像線に出力する出力回路とを有することを特徴とする請求項１に記載の表示装置。 - 前記第１シフトレジスト回路および前記第２シフトレジスト回路には、前記取込パルスを生成して出力する以外の期間には、動作クロックが入力されないことを特徴とする請求項１または請求項２に記載の表示装置。
- 前記映像線駆動回路は、前記表示パネルの前記映像線の延長方向と交差する２辺の中の一方の辺側に配置され、
前記制御回路は、最初に、前記第１シフトレジスト回路の前記第１動作制御回路に前記スタートパルスを入力した後、前記第２シフトレジスト回路から最初に出力される前記取込パルスの出力タイミングに合わせて、前記第２シフトレジスト回路の前記第３動作制御回路に前記スタートパルスを入力し、あるいは、最初に、前記第２シフトレジスト回路の前記第４動作制御回路に前記スタートパルスを入力した後、前記第１シフトレジスト回路から最初に出力される前記取込パルスの出力タイミングに合わせて、前記第１シフトレジスト回路の前記第２動作制御回路に前記スタートパルスを入力することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。 - 前記表示パネルは、複数の走査線を有し、
前記複数の走査線に走査電圧を供給する走査線駆動回路を備え、
前記映像線駆動回路は、長手方向の両端に前記走査線駆動回路を制御する第１制御信号生成回路と第２制御信号生成回路を有し、
前記走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の一方の辺側に配置され、
前記走査線駆動回路には、前記映像線駆動回路の前記第１制御信号生成回路と前記第２制御信号生成回路のいずれか一方から制御信号が供給されることを特徴とする請求項４に記載の表示装置。 - 前記映像線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の一方の辺側に配置され、
前記複数の映像線は、第１グループと、第２グループとに分割され、
前記第１グループのそれぞれの映像線は、前記表示パネルの前記映像線の延長方向と交差する２辺の中の一方の辺の外側に設けられた接続配線を介して、前記映像線駆動回路の前記第２シフトレジスト回路に対応する映像電圧出力端子に接続され、
前記第２グループのそれぞれの映像線は、前記表示パネルの前記映像線の延長方向と交差する２辺の中の他方の辺の外側に設けられた接続配線を介して、前記映像線駆動回路の前記第１シフトレジスト回路に対応する映像電圧出力端子に接続され、
前記制御回路は、最初に、前記第２シフトレジスト回路の前記第４動作制御回路に前記スタートパルスを入力した後、前記第１シフトレジスト回路から最初に出力される前記取込パルスの出力タイミングに合わせて、前記第１シフトレジスト回路の前記第１動作制御回路に前記スタートパルスを入力し、あるいは、最初に、前記第１シフトレジスト回路の前記第２動作制御回路に前記スタートパルスを入力した後、前記第２シフトレジスト回路から最初に出力される前記取込パルスの出力タイミングに合わせて、前記第２シフトレジスト回路の前記第３動作制御回路に前記スタートパルスを入力することを特徴とする請求項１ないし請求項３のいずれか１項に記載の表示装置。 - 前記表示パネルは、複数の走査線を有し、
前記複数の走査線に走査電圧を供給する走査線駆動回路を備え、
前記映像線駆動回路は、長手方向の両端に第１制御信号生成回路と第２制御信号生成回路を有し、
前記走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の他方の辺側に配置され、
前記走査線駆動回路には、前記映像線駆動回路の前記第１制御信号生成回路と前記第２制御信号生成回路のいずれか一方から制御信号が供給されることを特徴とする請求項６に記載の表示装置。 - 前記表示パネルは、複数の走査線を有し、
前記複数の走査線に走査電圧を供給する第１走査線駆動回路と第２走査線駆動回路を備え、
前記映像線駆動回路は、長手方向の両端と中央部に第１制御信号生成回路ないし第３制御信号生成回路を有し、
前記第１走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の他方の辺側に配置され、
前記第２走査線駆動回路は、前記表示パネルの前記映像線の延長方向に沿う２辺の中の一方の辺で、前記映像線駆動回路よりも前記表示パネル側に配置され、
前記第１走査線駆動回路には、前記映像線駆動回路の長手方向の両端に設けられた前記第１制御信号生成回路と前記第３制御信号生成回路のいずれか一方から制御信号が供給され、
前記第２走査線駆動回路には、前記映像線駆動回路の中央部に設けられた前記第２制御信号生成回路から制御信号が供給されることを特徴とする請求項６に記載の表示装置。 - 前記映像線は、第１の色ないし第ｍ（ｍ≧２）の色の映像線から構成され、
前記各色の映像線を、前記映像線駆動回路の対応する映像電圧出力端子に接続する選択スイッチ回路を有することを特徴とする請求項１ないし請求項８のいずれか１項に記載の表示装置。 - 前記映像線は、第１の色ないし第３の色の映像線から構成され、
前記選択スイッチ回路は、１水平表示期間内の第１の期間に、前記第１の色の映像線と前記映像線駆動回路の対応する映像電圧出力端子とを接続し、１水平表示期間内の第２の期間に、前記第２の色の映像線と前記映像線駆動回路の対応する映像電圧出力端子とを接続し、１水平表示期間内の第３の期間に、前記第３の色の映像線と前記映像線駆動回路の対応する映像電圧出力端子とを接続することを特徴とする請求項９に記載の表示装置。
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