JP2008187475A - パワーオンリセット回路 - Google Patents

Abstract

【課題】電源ラインに印加されたノイズによる誤動作を防止することのできるパワーオンリセット回路を提供する。
【解決手段】パワーオンリセット回路１は、１番目に投入されるロジック用正電圧電源ＶＤＤの立ち上がりから３番目に投入されるＬＣＤパネル用正電圧電源ＶＧＧの立ち上がりまでの時間を検知してセット信号Ｓを発生させるセット信号生成部１１と、そのセット信号Ｓによりセットされて内部回路用リセット信号を出力するフリップフロップ回路１２と、２番目に投入されるＬＣＤパネル用負電圧電源ＶＥＥの立ち下りを検知して発生させた信号を、ＬＣＤパネル用正電圧電源ＶＧＧの投入完了後まで遅延させ、ＬＣＤパネル用正電圧電源ＶＧＧの投入完了後のフリップフロップ回路１２をリセット状態のままにする、フリップフロップ用リセット信号Ｒとして出力するリセット信号生成部１３と、を備える。
【選択図】図１

Description

本発明は、パワーオンリセット回路に関する。

ＬＣＤ（液晶表示）パネルの走査線駆動回路を集積した半導体集積回路は、垂直シフトデータおよび垂直シフトクロックにもとづいて、ＬＣＤパネルの内部の複数の走査線をそれぞれ駆動する複数の駆動信号を生成する。このため、走査線駆動回路には、垂直シフトクロックに同期して垂直シフトデータを転送するシフトレジスタが設けられている。

このシフトレジスタは、低電圧の正電圧電源ＶＤＤと接地電位（基準電位）電源ＧＮＤで動作するが、ＬＣＤパネルは、高電圧の正電圧電源ＶＧＧと負電圧電源ＶＥＥで駆動されるため、走査線駆動回路を集積した半導体集積回路にはレベル変換回路も設けられる。

すなわち、走査線駆動回路を集積した半導体集積回路には、ロジック回路用電源としての正電圧電源ＶＤＤと基準電位電源ＧＮＤ、およびＬＣＤパネル用電源としての正電圧電源ＶＧＧと負電圧電源ＶＥＥが入力される。

この半導体集積回路へ電源を投入するときは、最初に、ロジック用正電圧電源ＶＤＤを投入し、その後、ＬＣＤパネル用正電圧電源ＶＧＧおよび負電圧電源ＶＥＥを投入する。

また、走査線駆動回路を集積した半導体集積回路には、電源投入時のシフトレジスタの初期値を固定させるためのリセット信号を発生するパワーオンリセット回路が設けられている。

従来、このパワーオンリセット回路として、上述の半導体集積回路への電源投入順序を利用した回路が提案されている（例えば、特許文献１参照。）。この従来のパワーオンリセット回路は、ロジック用正電圧電源ＶＤＤと基準電位電源ＧＮＤとの間に接続されたＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタからなるインバータを有し、このインバータへＬＣＤパネル用正電圧電源ＶＧＧを入力することにより、ロジック用正電圧電源ＶＤＤの立ち上りからＬＣＤパネル用正電圧電源ＶＧＧの立ち上がりまでの間、リセット信号を出力する。

このようなパワーオンリセット回路を設けることにより、走査線駆動回路のシフトレジスタは電源投入時にリセットされ、その初期状態の出力レベルが固定される。

ところが、近年のＬＣＤパネルの大画面化による走査線駆動回路の負荷の増大、また、半導体集積回路の微細化の進展による電源ラインの抵抗増加、などにより、半導体集積回路の電源ラインにノイズが増大し、その影響を受けて、従来のパワーオンリセット回路に誤動作が発生しやすくなったことが問題となっている。

この誤動作は、パワーオンリセット回路のインバータの入力であるＬＣＤパネル用正電圧電源ＶＧＧにノイズが印加され、インバータのしきい値よりもその電位が低下すると、インバータの出力が反転し、リセット信号が出力されることにより発生する。
特開２００６−２４１２２号公報 （第４ページ、図１）

そこで、本発明の目的は、電源ラインに印加されたノイズによる誤動作を防止することのできるパワーオンリセット回路を提供することにある。

本発明の一態様によれば、第１の電源、第２の電源、第３の電源の順に投入される電源投入シーケンスを有する半導体集積回路に搭載されるパワーオンリセット回路であって、前記第１の電源の投入から前記第３の電源の投入までの時間を検知してセット信号を発生させるセット信号生成手段と、前記セット信号によりセットされて内部回路用リセット信号を出力するフリップフロップ回路と、前記第２の電源の投入を検知して発生させた信号を前記第３の電源の投入完了後まで遅延させた信号を生成し、前記第３の電源の投入完了後の前記フリップフロップをリセット状態のままにする、フリップフロップ用リセット信号として出力するリセット信号生成手段とを備えることを特徴とするパワーオンリセット回路が提供される。

本発明によれば、電源ラインにノイズが印加されたときの半導体集積回路の誤動作を防止することができる。

以下、本発明の実施例を図面を参照して説明する。

図１は、本発明の実施例に係るパワーオンリセット回路の構成の例を示すブロック図である。

本実施例のパワーオンリセット回路１は、ＬＣＤパネルの走査線駆動回路を集積した半導体集積回路に設けられる。この走査線駆動回路を集積した半導体集積回路には、ロジック回路用電源としての正電圧電源ＶＤＤと接地電位電源ＧＮＤ、およびＬＣＤパネル用電源としての正電圧電源ＶＧＧと負電圧電源ＶＥＥが入力されるものとする。また、この半導体集積回路へ電源が投入されるときは、１番目に、ロジック用正電圧電源ＶＤＤが投入され、２番目に、ＬＣＤパネル用負電圧電源ＶＥＥが投入され、３番目に、ＬＣＤパネル用正電圧電源ＶＧＧが投入されるものとする。

本実施例のパワーオンリセット回路１は、１番目に投入されるロジック用正電圧電源ＶＤＤの立ち上がりから３番目に投入されるＬＣＤパネル用正電圧電源ＶＧＧの立ち上がりまでの時間を検知してセット信号Ｓを発生させるセット信号生成部１１と、そのセット信号Ｓによりセットされて内部回路用リセット信号を出力するフリップフロップ回路１２と、２番目に投入されるＬＣＤパネル用負電圧電源ＶＥＥの立ち下りを検知して発生させた信号を、ＬＣＤパネル用正電圧電源ＶＧＧの投入完了後まで遅延させ、ＬＣＤパネル用正電圧電源ＶＧＧの投入完了後のフリップフロップ回路１２をリセット状態のままにする、フリップフロップ用リセット信号Ｒとして出力するリセット信号生成部１３と、を備える。

セット信号生成部１１は、ロジック用正電圧電源ＶＤＤと接地電位電源ＧＮＤとの間に直列に接続されてインバータＩＶ１を形成するＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１を有する。このインバータＩＶ１の入力、すなわち、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１のそれぞれのゲート電極へは、ＬＣＤパネル用正電圧電源ＶＧＧが接続される。

したがって、セット信号生成部１１から出力されるセット信号Ｓは、ロジック用正電圧電源ＶＤＤの立ち上がりから、ＬＣＤパネル用正電圧電源ＶＧＧの電位がインバータＩＶ１のしきい値を超えるまでは‘１'となり、ＬＣＤパネル用正電圧電源ＶＧＧの電位がインバータＩＶ１のしきい値を超えた後は‘０'となる。

フリップフロップ回路１２は、２入力のＮＯＲゲートＮＲ１およびＮＲ２をたすき掛けに接続したセットリセット型のフリップフロップであり、ＮＯＲゲートＮＲ２の出力から内部回路用リセット信号を出力する。

このフリップフロップは、リセット信号Ｒが‘０'であるときにセット信号Ｓに‘１'が入力されたときに、内部回路用リセット信号として‘１'を出力し、リセット信号Ｒに‘１'が入力されたときは、セット信号Ｓの値に関らず、内部回路用リセット信号として‘０'を出力する。すなわち、フリップフロップ回路１２は、リセット優先式のフリップフロップである。また、セット信号Ｓ、リセット信号Ｒが、ともに‘０'であるときは、その直前の状態を保持する。

リセット信号生成部１３は、ロジック用正電圧電源ＶＤＤとＬＣＤパネル用負電圧電源ＶＥＥとの間に直列に接続された抵抗Ｒ１およびキャパシタＣ１を有する。この例では、抵抗Ｒ１とキャパシタＣ１の接続点から、フリップフロップ回路１２に対するリセット信号Ｒを出力する。

このリセット信号Ｒは、ロジック用正電圧電源ＶＤＤが投入されるとその電位の上昇に伴って上昇するが、ＬＣＤパネル用負電圧電源ＶＥＥが投入されると、その電位は、ＶＤＤ−｜ＶＥＥ｜まで急激に低下する。その後、電位は、抵抗Ｒ１とキャパシタＣ１で形成される時定数に従って、ロジック用正電圧電源ＶＤＤまで上昇する。

したがって、リセット信号Ｒは、その電位がＮＯＲゲートＮＲ２のしきい値以下である期間は、‘０'であり、その電位がＮＯＲゲートＮＲ２のしきい値を超えると‘１'となる。このリセット信号Ｒが‘０'である期間は、抵抗Ｒ１とキャパシタＣ１で形成される時定数を調整することにより任意に設定することができる。

なお、リセット信号生成部１３の回路構成は、図１に示した回路に限るものではなく、他の構成とすることもできる。

図２に、リセット信号生成部１３の別の構成の回路の例を示す。

図２（ａ）は、抵抗をＰＭＯＳトランジスタＰ２とした回路である。ＰＭＯＳトランジスタＰ２のゲートをＬＣＤパネル用負電圧電源ＶＥＥに接続することにより、ＰＭＯＳトランジスタＰ２は、一定のオン抵抗で動作する。

図２（ｂ）は、抵抗Ｒ１とキャパシタＣ１の接続点にシュミットトリガ回路ＳＴ１を接続し、このシュミットトリガ回路ＳＴ１の出力をリセット信号Ｒとしたものである。

抵抗Ｒ１とキャパシタＣ１で形成される時定数を大きく設定した場合、その接続点の電位変化の傾きが緩やかになり、外来ノイズの影響を受けやすくなる。そこで、シュミットトリガ回路ＳＴ１を挿入してノイズ除去を図るようにしたものである。

図２（ｃ）は、抵抗Ｒ１とキャパシタＣ１の接続を図１とは逆にしたものである。この場合、抵抗Ｒ１とキャパシタＣ１の接続点にインバータＩＶ２を接続し、レベルを反転させて、リセット信号Ｒを出力する。

次に、図１に示したパワーオンリセット回路１の動作について図３および図４を用いて説明する。

図３は、電源投入直後のパワーオンリセット回路１の動作の様子を示す波形図である。

まず、１番目にロジック用正電圧電源ＶＤＤが投入され、その電位が上昇すると、セット信号生成部１１から出力されるセット信号Ｓ、およびリセット信号生成部１３から出力されるリセット信号Ｒは、ともに‘１'となり、フリップフロップ回路１２はリセットされて、その出力の内部回路用リセット信号は‘０'となる。

２番目に、ＬＣＤパネル用負電圧電源ＶＥＥが投入されると、リセット信号Ｒは‘０'となる。すなわち、フリップフロップ回路１２へ入力されるセット信号Ｓが‘１'、リセット信号Ｒが‘０'となるので、フリップフロップ回路１２はセット状態となり、その出力の内部回路用リセット信号は‘１'となる。

３番目に、ＬＣＤパネル用正電圧電源ＶＧＧが投入されると、セット信号Ｓは‘０'に変化する。このとき、リセット信号Ｒの立ち上りの終了が、ＬＣＤパネル用正電圧電源ＶＧＧの投入完了後となるように、リセット信号生成部１３の抵抗Ｒ１とキャパシタＣ１の時定数を調整してリセット信号Ｒの遅延時間を設定しておく。これにより、セット信号Ｓが‘０'に変化した後も、リセット信号Ｒを一定時間‘０'に保つことができる。

この間、フリップフロップ回路１２へ入力されるセット信号Ｓと、リセット信号Ｒが、ともに‘０'となるので、フリップフロップ回路１２はセット状態を保持し、その出力の内部回路用リセット信号は‘１'を継続する。これにより、内部回路をリセットするのに十分な時間幅の内部回路用リセット信号を得ることができる。

その後、リセット信号Ｒが‘１'に変化すると、フリップフロップ回路１２はリセット状態となり、内部回路用リセット信号は、‘０'に変化する。リセット信号Ｒは、その後‘１'を保持するので、リセット優先式のフリップフロップ回路１２は、セット信号Ｓの値に関らず、リセット状態を保持し、内部回路用リセット信号は、‘０'のままである。

図４は、電源投入後に、ＬＣＤパネル用正電圧電源ＶＧＧに電源ノイズが印加されたときのパワーオンリセット回路１の動作の様子を示す波形図である。

ＬＣＤパネル用正電圧電源ＶＧＧに、セット信号生成部１１のインバータＩＶ１が反転するほどの、大きなノイズが印加されると、セット信号生成部１１から出力されるセット信号Ｓにパルス状の‘１'が現れる。

しかし、このとき、リセット優先式のフリップフロップ回路１２は、リセット信号Ｒに‘１'が入力されているためリセット状態であり、セット信号Ｓに‘１'が入力されても、その影響受けず、フリップフロップ回路１２の出力である内部回路用リセット信号は、‘０'のままである。

すなわち、ＬＣＤパネル用正電圧電源ＶＧＧに大きな電源ノイズが印加されても、内部回路用リセット信号にその影響は現れず、ＬＣＤパネルの走査線駆動回路を集積した半導体集積回路が誤動作を起こすことはない。

このような本実施例によれば、電源ラインにノイズが印加されても、内部回路用リセット信号が誤発生することがないので、半導体集積回路が誤動作することを防止することができる。

本発明の実施例に係るパワーオンリセット回路の構成の例を示すブロック図。 本発明の実施例に係るパワーオンリセット回路のリセット信号生成部の構成の別の例を示す回路図。 本発明の実施例に係るパワーオンリセット回路の動作タイミングの例を示す波形図。 本発明の実施例に係るパワーオンリセット回路の電源ノイズ印加時の動作の例を示す波形図。

符号の説明

１ パワーオンリセット回路
１１ セット信号生成部
１２ フリップフロップ回路
１３ リセット信号生成部
Ｐ１、Ｐ２ ＰＭＯＳトランジスタ
Ｎ１ ＮＭＯＳトランジスタ
ＩＶ１、ＩＶ２ インバータ
ＮＲ１、ＮＲ２ ＮＯＲゲート
Ｒ１ 抵抗
Ｃ１ キャパシタ
ＳＴ１ シュミットトリガ回路
ＶＤＤ ロジック用正電圧電源
ＧＮＤ 接地電位
ＶＧＧ ＬＣＤパネル用正電圧電源
ＶＥＥ ＬＣＤパネル用負電圧電源

Claims (5)

1. 第１の電源、第２の電源、第３の電源の順に投入される電源投入シーケンスを有する半導体集積回路に搭載されるパワーオンリセット回路であって、
   前記第１の電源の投入から前記第３の電源の投入までの時間を検知してセット信号を発生させるセット信号生成手段と、
   前記セット信号によりセットされて内部回路用リセット信号を出力するフリップフロップ回路と、
   前記第２の電源の投入を検知して発生させた信号を前記第３の電源の投入完了後まで遅延させた信号を生成し、前記第３の電源の投入完了後の前記フリップフロップをリセット状態のままにする、フリップフロップ用リセット信号として出力するリセット信号生成手段と
   を備えることを特徴とするパワーオンリセット回路。
2. 前記セット信号生成手段は、
   前記第１の電源および接地電位電源で駆動されるインバータを有し、前記インバータの入力へ前記第３の電源が接続されることを特徴とする請求項１に記載のパワーオンリセット回路。
3. 前記リセット信号生成手段は、
   前記第１の電源と前記第２の電源との間に直列に接続された抵抗およびキャパシタを有することを特徴とする請求項１に記載のパワーオンリセット回路。
4. 前記抵抗と前記キャパシタにより形成される時定数は、
   前記第２の電源の投入開始から前記前記第３の電源の投入完了までの時間に応じて決定されることを特徴とする請求項３に記載のパワーオンリセット回路。
5. 前記フリップフロップ回路は、
   リセット優先式のセットリセット型であることを特徴とする請求項１乃至４のいずれか１項に記載のパワーオンリセット回路。

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