JP2008186578A - 半導体集積回路 - Google Patents

Abstract

【課題】センスアンプの動作タイミングの調整効率を向上させる。
【解決手段】半導体集積回路は不揮発性メモリ（１１）と揮発性メモリ（１２，１３）とを含む。不揮発性メモリは、外部に接続される書き込み装置による書き換えを許容するモードと、中央処理装置による書き換えを可能とするモードとの設定が可能とされ、さらに救済情報の書き換えを許容するモードと、救済情報の書き換えを抑制するモードとの設定が可能とされる。揮発性メモリはタイミング制御回路を含む。タイミング制御回路は、情報が格納されるべき揮発性格納回路（１３ＤＲ）、複数の遅延素子を含む遅延回路（ＤＬ０〜ＤＬ３）、及び上記揮発性格納回路に結合され上記揮発性格納回路に格納された上記情報に従って上記遅延回路内の１つ又は複数の遅延素子を選択する選択回路を含む。選択回路によって選択された１又は複数の遅延素子に応じて活性化信号の出力タイミングが制御される。
【選択図】図２４

Description

本発明は、中央処理装置のような制御処理装置と共にＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）やＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等の揮発性メモリとフラッシュメモリなどの電気的に書き換え可能な不揮発性メモリを半導体基板に搭載した半導体集積回路に関し、例えば、ＤＲＡＭ混載ＬＳＩ（大規模半導体集積回路）更にはシステムＬＳＩなどと称されるシステムオンチップ型の大規模集積回路に適用して有効な技術に関するものである。

今日、半導体集積回路の大規模化は、ＤＲＡＭ混載ＬＳＩやシステムＬＳＩと称されるようなシステムオンチップ化に至る勢いである。

半導体集積回路においては、その規模が増大すればするほど、その内部に生ずる欠陥が無視できなくなってくる。特に、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ等のメモリは、それらが比較的小面積で大きい記憶容量を持つことが期待される傾向にあり、極く微細な加工とそれに伴う信号の微小化などにより欠陥を発生し易い。そこで、多少の欠陥の発生にもかかわらずに、期待するシステム動作が可能なようにするため、冗長回路技術の適用が大切となる。

半導体集積回路の大規模化においては、応々にして、所望の回路特性を得るためのトリミング技術の適用が望まれる。トリミング技術によって、内部電圧、電流のようなアナログ量やタイミング信号のタイミングのような準アナログとみなせる量が、半導体集積回路の製造ばらつき等にかかわらずに、所望の値に充分に近付けられる。

大規模半導体集積回路のための冗長回路技術と、トリミング技術とには、既知のものを参照できる。１つは、本出願人によって出願されたところのフラッシュメモリのような電気的に書き換え可能な不揮発性メモリのメモリセルを欠陥救済情報のプログラムに用いる発明（特開平７−３３４９９９号公報、対応米国特許第５５６１６２７号公報記載）である。この発明においては、不揮発性メモリの欠陥メモリセルを特定するような救済情報を当該不揮発性メモリのメモリセルに格納し、初期化動作などに際してその救済情報を内部のラッチ回路にラッチさせ、ラッチされた救済情報とアクセスアドレスとを比較し、一致する場合にはそのアクセスを冗長メモリセルのアクセスに切換える方法が採られる。

また、更に１つは、本出願人によって出願されたところの、フラッシュメモリのような不揮発性メモリの一部の記憶領域にトリミング情報を格納して利用する発明（特開平１０−２１４４９６号公報、対応米国特許出願第０９／０１６３００号）である。すなわち、その発明では、フラッシュメモリの動作電源を提供する電圧クランプ手段の出力クランプ電圧を微調整するためのトリミング回路が設けられ、このトリミング回路の状態を決定するためのトリミング情報がフラッシュメモリのメモリセルにプログラムされる。プログラムされたトリミング情報は、リセット動作においてフラッシュメモリから読み出され、そしてレジスタに内部転送される。転送されたトリミング情報を用いてトリミング回路の状態が決定される。これによって、電圧クランプ手段から出力されるクランプ電圧は、半導体集積回路の製造ばらつきにかかわらずに、フラッシュメモリの動作のための好適な値にトリミングされる。

システムＬＳＩについて記載された文献の例としては「電子材料（１９９８年１月に株式会社工業調査会より発行）」第３４〜第３８頁があり、ＣＰＵ（中央処理装置）と共にフラッシュメモリとＤＲＡＭのような揮発性メモリ等を混載した例がその図４に示されている。不揮発性メモリとＤＲＡＭを同一プロセスで形成する技術は、米国特許第５０５７４４８号公報等で既に提供されている。また、ＣＰＵと共にフラッシュメモリ及びＤＲＡＭを一つの半導体基板に搭載した半導体集積回路を開示する公知例として、特開昭６４−５２２９３号公報及び特開平１０−１２４３８１号公報もある。

特開平７−３３４９９９号公報 特開平１０−２１４４９６号公報

本出願人による前記先の出願は、一つのフラッシュメモリ中の閉じた範囲内において欠陥救済やトリミングに当該フラッシュメモリの記憶素子を用いようとするものである。本発明者は、システムオンチップなどに代表されるような集積度の大規模化に鑑み、大規模集積回路に搭載された一つの回路モジュールである不揮発性メモリを別の回路モジュールとの関係で効率的に利用することについて検討した。この検討過程において本発明者は、不揮発性メモリの記憶情報を当該不揮発性メモリとは別の揮発性メモリの欠陥救済等に利用することを考えた。本発明者は、揮発性メモリのそのような利用の検討において、次のような新たな課題を認識した。

すなわち不揮発性メモリに救済情報を持たせるのにその救済情報を揮発性メモリに反映させる処理が必要となる。そのような情報の反映は、揮発性メモリの構成に応ずる欠陥の増大や記憶容量の大容量化に従う欠陥の増大に対応するような救済情報量の増大があったとしても、高速に実現できるようにすることが望まれる。

この検討の後で行なわれた調査において、キャッシュメモリの欠陥救済にプログラマブルＲＯＭを用いる公知技術（特開平６−１３１８９７号公報）が見出された。しかし、同公知技術のプログラマブルＲＯＭはキャッシュメモリ内の冗長メモリ制御回路に付属する専用の回路要素であって、キャッシュメモリ内に閉じた範囲内での救済策に過ぎず、結果論的に対比したとしても本発明者による前記検討課題に対して何ら示唆を与えるものではなかった。

本発明の目的は、制御処理装置によってアクセス可能にされた不揮発性メモリと揮発性メモリとが搭載された大規模な論理構成を有する回路において、欠陥救済のような結合変更の変更効率を向上させることができる半導体集積回路を提供することにある。

更に、本発明は、大規模な論理を有する故にコスト低減の要請が厳しくなる半導体集積回路の歩留まり向上によってコスト低減を実現することを目的とする。

本発明の他の目的は、ＤＲＡＭやＳＲＡＭ等の揮発性メモリをメモリモジュールとして含む半導体集積回路において、前記メモリモジュールの欠陥救済に関する仕様を統一化することにより、メモリモジュールの使い勝手を向上させることにある。

本発明のさらに他の目的は、コンピュータを用いて半導体集積回路を設計する際に利用されるところの設計データが記憶されたデータ記憶媒体を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

本発明による第1の半導体集積回路（１Ａ，１Ｃ）は、１個の半導体基板に、中央処理装置のような制御処理装置（１０）によってアクセス可能にされる電気的に書き換え可能な不揮発性メモリ（１１）と、前記制御処理装置によってアクセス可能な揮発性メモリ（１２，１３）とを有し、揮発性メモリの欠陥救済に対応するような接続変更をするために不揮発性メモリの記憶情報を利用する。すなわち、前記揮発性メモリは、正規の揮発性メモリセルのような第１の揮発性メモリセルと冗長用の揮発性メモリセルのような第２の揮発性メモリセルを複数個有し、前記第２の揮発性メモリセルによって前記第１の揮発性メモリセルを差しかえ可能とするための結合制御情報を保持する揮発性記憶回路（１２ＡＲ，１３ＡＲ）を有する。前記不揮発性メモリは、複数個の不揮発性メモリセルを有し、その一部は前記結合制御情報を記憶する不揮発性メモリセルとされ、前記半導体集積回路に対する初期化動作指示のような結合制御情報の読み出し設定動作によって前記結合制御情報を不揮発性メモリセルから読み出して出力する。前記揮発性記憶回路は、前記読み出し設定動作によって、不揮発性メモリからの結合制御情報を取り込み保存する。

本発明による第２の半導体集積回路（１Ｂ）は、前記に加えて不揮発性メモリの欠陥救済にも不揮発性メモリの記憶情報を利用する。すなわち、前記揮発性メモリは、複数の正規の揮発性メモリセルと冗長用の揮発性メモリセルと前記冗長用の揮発性メモリセルによって不良の正規揮発性メモリセルを救済するための救済情報を保持する揮発性記憶回路（１２ＡＲ，１３ＡＲ）とを有する。前記不揮発性メモリは、複数の正規の不揮発性メモリセルと冗長用の不揮発性メモリセルと前記冗長用の不揮発性メモリセルによって不良の正規不揮発性メモリセルを救済するための救済情報を保持する揮発性記憶回路（１１ＡＲ）とを有する。前記不揮発性メモリセルの一部は前記揮発性メモリの救済情報及び不揮発性メモリの救済情報を記憶するメモリセルとされる。不揮発性メモリセルの一部に記憶されている救済情報は、前記半導体集積回路に対する初期化動作のような読み出し設定動作の実行によって不揮発性メモリセルから読み出され、前記揮発性メモリにおける前記揮発性記憶回路及び前記不揮発性メモリにおける前記揮発性記憶回路にそれぞれ供給され保持される。

前記第1及び第2の半導体集積回路によれば、欠陥救済のような結合制御のための情報は、ヒューズ素子のような素子にかえて不揮発性メモリに書き込まれることになり、ヒューズ素子の使用のときに必要となるようなヒューズプログラム回路を不用にすることができる。それに応じて、ヒューズ切断のためのレーザ切断装置のような比較的高価となりがちな製造装置の使用や工程を制限することができるようになり、製造コストの削減が可能となる。ヒューズ素子を設けるときには、半導体集積回路の配線として考慮されるアルミニウム配線層や、信号伝播遅延時間の更なる短縮が期待される銅配線のようなレーザ切断を困難とする層にかかわらずに、ヒューズ素子の切断を可能とするために、ヒューズ素子を半導体基板上の比較的上層部分に位置させた方が良いとする構造上の理由から、更に半導体基板表面を覆う絶縁膜、表面保護膜へのレーザ光による熱的ダメージ付与を回避するために、ヒューズ素子上の絶縁膜、表面保護膜にレーザ照射用開口を設けておかなければならず、製造プロセスが複雑になるという理由から、半導体集積回路それ自体も高価になる。加えて、ヒューズ素子を設けるときには、レーザ光照射の都合などから、素子それ自体のサイズの縮少化が制限され、半導体基板のサイズが比較的大きなものになってしまう。ヒューズプログラム回路を用いなければ、製造プロセスも簡素になる。結合制御情報を記憶するために不揮発性メモリを利用する場合には、情報の書換えが任意の時期にでき、かつ複数回にわたってできるという利点を享受することができる。これによって、例えばバーン・イン工程のような半導体集積回路の製造の比較的後の工程で発生した欠陥に対するような結合変更や、システム若しくは回路基板に実装してから経時的に発生する欠陥に対するような結合変更についても充分に応えることが可能である。これにより、不揮発性メモリと一緒に揮発性メモリが搭載された大規模な論理構成を有する回路を、製造後に変更できることにより充分に利用することができるようになる。したがって、大規模な論理を有する半導体集積回路の歩留まり向上によってコスト低減を実現することができる。

前記不揮発性メモリ、及び揮発性メモリの夫々のデータ入出力端子が共通接続されるデータバス（１６）に前記夫々の揮発性記憶回路（１１ＡＲ，１２ＡＲ，１３ＡＲ）のデータ入力端子を結合し、中央処理装置のような制御処理装置による初期化動作のような結合制御情報の読み出し設定動作によって、不揮発性メモリから出力される結合制御情報を前記データバスを介して対応する揮発性記憶回路に伝達させることができる。これにより、制御処理装置による前記不揮発性メモリのアクセスと言う点で当該不揮発性メモリの汎用利用性を保証することができる。

揮発性メモリにおける揮発性記憶回路を前記データバスに接続する構成を採用すれば、前記揮発性メモリの数が増えても、救済情報のような結合制御情報の伝達のための特別の配線の追加などを考慮しなくて良い。

結合救済情報全体のビット数がデータバスのビット数以下であればデータバスの信号線を個々の揮発性記憶回路のデータ入力端子に別々に接続することによって、全ての揮発性記憶回路に結合制御情報を並列的にロードすればよい。

半導体集積回路の規模が大きい場合には、それに応じて欠陥のような結合変更の頻度も高まり、結合制御情報が増大する可能性が大きくなる。増大した結合制御情報に対してデータバス幅すなわちデータバスのビット数が小さい場合には、各揮発性記憶回路への結合制御情報のロードを直列的に行わせることができる。すなわち、この場合には、半導体集積回路に対する初期化の指示のような設定動作の指示に応答して前記結合制御情報を不揮発性メモリセルから複数サイクルに分けて順番に読み出しデータバスに出力させるときに、前記データバスを介して読み出しサイクル毎に供給される結合制御情報を前記読み出しサイクル毎に、順番に前記揮発性記憶回路に取り込ませ、保持させればよい。

特に、システムオンチップなどに代表される集積度の大規模化に鑑みると、次のことが明らかであろう。すなわち、上述のように大規模集積回路に搭載された一つの回路モジュール又はメモリモジュールである不揮発性メモリを別の回路モジュール又はメモリモジュールとの関係で効率的に利用可能なように、不揮発性メモリの記憶情報を当該不揮発性メモリとは別の揮発性メモリの欠陥救済等の結合制御に利用するようにしている。この場合の前記データバスを介する結合制御情報の転送、そして、結合制御情報の複数サイクルに分けた直列的な内部転送による手段は、揮発性メモリの大容量に従って欠陥のような結合制御対象となる情報が増えるとき、その情報量の増大に対してその情報を個々の揮発性メモリに反映させる処理を高速に実現できるようにする、と言う点で優れている。

前記揮発性記憶回路への結合制御情報のロードを簡単な構成で行うには、前記揮発性記憶回路は半導体集積回路に初期化を指示するリセット信号（ＲＥＳＥＴ）のリセット期間指示を意味する第１の状態に応答して前記不揮発性メモリから出力される前記結合制御情報を保持し、前記リセット信号の第１の状態からリセット解除ないしは終了を意味する第２の状態への変化に応答して制御処理装置がリセット例外処理を開始するようにすればよい。この場合、リセット信号は、結合制御情報のロードに必要な期間だけ第1の状態に維持される必要がある。換言すれば、リセット信号によるリセット解除タイミングが早過ぎてはならない。

リセット信号のリセット解除タイミングの実質的な制約なしに結合制御情報のロード動作が充分にできるように、半導体集積回路に初期化を指示するリセット信号（ＲＥＳＥＴ）の第１の状態（リセット期間）に応答して初期化されるクロック制御回路（１９，２０）を設けることができる。このクロック制御回路は、前記リセット信号の第１の状態から第２の状態への変化に応答して前記揮発性記憶回路に前記不揮発性メモリからの前記結合制御情報を取り込ませ保持させ、その後、中央処理装置にリセット例外処理を開始させる。

不揮発性メモリが書き換え可能であることに応じて、そこに予め書き込まれていた結合制御情報が誤って書き換えられてしまうおそれがでてくる。そのような不都合を極力排除するには、前記不揮発性メモリには、救済情報格納用の不揮発性メモリセルに対する書換えを許容する動作モードと抑止する動作モードとをモードビット（ＭＢ２）によって設定可能にするとよい。

また、半導体集積回路の外部に接続される書き込み装置により前記不揮発性メモリセルに対する書換えを許容する動作モードと、中央処理装置による命令実行に従って前記不揮発性メモリセルに対する書換えを許容する動作モードとをモードビット（ＭＢ１）によって設定可能にすることもできる。このようにすれば、結合制御情報の書き込みを実装ボード上で（すなわちオンボードで）又は書き込み装置の何れにおいても実施することができる。半導体集積回路の実装後に生ずる欠陥に対応するような結合変更を容易に実現可能にするには、オンボード書き込みモードをサポートすることが望ましい。

オンボード書き込みによる欠陥救済要求のような結合制御情報の更新のために、前記不揮発性メモリは診断プログラムを格納してもよい。前記診断プログラムは、前記不揮発性メモリ及び揮発性メモリに対して不良検出を行い、新たな不良のメモリセルを救済するための救済情報を不揮発性メモリの救済情報格納用の不揮発性メモリセルに書き込む処理を前記中央処理装置に実行させる。

本発明による第3の半導体集積回路（３０）は、不揮発性メモリ（１１）に格納して用いる情報を欠陥に対する救済情報以外にも拡張したものである。すなわち、１個の半導体基板に、夫々データバス（１６）を共有する中央処理装置（１０）のような制御処理装置と、電気的に書き換え可能であって前記制御処理装置によってアクセス可能な不揮発性メモリ（１１）と、前記制御処理装置によってアクセス可能な揮発性メモリ（１２、１３）とを有する。前記不揮発性メモリ及び揮発性メモリは、前記データバスにデータ入力端子が接続するレジスタ手段（１１ＡＲ，１２ＡＲ，１３ＡＲ，ＡＲ，３１ＤＲ，１２ＤＲ，１３ＤＲ）を夫々有し、夫々対応する前記レジスタ手段に設定された機能制御情報に従ってそれぞれの機能の一部が決定されるようにされる。前記不揮発性メモリは、複数個の不揮発性メモリセルを有し、その一部は前記機能制御情報を含む初期化データを記憶する不揮発性メモリセルとされる。前記不揮発性メモリはまた、初期化データ記憶用の不揮発性メモリセルに対する書換えを許容する動作モードと抑止する動作モードとを有し、前記半導体集積回路に対する初期化の指示に応答して不揮発性メモリセルから前記初期化データを読み出して出力するようにされる。前記レジスタ手段は、前記半導体集積回路に対する初期化の指示に応答して前記不揮発性メモリからの初期化データを取り込み、保持する。

この第3の半導体集積回路において、リセットの指示に応答してデータ量の多い初期化データを各レジスタ手段に確実にロードするには、半導体集積回路に初期化を指示するリセット信号の第１の状態に応答して初期化されるようなクロック制御回路を設けると良い。このクロック制御回路は、例えば前記リセット信号の第１の状態から第２の状態への変化のような状態変化に応答して相互に活性タイミングがずらされた複数相の第1のタイミング信号を出力し、その後に、前記制御処理装置にリセット例外処理を開始させるための第2のタイミング信号を出力するようにされる。前記不揮発性メモリは、前記複数相の第1のタイミング信号の活性タイミングに応答して前記初期化データを不揮発性メモリセルから複数サイクルに分けて順番に読み出してデータバスへ出力する。前記レジスタ手段は、不揮発性メモリからの前記初期化データの読み出しサイクル毎に、順番にデータバスのデータを取り込み保持する入力設定動作を行う。

前記不揮発性メモリは、これに対応される前記レジスタ手段が保持した情報を、冗長用の不揮発性メモリセルによって不良の正規不揮発性メモリセルを救済するための救済情報として利用することができる。

前記揮発性メモリは、これに対応される前記レジスタ手段が保持した情報を、冗長用の揮発性メモリセルによって不良の正規揮発性メモリセルを救済するための救済情報として利用することができる。

前記揮発性メモリは、揮発性メモリセルとしてダイナミック型メモリセルを有し、その揮発性メモリに対応される前記レジスタ手段が保持した情報を、前記ダイナミック型メモリセルのリフレッシュインターバルを規定するための制御情報として利用する構成にされても良い。

前記揮発性メモリは、また、これに対応される前記レジスタ手段が保持した情報を、内部制御信号のタイミングを規定するための制御情報として利用する構成にされても良い。

この第3の半導体集積回路においても前記と同様に、不揮発性メモリと一緒に揮発性メモリが搭載された大規模な論理構成を有する回路の結合変更を効率的に行なうことができる。したがって、大規模な論理を有する半導体集積回路の歩留まり向上によってコスト低減を実現することができる。

前記不揮発性メモリは例えばフラッシュメモリであり、一部の不揮発性メモリセルには前記制御処理装置が実行するプログラムを格納させることができる。前記揮発性メモリは例えばＤＲＡＭであり、前記中央処理装置のワークメモリとして利用することができる。前記揮発性メモリを例えばＳＲＡＭから成る高速アクセスメモリとすることができる。

ＤＲＡＭやＳＲＡＭ等の揮発性メモリ（１２，１３）をメモリモジュールとして含む半導体集積回路（１Ａ、１Ｂ、１Ｃ）において、前記メモリモジュールは、そのメモリアレイに関する救済情報を揮発的に記憶するための揮発性記憶回路（１２ＡＲ、１３ＡＲ）を含む。前記揮発性記憶回路（１２ＡＲ、１３ＡＲ）は、前記半導体集積回路に形成されるべきデータバスに結合可能にされた複数の入力端子乃至入力ノードと、前記半導体集積回路の初期化動作のような救済情報の読み出し設定動作のための制御信号（ｒｅｓｅｔ）を受けるための制御信号入力端子とを有する。前記メモリモジュールは、正規の揮発性メモリセルのような第１揮発性メモリセルの複数と、冗長用の揮発性メモリセルのような第２揮発性メモリセルの複数とを有し、前記揮発性記憶回路（１２ＡＲ、１３ＡＲ）は前記第２揮発性メモリセルによって前記第１揮発性メモリセルを差し換え可能にするための救済情報を保持可能にする。

このように、前記揮発性記憶回路（１２ＡＲ、１３ＡＲ）に設定される前記救済情報を前記メモリモジュールの外部から前記メモリモジュール内部の前記揮発性記憶回路（１２ＡＲ、１３ＡＲ）へ供給するような構成とし、半導体集積回路に内蔵されるメモリモジュールの欠陥救済に関係する回路乃至機能仕様を標準化乃至統一化する。それによって、前記メモリモジュールをメモリモジュール部品、いわゆる、ＩＰ（知的財産）部品として販売する場合、前記メモリモジュールの使い勝手を向上させることができる。

前記メモリモジュール含む半導体集積回路はコンピュータ（電子計算機）から成る設計装置によって設計されるので、前記揮発性記憶回路（１２ＡＲ、１３ＡＲ）の構成を定めるためのレイアウトデータ、回路機能データ乃至結線データなどの設計データは、コンピュータが理解できる様な特定のコンピュータ言語によって記述されたデータとされる。そして、そのデータは、磁気テープ、ＭＯ（マグネトー・オプチカル・ディスク）、ＣＤ−ＲＯＭ乃至フロッピーディスク（登録商標）などの記憶媒体として提供される。また、前記揮発性記憶回路（１２ＡＲ、１３ＡＲ）の設計データは、ＤＲＡＭやＳＲＡＭ等の揮発性メモリのメモリモジュールの回路機能の設計データと共に、データ記憶媒体に格納されて提供されても良い。さらにまた、前記揮発性記憶回路（１２ＡＲ、１３ＡＲ）の設計データは、ＤＲＡＭやＳＲＡＭ等の揮発性メモリのメモリモジュールの設計データの内部に組み込まれた状態で、データ記憶媒体に格納されても良い。

このように、メモリモジュールの設計乃至それを含む半導体集積回路の設計データをコンピュータが理解できる様な特定のコンピュータ言語によって記述された設計データとして記憶媒体に記憶させて提供することにより、メモリモジュールの設計乃至それを含む半導体集積回路の設計を効率的に行うことができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、欠陥救済のような結合変更のためのヒューズプログラム回路が不用になり、ヒューズ切断のための装置や工程が省け、テスティングコストを削減することができ、しかも、銅配線系プロセスのようなプロセスに対してもヒューズのレーザ熔断開口部を形成することを要しないため製造プロセスが簡素になる。不揮発性メモリに対する結合制御情報の書換えが可能であるから、バーン・イン工程のような製造工程の後の方で発生する欠陥やシステム若しくは回路基板に実装してから発生する欠陥に対するような結合変更要求に充分に応えることができる。

これにより、中央処理装置のような制御処理装置と共に、不揮発性メモリと一緒に揮発性メモリが搭載された大規模な論理構成を有する回路の結合変更を効率的に行なうことができる。したがって、大規模な論理を有する半導体集積回路の歩留まり向上によってコスト低減を実現することができる。

特に、システムオンチップなどの大規模化に鑑みると、大規模集積回路に搭載された不揮発性メモリを別の回路モジュールとの関係で効率的に利用するために、不揮発性メモリの記憶情報を当該不揮発性メモリとは別の揮発性メモリの結合変更等に利用するようにしたが、データバスを介する結合制御情報の転送、そして、結合制御情報の複数サイクルに分けた直列的な転送による手段は、揮発性メモリの大容量に従って結合変更の機会が増えるとき、その制御情報量の増大に対してその情報を個々の揮発性メモリに反映させる処理を高速に実現できるようにする、と言う点で優れている。

《第1のシングルチップマイクロコンピュータ》
図1には本発明の半導体集積回路の一例に係る第1のシングルチップマイクロコンピュータが示される。同図に示されるシングルチップマイクロコンピュータ１Ａは、単結晶シリコンなどから成る1個の半導体基板に形成され、システムオンチップされたシステムＬＳＩとして位置付けられる。

シングルチップマイクロコンピュータ１Ａは、夫々代表的に示されたＣＰＵ（中央処理装置）１０、不揮発性メモリの一例であるフラッシュメモリ１１、揮発性メモリの一例であるＤＲＡＭ１２、揮発性メモリの別の例であるＳＲＡＭ１３、及び入出力回路１４等を有する。各メモリ１１、１２及び１３は、それぞれメモリモジュールと見なすことができる。前記ＣＰＵ１０、フラッシュメモリ１１、ＤＲＡＭ１２、ＳＲＡＭ１３及び入出力回路１４はアドレスバス１５、Ｎビットのデータバス１６及びコントロールバス１７を共有している。

前記入出力回路１４は、特に制限されないが、外部アドレスバス１８Ａ、外部データバス１８Ｄ及び外部コントロールバス１８Ｃ等に接続されており、その内部に前記バス１８Ａ、１８Ｄ、１８Ｃに接続されて図示しない入出力ポート、前記外部バス１８Ａ，１８Ｄ，１８Ｃに対するバスサイクルの起動などを制御するバスコントローラ、そして、シリアルインタフェース回路に代表される入出力周辺回路等を有している。

前記ＣＰＵ１０は、特に制限されないが、演算論理ユニット（ＡＬＵ）、プログラムカウンタ（ＰＣ）、スタックポインタ（ＳＰ）、ステータスレジスタ（ＳＲ）のような専用レジスタ及びワークエリアとして利用される汎用レジスタ群とからなる実行ユニットと、前記フラッシュメモリ１１に格納されたプログラムデータ乃至オペレション・システム・プログラムから供給されるプログラム命令が順次に入力される命令レジスタと、前記命令レジスタに格納された命令をデコードし、前記実行ユニットに対する制御信号を発生する命令デーコーダとを含む制御ユニットとによって構成される。前記実行ユニットは、前記アドレスバス１５、データバス１６及び制御バス１７に結合され、前記アドレスバス１５への選択的なアドレス信号の出力、前記制御バスへの選択的な制御信号の出力，及びデータバスを介するデータの入出力を制御する。したがって、前記ＣＰＵ１０は、前記フラッシュメモリ１１に格納されたプログラムデータ乃至オペレション・システム・プログラムにしたがって、前記半導体集積回路の動作を全体として制御する。

前記ＤＲＡＭ１２はＣＰＵ１０のワークメモリ又はメインメモリとして利用されるところの比較的大容量のリードライトメモリである。前記ＤＲＡＭ１２は、システムの大規模化に応じて例えば数ギガ・ビットのような大容量を有する。ＤＲＡＭ１２のメモリセルアレイ１２ＭＡは、正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄの他に冗長ワード線ＷＬｄＲを有する。正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄには正規のダイナミック型メモリセルの選択端子が結合され、冗長ワード線ＷＬｄＲには冗長用のダイナミック型メモリセルの選択端子が結合されている。メモリセルの構成は正規用と冗長用で相異する点は設定されなくても良い。正規のワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄの内のどのワード線を冗長ワード線ＷＬｄＲの選択に置き換えるかは、救済アドレスレジスタ１２ＡＲに設定される救済情報によって決定される。救済情報に含まれる救済ロウアドレス情報はアドレス比較回路１２ＡＣによってアドレスバッファ１２ＡＢからのロウアドレス信号と比較される。アドレス比較回路１２ＡＣは比較結果が一致するとき、論理値“１”の検出信号１２φをＸデコーダ１２ＸＤに与える。検出信号１２φが論理値“１”のとき、Ｘデコーダ１２ＸＤは、アドレスバッファ１２ＡＢからのロウアドレスによるワード線選択動作を抑止し、これに代えて冗長ワード線ＷＬｄＲを選択する。これにより、不良のワード線に係るメモリアクセスは冗長ワード線ＷＬｄＲに係る冗長用のメモリセルの選択動作に代えられる。ＤＲＡＭ１２のその他の構成は後で説明する。

前記ＳＲＡＭ１３は、例えばレジスタファイルやデータバッファメモリなどの高速アクセスメモリとして利用される。ＳＲＡＭ１３のメモリセルアレイ１３ＭＡは、正規のワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓの他に冗長ワード線ＷＬｓＲを有する。正規のワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｄには正規のスタティック型メモリセルの選択端子が結合され、冗長ワード線ＷＬｓＲには冗長用のスタティック型メモリセルの選択端子が結合されている。正規のワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓの内のどのワード線を冗長ワード線ＷＬｓＲの選択に置き換えるかは、救済アドレスレジスタ１３ＡＲに設定される救済情報によって決定される。救済情報に含まれる救済ロウアドレス情報はアドレス比較回路１３ＡＣによってアドレスバッファ１３ＡＢからのロウアドレス信号と比較される。アドレス比較回路１３ＡＣは比較結果が一致するとき、論理値“１”の検出信号１３φをＸデコーダ１３ＸＤに与える。検出信号１３φが論理値“１”のとき、Ｘデコーダ１３ＸＤは、アドレスバッファ１３ＡＢからのロウアドレスによるワード線選択動作を抑止し、これに代えて冗長ワード線ＷＬｓＲを選択する。これにより、不良のワード線に係るメモリアクセスは冗長ワード線ＷＬｓＲに係る冗長用のメモリセルの選択動作に代えられる。ＳＲＡＭ１３のその他の構成は後で説明する。

前記フラッシュメモリ１１は、コントロールゲートとフローティングゲートを有する電気的に書換え可能な不揮発性メモリセルをマトリクス配置したメモリセルアレイ１１ＭＡを有する。メモリセルアレイ１１ＭＡは、前記ＣＰＵ１０の動作プログラムと、前記ＤＲＡＭ１２及びＳＲＡＭ１３の前記救済情報とを格納する領域として用いられる。前記メモリセルアレイ１１ＭＡには不揮発性メモリセルのコントロールゲートに結合されたワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆと不揮発性メモリセルのドレインに結合されたビット線ＢＬｆ＿０〜ＢＬｆ＿Ｍｆが設けられている。このワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆとビット線ＢＬｆ＿０〜ＢＬｆ＿Ｍｆの構成は図1の紙面の表裏方向にＮ組設けられているものと理解されたい。この例では、ワード線ＷＬｆ＿０とビット線ＢＬｆ＿０が交差する位置に配置されたＮビット分の不揮発性メモリセルが前記救済情報の格納領域になる。フラッシュメモリ１１の消去、書き込み、ベリファイ及び読み出し動作等のタイミング制御等はシーケンスコントローラ１１ＳＱが行う。その動作の指示は、特に制限されないが、ＣＰＵ１０などからのコマンドによって与えられる。特に制限されないが、フラッシュメモリ１１は、ワード線単位で消去可能にされている。

ＣＰＵ１０はフラッシュメモリ１１等に格納されている命令をフェッチして解読し、その解読結果に従って、命令実行に必要なオペランドをＤＲＡＭ１２やＳＲＡＭ１３等から取得し、取得したオペランドに演算を施し、その演算結果を再びＤＲＡＭ１２やＳＲＡＭ１３に格納するといった演算処理を実行して、プログラムに記述された一連のデータ処理を行う。ＣＰＵ１０は、リセット信号ＲＥＳＥＴがハイレベルにされると、実行途中の処理があってもその処理を全て打ち切って、内部回路の所要ノードを所定の論理値状態にイニシャライズする。このリセット期間（リセット信号ＲＥＳＥＴのハイレベル期間）にはＣＰＵ１０内部の初期化だけでなく、図示を省略する周辺回路の内部レジスタに対しても初期化が行なわれる。更に、以下に説明する前記救済アドレスレジスタ１２ＡＲ，１３ＡＲの初期化も行なわれる。前記リセット信号ＲＥＳＥＴは、動作電源投入によるパワーオンリセット或いはシステムリセット等の何れの指示にも応答してハイレベルに変化される。リセット信号ＲＥＳＥＴがローレベルにネゲートされると、ＣＰＵ１０はリセット例外処理を開始する。リセット期間中におけるＣＰＵ１０内部の初期化は、プログラムカウンタ、スタックポインタ、及びステータスレジスタなどの制御用レジスタ等に対して行なわれる。また、パワーオンリセットの場合には電源が投入されてからリセットが解除されるまでの間に、クロック発生回路の動作が安定化され、リセット解除後には安定したクロック信号がＣＰＵ１０などに供給可能にされる。尚、図１においてクロックパルスジェネレータは図示を省略してあるが、実際には、振動子と分周回路などを有し、動作基準クロック信号をＣＰＵ１０と始めとする種々の内部回路にクロック信号を供給するようになっている。

前記フラッシュメモリ１１は、リセット信号ＲＥＳＥＴのリセット期間に応答して救済情報のリード動作を行う。即ち、シーケンスコントローラ１１ＳＱはリセット期間を検出すると、リード動作可能にセンスアンプ１１ＳＡ及び出力バッファ１１ＯＢを活性化する。また、Ｘデコーダ１１ＸＤ及びＹデコーダ１１ＹＤは前記リセット信号ＲＥＳＥＴによって指示されるリセット期間に応答して、ワード線ＷＬｆ＿０及びビット線ＢＬｆ＿０を選択する。これにより、前記救済情報を格納したＮビットのメモリセルの記憶情報はＮビットのデータバス１６に出力される。

前記救済アドレスレジスタ１２ＡＲ，１３ＡＲは救済情報を格納するために例えばＮ／２ビット分のスタティックラッチを有する。特に制限されないが、救済アドレスレジスタ１２ＡＲを構成するスタティックラッチのデータ入力端子は、リセット信号ＲＥＳＥＴのハイレベル（論理値“１”）の期間にＮビットのデータバス１６の下位Ｎ／２ビットに導通され、その間に入力したデータを、リセット信号ＲＥＳＥＴのローレベルへの反転動作によってラッチすることができる。他方の救済アドレスレジスタ１３ＡＲを構成するスタティックラッチのデータ入力端子は、リセット信号ＲＥＳＥＴのハイレベル（論理値“１”）の期間にＮビットのデータバス１６の上位Ｎ／２ビットに導通され、その間に入力したデータを、リセット信号ＲＥＳＥＴのローレベルへの反転動作によってラッチすることができる。したがって、リセット期間が終了されると、フラッシュメモリ１０からデータバス１６に読み出された下位側の救済情報がＤＲＡＭ１２の救済アドレスレジスタ１２ＡＲに、上位側の救済情報がＳＲＡＭ１３の救済アドレスレジスタ１３ＡＲにラッチされる。それ以降、ＤＲＡＭ１２、ＳＲＡＭ１３では救済情報で特定されるロウアドレスのアクセスがあれば、冗長ワード線による救済が行われる。

図２には救済情報の詳細な一例が示される。この例では前述の通り救済情報は全部で最大Ｎビットである。ＳＲＡＭ１３の救済情報においてＡＳ３〜ＡＳ０は救済対象ロウアドレス情報であり、ＲＥ＿Ｓはその救済対象ロウアドレス情報の有効性を示すＳＲＡＭ救済イネーブルビットである。このビットＲＥ＿Ｓは論理値“１”によってロウアドレス情報ＡＳ３〜ＡＳ０の有効性を示す。救済アドレスレジスタ１３ＡＲにロードされたＳＲＡＭ救済イネーブルビットＲＥ＿Ｓは、論理値“１”の場合にはアドレス比較回路１３ＡＣを活性化し、論理値“０”の場合にはアドレス比較回路１３ＡＣを非活性状態に保って検出信号１３φを不一致レベル“０”に固定する。同様にＤＲＡＭ１２の救済情報においてＡＤ３〜ＡＤ０は救済対象ロウアドレス情報であり、ＲＥ＿Ｄはその救済対象ロウアドレス情報の有効性を示すＤＲＡＭ救済イネーブルビットである。このビットＲＥ＿Ｄは論理値“１”によってロウアドレス情報ＡＤ３〜ＡＤ０の有効性を示す。救済アドレスレジスタ１２ＡＲにロードされたＤＲＡＭ救済イネーブルビットＲＥ＿Ｄは、論理値“１”の場合にはアドレス比較回路１２ＡＣを活性化し、論理値“０”の場合にはアドレス比較回路１２ＡＣを非活性状態に保って検出信号１２φを不一致レベル“０”に固定する。

図３にはリセット期間における救済情報のイニシャルロード処理のタイミングが示される。電源投入によるパワーオンリセット、或いはシステムリセットなどによって、リセット信号ＲＥＳＥＴがハイレベルにされている期間がリセット期間である。投入された電源が安定すると、ワード線ＷＬｆ＿０とＹセレクタＹＳｆ＿０が選択され、データバス１６にはＤＲＡＭ１２とＳＲＡＭ１３の救済情報が並列的に読み出される。読み出されたＤＲＡＭ１２の救済情報は救済アドレスレジスタ１２ＡＲに、ＳＲＡＭ１３の救済情報は救済アドレスレジスタ１３ＡＲにロードされ、ロードデータはリセット解除によってラッチされる。

図１において、フラッシュメモリ１１の前記シーケンスコントローラ１１ＳＱは、モードレジスタ１１ＭＲを有し、モードレジスタ１１ＭＲの設定内容に従ってフラッシュメモリ１１の動作を決定する。

モードレジスタ１１ＭＲは公知のフラッシュメモリと同様に、書き込み動作を指示する書き込みイネーブルビット、消去動作を指示する消去イネーブルビット等を有する。図示を省略する前記書き込みイネーブルビット、消去イネーブルビットによって書き込み動作、消去動作が指示されたとき、メモリセルアレイ１１ＭＡにおけるアクセス可能な範囲はモードビットＭＢ２の設定状態によって決る。また、その時のアクセス主体は、モードビットＭＢ１の値によって決る。すなわち、モードレジスタ１１ＭＲはデータバス１６を介してアクセス可能であるが、その内の特定のモードビットＭＢ１には、シングルチップマイクロコンピュータ（以下単にマイクロコンピュータとも称する）１Ａの外部端子Ｐ１の値を直接反映させることも可能である。モードビットＭＢ１は、マイクロコンピュータの外部に接続されるＥＰＲＯＭライタなどの書き込み装置によりフラッシュメモリ１１に対する書換えを許容する動作モード（ＥＰＲＯＭライタモード）を指定するビットとされる。モードビットＭＢ１が論理値“１”にされると、マイクロコンピュータ１Ａは見掛け上フラッシュメモリ単体の半導体集積回路（バススレーブ）と等価な外部インタフェース機能を持つように外部入出力回路１４の機能が変更され、また、ＣＰＵ１０の動作も停止される。すなわち、前記モードビットＭＢ１の論理値“１”に応答して、ＣＰＵ１０のアドレスバス１５、データバス１６及びコントロールバス１７に結合されるバッファ回路はハイインピーダンス状態とされて、ＣＰＵ１０が各バス１５，１６，１７から電気的に切り離される。このＥＰＲＯＭライタモードにおいて、外部入出力回路１４は外部からアドレス信号を入力してアドレスバス１５に供給し、外部からのリード信号によるリード動作の指示に応答してデータバス１６のデータを外部に出力し、また、外部からのライト信号によるライト動作の指示に応答してデータを入力してデータバス１６に供給する。一方、前記モードビットＭＢ１が論理値“０”のときフラッシュメモリ１１はＣＰＵ１０の制御によってアクセス可能にされる。すなわち、ＣＰＵ１０の各バス１５，１６，１７に結合されるバッファ回路は、モードビットＭＢ１の論理値“０”に応答して、ＣＰＵ１０を各バス１５，１６，１７と電気的に接続する。

前記モードレジスタ１１ＭＲのモードビットＭＢ２は、前記ワード線ＷＬｆ＿０とＹセレクタＹＳｆ＿０とによって選択可能な救済情報格納用の不揮発性メモリセルに対する書換えを許容するか否かを決定する制御ビットであり、論理値“０”によって救済情報の書換えを可能にし、論理値“１”によって救済情報の書換えを阻止する。シーケンスコントローラ１１ＳＱは、モードビットＭＢ２が論理値“１”のとき、消去動作及び書き込み動作において、ロウアドレス信号に拘わらずワード線ＷＬｆ＿０のレベルを消去及び書き込みの双方を共に阻止する電圧、例えば０Ｖにする。これにより、ワード線単位で行なわれる消去、Ｎビット単位で行なわれる書き込み動作は、ワード線ＷＬｆ＿０に接続するメモリセルに対して一切阻止される。モードビットＭＢ２が論理値“０”のときはワード線ＷＬｆ＿０のメモリセルに対しても自由に消去及び書き込みが可能にされる。

前記動作モードの設定が可能にされるマイクロコンピュータ１Ａにおいて、ＤＲＡＭ１２及びＳＲＡＭ１３に対する欠陥救済は、図４の（Ａ）に例示さるように、先ず、マイクロコンピュータ１Ａのメーカによるウェーハプロセスで形成されたチップに対する最初のプローブ検査（Ｓ１）の結果に対して行うことができる（Ｓ２）。このときの救済では、モードビットＭＢ１によってマイクロコンピュータ１ＡをＥＰＲＯＭライタモードとし、テスタ若しくはＥＰＲＯＭライタのような専用書き込み装置を用いてフラッシュメモリ１１をアクセスできるようにし、モードビットＭＢ２を論理値“０”にして、フラッシュメモリ１１の所定領域に救済情報を書き込む。その後、再度プローブ検査を行って（Ｓ３）、パッケージング（Ｓ４）、電源電圧Ｖｄｄを通常動作時より高くして信頼性をテストするバーン・イン・テスト（Ｓ５）を経て、選別（Ｓ６）が行なわれる。バーン・イン・テストなどの影響で新たな不良が発見された不良品には欠陥救済の機会を与えることができる（Ｓ７）。例えば、ステップＳ２で欠陥の無かったマイクロコンピュータ１Ａにバーン・イン・テストなどにより欠陥が顕在化した場合、前述と同じようにして、欠陥を救済することができる（Ｓ７）。欠陥救済品に対して再度選別（Ｓ８）が行なわれた後、製品が出荷される（Ｓ９）。その製品を購入したユーザは当該マイクロコンピュータを所要の回路基板に実装し、実装された回路は適宜動作されることになる（Ｓ１０）。この動作中には前記モードビットＭＢ２を論理値“１”にして、救済情報が誤って書き換えられないようにしておく。このオンボード状態で動作されるマイクロコンピュータ１Ａに、必要に応じて欠陥診断用のテストプログラム（診断プログラム）を実行させて、欠陥の有無を判定し、発見された欠陥に対しては、オンボード状態でマイクロコンピュータ１Ａに内蔵のＣＰＵ１０を介して欠陥救済を施すことができる（Ｓ１１）。例えば、製造工程において全く欠陥の無かったマイクロコンピュータ１Ａが経時的に回路素子若しくは回路要素の特性が劣化して欠陥を生じた場合や、動作温度、動作電圧などの動作環境の変化に応じて新たに欠陥が生じた場合にも、それに対処することができる。ヒューズを用いた欠陥救済技術である図４の（Ｂ）と比較した場合、救済可能な時期は３倍以上に増える。

前記オンボード書き込みによる欠陥救済のための診断プログラム及びオンボード書き込み時に実行される書き込みプログラムはフラッシュメモリ１１のワード線ＷＬｆ＿０以外の領域に格納しておくことができる。診断プログラムの実行は割り込みなどによってＣＰＵ１０に任意に指示し、或いはタイマなどを用いて自動的に実行できるようにしてもよい。診断プログラムの内容はここでは詳細に図示しないが、ＳＲＡＭ１２及びＤＲＡＭ１３に所定のテストパターンを書き込んでから読み出し、読み出したデータと期待値データとを比較して欠陥の有無を判定し、欠陥が有れば、救済可能な冗長構成が余っているかを調べる処理を行なう。救済可能な冗長構成が余っている場合には、その欠陥を救済するための救済情報をフラッシュメモリ１０の救済情報格納用の不揮発性メモリセルに書き込むため、前記ＣＰＵ１０に前記書き込みプログラムを実行させて、救済情報をフラッシュメモリ１１の所定のメモリセルへ書き込ませる処理を行う。救済可能な冗長構成が余っていない場合には、ＣＰＵ１０はエラーステータスビットをセットし、それに応じた割り込み処理（例えばサービスマンコールの表示）を行うようにすることができる。

前記システムＬＳＩとしてのシングルチップマイクロコンピュータ１Ａは、欠陥救済のためのヒューズプログラム回路が不用になり、ヒューズ切断のための装置や工程が省け、テスティングコストを削減することができる。銅配線系プロセスのようなヒューズのレーザ熔断開口部の形成プロセスが複雑であると言う事情に対しても、ヒューズプログラム回路を用いないので、製造プロセスが簡素になる。例えば図５に例示されるように、その表面に図示しないＭＯＳＦＥＴのような回路素子が形成される単結晶シリコンからなるシリコン基板（Ｓｉ基板）１００上の最下層のポリシリコン配線層１０２の上にそれぞれ窒化チタン（ＴｉＮ）層１０５，１１１，１１７等を介して形成される銅配線層が第１層１０６から第５層（１１２，１１８，１２４，１３０）まであるとすると、レーザ溶断可能なポリシリコンヒューズをファイナルパッシベーション膜１３２を通して露出させるための開口１３３を形成するとき、配線層平坦化のための配線埋め込み溝を形成するときのエッチング用ストッパである何層もの窒化シリコン（ＳｉＮ）層１３１、１２７，１２５、１２１，１１９，１１５，１１３，１０９，１０７，１０３を一度にエッチングで除去することが難しいため、層間絶縁膜（酸化シリコン）１２８，１２６，１２２等のエッチングのためのエッチングガスとＳｉＮ層のエッチングガスを交互に何回も切換えなければならず、製造工程数が著しく増えてしまう。欠陥救済にヒューズプログラム回路を用いなければ銅配線を用いるプロセスにおいて何ら問題を生じない。すなわち、本発明の半導体集積回路１Ａないし後述される半導体集積回路１Ｂ及び１Ｃは、図５のデバイス断面図からヒューズ１０２Ｃを省いたデバイス構造とされる。それによって、配線抵抗が小さく、且つ、高周波動作が可能な半導体集積回路１Ａ、１Ｂ、１Ｃを提供できる。

また、フラッシュメモリ１１に対する救済情報の書換えが可能であるから、バーン・インの後に発生した欠陥も新たに救済でき、更に、システム若しくは回路基板に実装してから経時的に発生する欠陥に対しても救済を施すことが可能である。

これにより、ＣＰＵ１０と共に、フラッシュメモリ１１と一緒にＤＲＡＭ１２やＳＲＡＭ１３などの揮発性メモリが搭載された大規模な論理構成を有するシングルチップマイクロコンピュータ１Ａ等の回路の欠陥に対して救済効率を向上させることができる。したがて、大規模な論理を有する半導体集積回路１Ａの歩留まり向上によってコスト低減を実現することができる。

ここで、前記ＤＲＡＭ１２、ＳＲＡＭ１３及びフラッシュメモリ１１について以上で説明を省略した構成について補足説明を行う。

《ＤＲＡＭ》
前記ＤＲＡＭ１２において、メモリセルアレイ１２ＭＡは、図６に例示されるようなアドレス選択用ＭＯＳＦＥＴＱＳと情報保持用キャパシタＣＳとからなり、選択用端子としてのＭＯＳＦＥＴＱＳのゲートが対応するワード線ＷＬに接続され、データ入出力端子としてのＭＯＳＦＥＴＱＳのドレインもしくはソースが対応するビット線ＢＬに接続された、公知のダイナミック型メモリセルＤＭＣを多数備える。キャパシタＣＳの１つの電極は、共通電極ＰＬとされ、電源電圧の半分に等しいような所定の電源が与えられる。メモリセルアレイ１２ＭＡは、図７に例示されるように、スタティックラッチ形態のセンスアンプＳＡｄに対して公知の折り返しビット線構造を有し、ビット線ＢＬｄ＿０〜ＢＬｄ＿Ｍｄを備えている。ビット線ＢＬｄ＿０〜ＢＬｄ＿Ｍｄと交差する方向にはワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄが配置され、更に、欠陥救済のための冗長ワード線ＷＬｄＲが設けられている。特に図示はしないが冗長ビット線を採用することも可能である。ビット線ＢＬｄ＿０〜ＢＬｄ＿ＭｄはＹセレクタＹＳｄ＿０〜ＹＳｄ＿Ｍｄを介してコモンデータ線１２ＣＤに共通接続される。図1に示されるように、前記ワード線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄと冗長ワード線ＷＬｄＲはＸデコーダ１２ＸＤによって一本が選択される。ＹセレクタＹＳｄ＿０〜ＹＳｄ＿ＭｄはＹデコーダ１２ＹＤのデコード出力によって一つがオン状態にされる。図1において、メモリセルアレイ１２ＭＡ及びＹセレクタＹＳｄ＿０〜ＹＳｄ＿Ｍｄは紙面の表裏方向にＮ組設けられていると理解されたい。したがって、Ｘデコーダ１２ＸＤ及びＹデコーダ１２ＹＤによる選択動作が行われると、コモンデータ線１２ＣＤにはＮビット単位でデータの入出力が行なわれることになる。書き込みデータはデータバス１６から入力バッファ１２ＩＢに供給され、入力データに従って書き込みバッファ１２ＷＢがコモンデータ線１２ＣＤを介してビット線をドライブする。データ読み出し動作ではビット線からコモンデータ線１２ＣＤに伝達された読み出しデータをメインアンプ１２ＭＡで増幅し、これを出力バッファ１２ＯＢからデータバス１６に出力する。

前記冗長ワード線ＷＬｄＲによって救済すべき正規ワード線のロウアドレスを特定する救済情報は前記救済アドレスレジスタ１２ＡＲに設定されている。この救済アドレスレジスタ１２ＡＲは複数ビットのスタティックラッチから成り、そのデータ入力端子は、リセット信号ＲＥＳＥＴのハイレベルに応答してデータバス１６に導通され、データバス１６から救済情報がロードされる。ロードされた救済情報が有効であるとき、その救済情報はアドレス比較回路１２ＡＣによって前記アドレスバッファ１２ＡＢからのロウアドレス信号と比較される。比較結果が一致のとき、検出信号１２φが論理値“１”にされ、それ以外は論理値“０”にされる。前記Ｘデコーダ１２ＸＤ及びＹデコーダ１２ＹＤは、アドレスバス１５のアドレス信号がアドレスバッファ１２ＡＢを介して供給され、供給されたアドレス信号をデコードする。特にＸデコーダ１２ＸＤは、アドレス比較回路１２ＡＣから供給される検出信号１２φが不一致を意味する論理値“０”のときはアドレスバッファ１２ＡＢからのロウアドレス信号をデコードするが、検出信号１２φが一致を意味する論理値“１”のときにはアドレスバッファ１２ＡＢからのロウアドレス信号のデコードが禁止され、代わりに冗長ワード線ＷＬｄＲを選択する。これにより、不良のワード線に係るメモリアクセスは冗長ワード線ＷＬｄＲに係る冗長用のメモリセルの選択動作に代えられる。

ＤＲＡＭ１２の内部タイミング制御はタイミングコントローラ１２ＴＣが行う。タイミングコントローラ１２ＴＣにはコントロールバス１７を介してＣＰＵ１０からリード信号及びライト信号等のストローブ信号が供給されると共に、アドレスバス１５からメモリ選択信号とみなされる複数ビットのアドレス信号が供給される。タイミングコントローラ１２ＣＴによってＤＲＡＭ１２の動作選択が検出されると、Ｘデコーダ１２ＸＤ等の回路が活性化され、リード信号によって読み出し動作が指示されているときは、メモリセルアレイ１２ＭＡで選択されたメモリセルの記憶情報がメインアンプ１２ＭＡや出力バッファ１２ＯＢを介してデータバス１６に出力され、ライト信号によって書き込み動作が指示されているときは、メモリセルアレイ１２ＭＡで選択されたメモリセルには、入力バッファ１２ＩＢ及び書き込みバッファ１２ＷＢを介して入力されたデータが書き込まれる。

《ＳＲＡＭ》
前記ＳＲＡＭ１３は、メモリセルアレイ１３ＭＡに、図８に例示されるような公知のＣＭＯＳスタティック型メモリセルＳＭＣを多数備える。すなわち、ＣＭＯＳスタティック型メモリセルＳＭＣは、図８のようにＰチャンネル型ＭＯＳＦＥＴＱＰ１、ＱＰ２とＮチャンネル型ＭＯＳＦＥＴＱＮ１ないしＱＮ４とからなる。ＱＰ１とＱＮ１の相互、ＱＰ２とＱＮ２の相互は、それぞれＣＭＯＳインバータを構成するとみなされ、その入力端子と出力端子が交差接続されることによって全体として１つのＣＭＯＳラッチ回路を構成する。ＱＮ３とＱＮ４は、選択スイッチを構成する。ＱＮ３とＱＮ４のゲートは、メモリセルの選択端子を構成し、対応するワード線ＷＬに接続される。対応する対のビット線ＢＬ、ＢＢＬに接続されたＱＮ３、ＱＮ４のドレインもしくはソースは、メモリセルのデータ入出力端子とされる。メモリセルは抵抗負荷型のスタティックラッチ形態に構成してもよい。メモリセルアレイ１３ＭＡは、図９に例示されるように、相補ビット線ＢＬｓ＿０，ＢＬＢｓ＿０〜ＢＬｓ＿Ｍｓ，ＢＬＢｓ＿Ｍｓを備えている。相補ビット線ＢＬｓ＿０，ＢＬＢｓ＿０〜ＢＬｓ＿Ｍｓ，ＢＬＢｓ＿Ｍｓと交差する方向にはワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓが配置され、更に、欠陥救済のための冗長ワード線ＷＬｓＲが設けられている。特に図示はしないが冗長ビット線を採用することも可能である。相補ビット線ＢＬｓ＿０，ＢＬＢｓ＿０〜ＢＬｓ＿Ｍｓ，ＢＬＢｓ＿ＭｓはＹセレクタＹＳｓ＿０，ＹＳＢｓ＿０〜ＹＳｓ＿Ｍｓ，ＹＳＢｓ＿Ｍｓを介してコモンデータ線１３ＣＤに共通接続される。図1に示されるように、前記ワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓと冗長ワード線ＷＬｓＲはＸデコーダ１３ＸＤによって一本が選択される。ＹセレクタＹＳｓ＿０，ＹＳＢｓ＿０〜ＹＳｓ＿Ｍｓ，ＹＳＢｓ＿ＭｓはＹデコーダ１３ＹＤのデコード出力によって一対がオン状態にされる。図1において、メモリセルアレイ１３ＭＡ及びＹセレクタＹＳｓ＿０，ＹＳＢｓ＿０〜ＹＳｓ＿Ｍｓ，ＹＳＢｓ＿Ｍｓは紙面の表裏方向にＮ組設けられていると理解されたい。したがって、Ｘデコーダ１３ＸＤ及びＹデコーダ１３ＹＤによる選択動作が行われると、コモンデータ線１３ＣＤにはＮビット単位でデータの入出力が行なわれることになる。書き込みデータはデータバス１６から入力バッファ１３ＩＢに供給され、入力データに従って書き込みバッファ１３ＷＢがコモンデータ線１３ＣＤを介してビット線をドライブする。データ読み出し動作ではビット線からコモンデータ線１３ＣＤに伝達された読み出しデータをセンスアンプ１３ＳＡで増幅し、これを出力バッファ１３ＯＢからデータバス１６に出力する。

前記冗長ワード線ＷＬｓＲによって救済すべき正規ワード線のロウアドレスを特定する救済情報は救済アドレスレジスタ１３ＡＲに設定されている。この救済アドレスレジスタ１３ＡＲは複数ビットのスタティックラッチから成り、そのデータ入力端子は、リセット信号ＲＥＳＥＴのハイレベルに応答してデータバス１６に導通され、データバス１６から救済情報がロードされる。ロードされた救済情報が有効であるとき、その救済情報はアドレス比較回路１３ＡＣによって前記アドレスバッファ１３ＡＢからのロウアドレス信号と比較される。比較結果が一致のとき、検出信号１３φが論理値“１”にされ、それ以外は論理値“０”にされる。前記Ｘデコーダ１３ＸＤ及びＹデコーダ１３ＹＤは、アドレスバス１５のアドレス信号がアドレスバッファ１３ＡＢを介して供給され、供給されたアドレス信号をデコードする。特にＸデコーダ１３ＸＤは、アドレス比較回路１３ＡＣから供給される検出信号１３φが不一致を意味する論理値“０”のときはアドレスバッファ１３ＡＢからのロウアドレス信号をデコードするが、検出信号１３φが一致を意味する論理値“１”のときにはアドレスバッファ１２ＡＢからのロウアドレス信号のデコードが禁止され、代わりに冗長ワード線ＷＬｓＲを選択する。これにより、不良のワード線に係るメモリアクセスは冗長ワード線ＷＬｓＲに係る冗長用のメモリセルの選択動作に代えられる。

ＳＲＡＭ１３の内部タイミング制御はタイミングコントローラ１３ＴＣが行う。タイミングコントローラ１３ＴＣにはコントロールバス１７を介してＣＰＵ１０からリード信号及びライト信号等のストローブ信号が供給されると共に、アドレスバス１５からメモリ選択信号とみなされる複数ビットのアドレス信号が供給される。タイミングコントローラ１３ＣＴによってＳＲＡＭ１３の動作選択が検出されると、Ｘデコーダ１３ＸＤ等の回路が活性化され、リード信号によって読み出し動作が指示されているときは、メモリセルアレイ１３ＭＡで選択されたメモリセルの記憶情報がセンスアンプ１３ＳＡや出力バッファ１３ＯＢを介してデータバス１６に出力され、ライト信号によって書き込み動作が指示されているときは、メモリセルアレイ１３ＭＡで選択されたメモリセルには、入力バッファ１３ＩＢ及び書き込みバッファ１３ＷＢを介して入力されたデータが書き込まれる。

《フラッシュメモリ》
前記フラッシュメモリ１１は、メモリセルアレイ１１ＭＡに、図１０に例示される不揮発性メモリセル（フラッシュメモリセル）ＦＭＣを多数備える。メモリセルＦＭＣは、コントロールゲート（ＣＧ）、フローティングゲート（ＦＧ）、ソース（ＳＣ）及びドレイン（ＤＲ）を持つ１個のメモリセルトランジスタによって構成される。メモリセルアレイ１１ＭＡは、図１１に例示されるように、フラッシュメモリセルＦＭＣのドレインが結合されたビット線ＢＬｆ＿０〜ＢＬｆ＿Ｍｆ、フラッシュメモリセルＦＭＣのコントロールゲートが結合されたワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆ、及びフラッシュメモリセルＦＭＣのソースが結合されたソース線ＳＬｆを有する。特に制限されないが、この例では、ソース線ＳＬｆは各メモリセルＦＭＣに共通化されている。ビット線ＢＬｆ＿０〜ＢＬｆ＿ＭｆはＹセレクタＹＳｆ＿０〜ＹＳｆ＿Ｍｆを介してコモンデータ線１１ＣＤに共通接続される。図1に示されるように、前記ワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆに対する選択動作はＸデコーダ１１ＸＤによって行う。選択ワード線と非選択ワード線に対する供給電圧は、消去、書き込み、読み出しの各動作に応じて前記シーケンスコントローラ１１ＳＱが制御する。ＹセレクタＹＳｆ＿０〜ＹＳｆ＿ＭｆはＹデコーダ１１ＹＤのデコード出力によって一つがオン状態にされる。図1において、メモリセルアレイ１１ＭＡ及びＹセレクタＹＳｆ＿０〜ＹＳｆ＿Ｍｆは紙面の表裏方向にＮ組設けられていると理解されたい。したがって、Ｘデコーダ１１ＸＤ及びＹデコーダ１１ＹＤによる選択動作が行われると、メモリセルとコモンデータ線１１ＣＤとの間ではＮビット単位でデータの入出力が可能になる。書き込みデータはデータバス１６から入力バッファ１１ＩＢに供給され、入力データに従って書き込みバッファ１１ＷＢがコモンデータ線１１ＣＤを介してビット線をドライブする。データ読み出し動作ではビット線からコモンデータ線１１ＣＤに伝達された読み出しデータをセンスアンプ１１ＳＡで増幅し、これを出力バッファ１１ＯＢからデータバス１６に出力する。この例では、消去動作はワード線単位で行なわれる。尚、図１に図示を省略したソース線には、消去、書き込み、読み出しの各動作モードに応じたソース線電圧が前記シーケンスコントローラ１１ＳＱから与えられる。

フラッシュメモリ１１のシーケンス制御及び電圧制御は前記シーケンスコントローラ１１ＳＱが行う。ここでは、シーケンスコントローラ１１ＳＱによる電圧制御態様を説明する。先ず、メモリセルＦＭＣ（Ｎチャンネル型のＭＯＳ形式メモリセルトランジスタ）は、フローティングゲート内の電荷の多い・少ないに応じて情報を保持する事が可能である。例えばフローティングゲート内に電荷が注入されるとメモリセルのしきい値電圧は上昇する。コントロールゲートに印加する電圧値以上にしきい値電圧を上げる事によりメモリ電流は流れなくなる。またフローティングゲートから電荷を放出することによってそのしきい値電圧は低下される。コントロールゲートに印加される電圧値よりもしきい値電圧が低くされることにより、メモリ電流が流れるようになる。例えば、図１２に例示されるように、低いしきい値電圧の状態を“０”情報保持状態（例えば書き込み状態）、高いしきい値電圧の状態を“１”情報保持状態（例えば消去状態）と割り当てる事が可能となる。これは定義上の事であるので、逆の定義を与えても何ら問題は無い。メモリ動作はリード（read）、書込み（program）及び消去（erase）に大別される。書込みベリファイ及び消去ベリファイはリードと実質的に同じである。

読み出し動作では、コントロールゲートＣＧに読み出し電位（例えばＶｃｃ＝５Ｖ）が印加される。このときの選択メモリセルの記憶情報は、そのメモリセルに電流が流れるか流れないかによって、その“０”、“１”が判定される。消去においては、図１３に例示されるように、コントロールゲートＣＧに正電圧（例えば１０Ｖ）を印加しメモリセルのソースに負電圧（例えば−１０Ｖ）を印加する。ドレインＤＲはフローティングであってもよいし、或いはウェルと同じ負電圧（例えば−１０Ｖ）であってもよい。このことによりフローティングゲート内にトンネル効果によって電荷を注入する事が可能となる。その結果、メモリセルＦＭＣのしきい値電圧が上昇する。消去ベリファイは、ベリファイのためのワード線電圧が異なるだけで前記読み出し動作と実質的に同じである。書き込みにおいては、図１３に例示されるように、コントロールゲートＣＧに負電位（例えば−１０Ｖ）を印加し、ドレインＤＲには正電圧（例えば７Ｖ）を与え、ソースＳＣをフローティングにする。このことによりドレインに正電圧が印加されたメモリセルのみ電荷の放出が行なわれる。その結果、メモリセルＦＭＣのしきい値電圧は減少する。この後の書込みベリファイ動作も前記読み出しと同様に行われる。

《第２のシングルチップマイクロコンピュータ》
図１４には本発明に係る半導体集積回路の別の例である第２のシングルチップマイクロコンピュータが示される。同図に示されるシングルチップマイクロコンピュータ１Ｂは、欠陥救済用の冗長構成を有する点が図１のものと相違される。すなわち、メモリセルアレイ１１ＭＡは、正規のワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆの他に冗長ワード線ＷＬｆＲを有する。冗長ワード線ＷＬｆＲにも前記メモリセルＦＭＣのコントロールゲートが結合され、それらのドレインは対応するビット線に、ソースは前記ソース線に結合されている。正規のワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆの内のどのワード線を冗長ワード線ＷＬｆＲの選択に置き換えるかは、救済アドレスレジスタ１１ＡＲに設定される救済情報によって決定される。救済情報に含まれる救済ロウアドレス情報はアドレス比較回路１１ＡＣによってアドレスバッファ１１ＡＢからのロウアドレス信号と比較される。アドレス比較回路１１ＡＣは比較結果が一致するとき、論理値“１”の検出信号１１φをＸデコーダ１１ＸＤに与える。検出信号１１φが論理値“１”のとき、Ｘデコーダ１１ＸＤは、アドレスバッファ１１ＡＢからのロウアドレスによるワード線選択動作を抑止し、これに代えて冗長ワード線ＷＬｆＲを選択する。これにより、不良のワード線に係るメモリアクセスは冗長ワード線ＷＬｆＲに係る冗長用のメモリセルの選択動作に代えられる。

この構成において、リセット期間中における救済情報のデータバス１６への読み出しは図１の場合と同様に１回で行われる構成に変わりはない。したがって、図１４の場合には、全部で最大Ｎビットの救済情報を１回で３個の救済アドレスレジスタ１１ＡＲ，１２ＡＲ，１３ＡＲに振り分けなければならない。これを満足するように、３個の救済アドレスレジスタ１１ＡＲ，１２ＡＲ，１３ＡＲのデータ入力端子は、Ｎビットのデータバスの各ビットの信号線と重複することなく別々に結合さているものとする。

図１５にはフラッシュメモリ１１の救済情報格納領域に格納された救済情報の一例が示されている。図２に比べて、フラッシュメモリ１１の救済ロウアドレスＡＦ３〜ＡＦ０とフラッシュメモリの救済イネーブルビットＲＥ＿Ｆが増えている。データバス１６に読み出される救済情報が全部でＮビットであるなら、データバス１６の信号線は、図１５の配列を維持して対応する救済アドレスレジスタ１１ＡＲ，１２ＡＲ，１３ＡＲのデータ入力端子に結合されている。前記ビットＲＥ＿Ｆは論理値“１”によってロウアドレス情報ＡＦ３〜ＡＦ０の有効性を示す。救済アドレスレジスタ１１ＡＲにロードされた救済イネーブルビットＲＥ＿Ｆは、論理値“１”の場合にはアドレス比較回路１１ＡＣを活性化し、論理値“０”の場合にはアドレス比較回路１１ＡＣを非活性状態に保って検出信号１１φを不一致レベル“０”に固定する。

図１６にはリセット期間における救済情報のイニシャルロード処理のタイミングが示される。電源投入によるパワーオンリセット、或いはシステムリセットなどによって、リセット信号ＲＥＳＥＴがハイレベルにされている期間がリセット期間である。投入された電源が安定すると、ワード線ＷＬｆ＿０とＹセレクタＹＳｆ＿０が選択され、データバス１６にはフラッシュメモリ１１、ＤＲＡＭ１２及びＳＲＡＭ１３の救済情報が並列的に読み出される。読み出されたフラッシュメモリ１１の救済情報は救済アドレスレジスタ１１ＡＲに、ＤＲＡＭ１２の救済情報は救済アドレスレジスタ１２ＡＲに、ＳＲＡＭ１３の救済情報は救済アドレスレジスタ１３ＡＲにロードされ、ロードデータはリセット解除によってラッチされる。

このシングルチップマイクロコンピュータ１Ｂによればフラッシュメモリ１１で発生する欠陥に対しても救済することができる。その他の点は図１のシングルチップマイクロコンピュータ１Ａと同じであり、その詳細な説明は省略する。

《第３のシングルチップマイクロコンピュータ》
図１７には本発明に係る半導体集積回路の更に別の例である第３のシングルチップマイクロコンピュータが示される。同図に示されるシングルチップマイクロコンピュータ１Ｃは、フラッシュメモリから救済情報を読み出す動作を複数サイクルとし、複数個の救済アドレスレジスタには救済情報の読み出しサイクル毎に順番にデータをラッチさせるようにした点が図１のものと相違される。すなわち、シングルチップマイクロコンピュータ１Ｃには、リセット信号ＲＥＳＥＴによるリセット指示（リセット期間）に応答して初期化されるクロック制御回路として、クロックパルスジェネレータ（ＣＰＧ）１９と制御回路２０を設ける。

前記クロックパルスジェネレータ１９は例えば発振子を用いた発振回路と分周回路或いはＰＬＬ回路等を有し、動作電源が投入され、リセット信号ＲＥＳＥＴがアサートされて内部動作が安定してクロック信号を発生可能になった後、リセット信号ＲＥＳＥＴがネゲートされるのに応答して、クロック信号ＣＬＫＲを発生する。図１８に例示されるように、クロック信号ＣＬＫＲは、特に制限されないが、３回発生され、これが前記制御回路２０に与えられる。ＣＰＵ１０はクロックパルスジェネレータ１９から発生されるリセット信号ＲＳＴによって初期化される。ＣＰＵ１０のリセット期間は、図１８に例示されるように、クロック信号ＣＬＫＲの３発目が発生されるまでである。リセット信号ＲＳＴによるリセット期間が終了すると、ＣＰＵ１０は、クロックパルスジェネレータ１９から発生されるクロック信号ＣＬＫに同期して、リセット例外処理を開始する。

ＣＰＵ１０に対するリセット信号ＲＳＴによるリセット期間において、制御回路２０は救済情報のイニシャルロード制御を行う。即ち、図１８に例示されるように、制御回路２０は、クロック信号ＣＬＫＲの第１サイクル及び第２サイクルの期間に制御信号φＷ０をアサートし、その第１サイクルに応答して制御信号φＢ０をアサートし、第２サイクルに応答して制御信号φＢ１をアサートする。前記シーケンスコントローラ１１ＳＱは制御信号φＷ０のアサート期間に応答してセンスアンプ１１ＳＡ及び出力バッファ１１ＯＢを活性化し、読み出し動作可能にフラッシュメモリの電圧制御を行う。前記Ｘデコーダ１１ＸＤは制御信号φＷ０のアサート期間に応答してワード線ＷＬｆ＿０に読み出し選択レベルを与える。Ｙデコーダ１１ＹＤは制御信号φＢ０のアサート期間にＹセレクタＹＳｆ＿０によってビット線ＢＬｆ＿０を選択する。これにより、制御信号φＢ０のアサート期間（クロック信号ＣＬＫＲの第１サイクル）にデータバス１６には、ワード線ＷＬｆ＿０とビット線ＢＬｆ＿０との交差位置にあるＮビットのメモリセルから救済情報が読み出される。このとき、前記制御信号φＢ０はＤＲＡＭ１２の救済アドレスレジスタ１２ＡＲに供給され、前記制御信号φＢ０のハイレベル期間でデータバス１６のデータを入力し、ローレベルによってその入力データをラッチするから、その救済情報が救済アドレスレジスタ１２ＡＲにラッチされる。また、Ｙデコーダ１１ＹＤは次の制御信号φＢ１のアサート期間ではＹセレクタＹＳｆ＿１によってビット線ＢＬｆ＿１を選択する。これにより、制御信号φＢ１のアサート期間（クロック信号ＣＬＫＲの第２サイクル）にデータバス１６には、ワード線ＷＬｆ＿０とビット線ＢＬｆ＿１との交差位置にあるＮビットのメモリセルから救済情報が読み出される。このとき、前記制御信号φＢ１はＳＲＡＭ１３の救済アドレスレジスタ１３ＡＲに供給され、当該レジスタ１３ＡＲは前記制御信号φＢ１のハイレベル期間でデータバス１６のデータを入力し、ローレベルによってその入力データをラッチするから、その救済情報が救済アドレスレジスタ１３ＡＲにラッチされる。

したがって、ワード線ＷＬｆ＿０とビット線ＢＬｆ＿０との交差位置にあるメモリセルにＤＲＡＭ１２の救済情報を格納し、ワード線ＷＬｆ＿０とビット線ＢＬｆ＿１との交差位置にあるメモリセルにＳＲＡＭ１３の救済情報を格納しておけば、シングルチップマイクロコンピュータ１Ｃのリセット指示に応答して、救済情報をＮビット単位で順番にＤＲＡＭ１２及びＳＲＡＭ１３に内部転送することができる。一つの回路に対する救済情報の内部転送回数は１回に限定されず、当該回路の論理規模に比例する冗長の論理規模に応じて適宜決定することができる。例えば、Yデコーダに供給する制御信号の数を増やし、制御信号毎に別々のYセレクタを選択させ、救済情報を入力する回路の救済アドレスレジスタの数も必要に応じて増やせばよい。図１で説明した構成の場合には、救済情報の初期ロード動作の期間はリセット信号ＲＥＳＥＴのリセット期間に依存する。初期ロードすべき救済情報の量が多い場合には、マイクロコンピュータの外部でリセット信号ＲＥＳＥＴによるリセット期間を制御しなければならない。図１７の場合には、リセット信号ＲＥＳＥＴによってクロックパルスジェネレータ１９の動作が安定化した後は、マイクロコンピュータ１Ｃ内部の制御回路２０が救済情報のイニシャルロード処理を自律的に制御するから、初期ロードすべき救済情報の量が多い場合であっても、マイクロコンピュータ外部で特別な操作を要することなく、救済情報のイニシャルロードを確実に行うことができる。その他の点は図１のシングルチップマイクロコンピュータ１Ａと同じであり、その詳細な説明は省略する。

また、システムオンチップ化などに代表される集積度の大規模化に鑑みると、大規模集積回路に搭載された一つの回路モジュールであるフラッシュメモリ１１を別の回路モジュールとの関係で効率的に利用するために、フラッシュメモリ１１の記憶情報を当該フラッシュメモリ１１とは別のＳＲＡＭ１３やＤＲＡＭ１２の欠陥救済等に利用した。このとき、前記データバス１６を介する救済情報の内部転送、そして、救済情報の複数サイクルに分けた直列的な内部転送による構成は、ＳＲＡＭ１３やＤＲＡＭ１２等の大容量に従って欠陥が増えるのに比例して救済情報が増えるとき、救済情報量の増大に対してその情報を個々のＳＲＡＭ１３やＤＲＡＭ１２に反映させる処理を高速に実現できるようにする、という点で重要である。

《ブロック置換》
今まで説明した冗長への置き換えはアドレス比較によって行うものであったが、図１９に例示されるように、メモリマットも若しくはメモリブロックの置換によって行うことも可能である。例えば、メモリマットＭＡＴ０〜ＭＡＴ７は正規メモリセルがマトリクス配置されたメモリブロックである。この例では、各メモリブロック毎に１ビットのデータ入出力端子Ｄ０〜Ｄ７が割当てられ、その間にはＹセレクタ回路ＹＳＷ０〜ＹＳＷ７、リード・ライト回路（センスアンプ及びライトアンプ）ＲＷ０〜ＲＷ７等が配置されている。欠陥救済用のメモリセルがマトリクス配置された冗長メモリマットＭＡＴＲが設けられ、この冗長メモリマットＭＡＴＲには冗長用のＹセレクタ回路ＹＳＷＲ及びリード・ライト回路ＲＷＲが接続されている。メモリマットＭＡＴ０〜ＭＡＴ７及び冗長メモリマットＭＡＴＲは相互に同じ回路構成を有している。Ｙセレクタ回路ＹＳＷ０〜ＹＳＷ７、ＹＳＷＲは、対応するメモリマットから１本のビット線若しくは１対の相補ビット線を選択する。

メモリマットＭＡＴ０〜ＭＡＴ７の内の一つを冗長メモリマットＭＡＴＲに置き換え可能にするために、セレクタＳＥＬ０〜ＳＥＬ７が設けられている。セレクタＳＥＬ０〜ＳＥＬ７は、リード・ライト回路ＲＷＲの入出力端子とリード・ライト回路ＲＷ０〜ＲＷ７の入出力端子との何れか一方を選択してデータ入出力端子Ｄ０〜Ｄ７に接続する。セレクタＳＥＬ０〜ＳＥＬ７に対する選択制御信号はデコーダＤＬが生成し、デコーダＤＬには救済情報レジスタＡＲから救済情報が与えられる。救済情報のイニシャルロードの手法は前記と同じである。

図１９の例に従えば、救済情報は、救済イネーブルビットＲＥと、３ビットの選択ビットＡ２〜Ａ０から成る。デコーダＤＬは選択ビットＡ２〜Ａ０の相補信号に対してデコード論理を構成するアンドゲートＡＮＤ０〜ＡＮＤ７によって構成され、アンドゲートＡＮＤ０〜ＡＮＤ７の出力が対応するセレクタＳＥＬ０〜ＳＥＬ７の選択端子に供給される。各アンドゲートＡＮＤ０〜ＡＮＤ７には救済イネーブルビットＲＥが供給され、これが論理値“１”の救済イネーブル状態にされたとき、デコード動作を行うことができる。換言すれば、救済イネーブルビットＲＥが論理値“０”の状態では、各アンドゲートＡＮＤ０〜ＡＮＤ７の出力選択信号は全て非選択レベルに強制される。

メモリマットも若しくはメモリブロックの置換によって救済を行えば、アドレス比較動作が不要であり、アクセスタイムの高速化に資することができる。また、救済可能な規模に対して救済情報のビット数が少なくて済む。したがって大容量ＤＲＡＭなどの場合には好適である。但し、冗長によって占有されるチップ面積はアドレス比較を行う構成に比べて大きくなる。図１９の構成は、前記ＳＲＡＤ１３、ＤＲＡＭ１２、フラッシュメモリ１１の何れにも適用することが可能である。

《トリミング回路への適用》
以上の説明では冗長のための救済情報をフラッシュメモリ１１に格納して用いる例を説明したが、救済情報の代わりに、又は、救済情報と共に、トリミング情報を格納して用いるようにすることも可能である。以下、トリミング情報を用いて回路特性を決定することができる回路の例を幾つか説明する。

図２０には降圧電源回路を有するシングルチップマイクロコンピュータの一例が示される。降圧電源回路３１はシングルチップマイクロコンピュータ３０の外部から与えられる５Ｖや３．３Ｖのような電源電圧ＶＤＤを降圧して内部電源電圧ＶＤＬを生成する。降圧された内部電源電圧ＶＤＬはＣＰＵ１０、フラッシュメモリ１１、ＤＲＡＭ１２、ＳＲＡＭ１３などの動作電源として用いられる。このような降圧電圧ＶＤＬを用いるのは、集積度及び動作速度を向上させるために回路素子が微細化されているとき、回路動作の信頼性を保証するため、更には低消費電力を実現するためである。外部とインタフェースされる入出力回路１４は、外部電源電圧ＶＤＤを動作電源とする。ＶＳＳは回路の接地電圧である。この降圧電源回路３１は、内部電源電圧ＶＤＬのレベルを規定するための参照電圧を決定する制御情報（電圧トリミング情報）をラッチする電圧トリミングレジスタ３１ＤＲを有する。このレジスタ３１ＤＲに対する電圧トリミング情報のイニシャルロードは、前述の救済情報のイニシャルロードと同様に、リセットの指示に応答して前記フラッシュメモリ１１からデータバス１６に電圧トリミング情報が読み出され、読み出された電圧トリミング情報がレジスタ３１ＤＲにラッチされる。

図２１には前記降圧電源回路３１の一例が示される。降圧電圧はｎチャンネル型ＭＯＳトランジスタＭ５と抵抗素子Ｒ５から成るソースフォロア回路から出力される。トランジスタＭ５のコンダクタンスはオペアンプＡＭＰ２によって負帰還制御される。電圧ＶＤＬは論理的に制御電圧ＶＤＬ１に等しくされる。制御電圧ＶＤＬ１は、ｎチャンネル型ＭＯＳトランジスタＭ４と抵抗素子Ｒ０〜Ｒ４から成るソースフォロア回路から出力される。トランジスタＭ４のコンダクタンスはオペアンプＡＭＰ１によって負帰還制御される。その帰還系は、抵抗Ｒ０〜Ｒ４による抵抗分圧比を選択可能なスイッチＭＯＳトランジスタＭ０〜Ｍ３が設けられて、トリミング回路を構成している。スイッチＭＯＳトランジスタＭ０〜Ｍ３の選択は、２ビットの電圧トリミング情報ＴＲ１，ＴＲ０をデコードするデコーダＤＥＣ１が行う。そのようにして形成される帰還電圧は基準電圧発生回路ＶＧＥ１で発生される基準電圧とオペアンプＡＭＰ１で比較される。このオペアンプＡＭＰ１は、制御電圧ＶＤＬ１が参照電圧Ｖｒｅｆに等しくなるように負帰還制御を行う。

前記降圧電源回路３１の素子特性が、製造プロセスの影響によって、比較的大きくばらついた場合、内部電源電圧ＶＤＬ１が設計値的な所望範囲内に入るようにデコーダＤＥＣ１で選択する抵抗分圧比を変更する。そのための情報は、デバイステストによって把握される回路特性から予め得ることができ、前述のように、ＥＰＲＯＭライタモードなどによってフラッシュメモリ１１の所定領域（前記救済情報の格納領域に相当する所定アドレスエリア）に予め書き込んでおけばよい。マイクロコンピュータ３０がリセットされるとき、その電圧トリミング情報ＴＲ０，ＴＲ１はフラッシュメモリ１１から電圧トリミングレジスタ３１ＤＲにイニシャルロードされる。

図２２にはＤＲＡＭ１２のデータ保持モードにおいて、メモリセルのリフレッシュ間隔を制御するリフレッシュタイマの一例が示される。ＣＭはモニタ用ストレージキャパシタであり、ダイナミック型メモリセルのストレージキャパシタよりも僅かにデータ保持時間が短くなるように設計されている。ｎチャンネル型ＭＯＳトランジスタＭ１５はモニタ用ストレージキャパシタＣＭに対する充電用トランジスタである。このトランジスタＭ１５は、図２３に例示されるように、リフレッシュ動作期間にオン動作され、データ保持期間にオフ状態にされる。データ保持期間においてノードＶＮの電圧はモニタ用ストレージキャパシタＣＭのリークによってレベル低下される。レベル低下の度合は、コンパレータＡＭＰ３によって検出する。コンパレータＡＭＰ３はノードＶＮのレベルが参照電圧ＶＲ１よりも低くなると、ハイレベルを出力する。この状態はセット・リセット型のフリップフロップＦＦをセット状態にする。これによってカウンタＣＮＴが計数動作を開始し、リフレッシュクロックφＲＥＦを生成する。このリフレッシュクロックφＲＥＦに同期してリフレッシュ動作が行われる。例えば、図示を省略するリフレッシュアドレスカウンタを順次インクリメントしながらリフレッシュクロックφＲＥＦのクロックサイクルに同期してワード線単位のリフレッシュ動作を行う。カウンタＣＮＴのオーバーフローによるキャリーによってフリップフロップＦＦがリセットされ、一連のフレッシュ動作を終了する。リフレッシュ動作中、トランジスタＭ１５はオン状態にされ、モニタ用ストレージキャパシタＣＭは、次のリフレッシュタイミングを検出するために充電されている。リフレッシュ動作が終了すると、トランジスタＭ１５はカット・オフ状態にされ、再びリークによるリフレッシュタイミングの検出動作が行われる。

前記モニタ用ストレージキャパシタＣＭの電荷保持特性は、プロセスの影響を受けて変動することが予想され、例えば、ＤＲＡＭの正規のメモリセルのストレージキャパシタの平均的な電荷保持特性を有している場合には、それよりも電荷保持特性の多くのメモリセルでデータエラー若しくはデータ破壊生じてしまう。そこで、モニタ用ストレージキャパシタＣＭの電荷保持性能に応じて、参照電圧ＶＲ１を調整可能な参照電圧発生回路１２ＲＦを採用することができる。

この参照電圧発生回路１２ＲＦは、図２２に例示されるように、ｎチャンネル型ＭＯＳトランジスタＭ１４と抵抗素子Ｒ１０〜Ｒ１４から成るソースフォロア回路から出力される。トランジスタＭ１４のコンダクタンスはオペアンプＡＭＰ４によって負帰還制御される。その帰還系は、抵抗Ｒ１０〜Ｒ１４による抵抗分圧比を選択可能なスイッチＭＯＳトランジスタＭ１０〜Ｍ１３が設けられて、トリミング回路を構成している。スイッチＭＯＳトランジスタＭ１０〜Ｍ１３の選択は、２ビットの電圧トリミング情報ＲＦ１，ＲＦ０をデコードするデコーダＤＥＣ２が行う。そのようにして形成される帰還電圧は基準電圧発生回路ＶＧＥ２で発生される基準電圧ＶＲとオペアンプＡＭＰ４で比較される。このオペアンプＡＭＰ４は、参照電圧ＶＲ１が基準電圧ＶＲに等しくなるように負帰還制御を行う。

前記モニタ用ストレージキャパシタＣＭの電荷保持性能が製造プロセスの影響により許容範囲を越えて変動した場合、デコーダＤＥＣ２で選択する抵抗分圧比を適当に変更する。そのための情報は、デバイステストによって把握されるキャパシタＣＭの電荷保持性能から予め得ることができ、前述のように、ＥＰＲＯＭライタモードなどによってフラッシュメモリ１１の所定領域（前記救済情報の格納領域に相当する所定アドレスエリア）に予め書き込んでおけばよい。マイクロコンピュータ３０がリセットされるとき、その電圧トリミング情報ＴＲ０，ＴＲ１はフラッシュメモリ１１からリフレッシュ最適化レジスタ１２ＤＲにイニシャルロードされる。

図２４にはＳＲＡＭ１３のタイミングコントローラ１３ＴＣにおけるタイミング調整用ディレイ回路の一例として、センスアンプ活性化信号φＳＡのディレイ回路が示される。タイミングコントローラ１３ＴＣは、直列４段の遅延回路ＤＬ０〜ＤＬ３と、各遅延回路ＤＬ０〜ＤＬ３の出力を選択するＣＭＯＳトランスファゲートＴＧ０〜ＴＧ３を有する。ＣＭＯＳトランスファゲートＴＧ０〜ＴＧ３の出力はワイヤード・オアされ、その結合ノードの信号がセンスアンプ活性化信号φＳＡとしてセンスアンプ１３ＳＡに供給される。何れのＣＭＯＳトランスファゲートＴＧ０〜ＴＧ３をオン動作させるかは、２ビットのタイミング調整情報ＴＭ０，ＴＭ１をデコードするデコーダＤＥＣ３が行う。

ＳＲＡＭ１３のアクセス速度が製造プロセスの影響により変動した場合、高速アクセスや或いはデータ読み出し動作の安定化とうい観点より、それに応じてセンスアンプの活性化タイミングを調整することが望ましい場合がある。それに応じて、ＣＭＯＳトランスファゲートＴＧ０〜ＴＧ３の選択状態を決定すればよい。そのための情報は、デバイステストによって把握されるアクアエス速度性能などから予め得ることができ、前述のように、ＥＰＲＯＭライタモードなどによってフラッシュメモリ１１の所定領域（前記救済情報の格納領域に相当する所定アドレスエリア）に予め書き込んでおけばよい。マイクロコンピュータ３０がリセットされるとき、そのタイミング調整情報ＴＭ０，ＴＭ１は、救済情報と同じ手順によってフラッシュメモリ１１からデータバス１６を介してタイミング調整レジスタ１３ＤＲにイニシャルロードされる。

図１４の欠陥救済、図２１の電圧トリミング、図２２のリフレッシュインターバル最適化、図２４のタイミングコントローラのタイミング調整、の夫々で説明した技術は、図２０に例示される一つのシングルチップマイクロコンピュータ３０のような半導体集積回路に纏めて適用することができる。そのとき、フラッシュメモリ１１に格納される情報は、回路の一部の機能を決定する初期化データとして位置付けることができ、例えば、図２５の様なフォーマットでフラッシュメモリ１１のメモリセルアレイ１１ＭＡに格納される。

図２６には、コンピュータを使用して、半導体集積回路を設計するためのシステムの一例が示されている。

同図において、１００はパーソナルコンピュータの様なコンピュータ（電子計算機とも記す）を示しており、１０１はデータを前記電子計算機に入力するためのキーボードである。また、１０２は、例えばフロッピイデイスクの様な記録媒体である。

この記録媒体には、予め半導体集積回路の設計に必要なデータが記録されている。例えば、図１に示されている様な半導体集積回路を設計するために、記録媒体１０２には、フラッシュメモリ（１１）の構成を定めるデータ１０３、DRAM（１２）の構成を定めるデータ１０４、救済アドレスレジスタ（１２ＡＲ）の構成を定めるデータ１０５、データバス（１６）の構成を定めるデータ１０６等が記録されている。

設計しようとしている物に応じて必要なデータを、前記記録媒体から電子計算機に読み出すことにより、電子計算機上で半導体集積回路の設計を行うことが出来る。

前記各データは、電子計算機が理解できるような特定のコンピュータ言語で書かれたプログラム（例えばＲＴＬ（Register Transfer Level）モデルやＨＤＬ（Hardware Description Language）モデル）、或いは実際に半導体集積回路を製造する際に使われるマスクに関するデータ（座標データ、接続配線データ）でも良い。勿論この両者を組み合わせたものを前記データとしても良い。

前記説明では、救済アドレスレジスタの構成を定めるデータが、データ１０５であるとしたが、勿論電気的特性を変更するために使われるレジスタ（例えば、図２０に示されている電圧トリミングレジスタ、図２２に示されているリフレッシュ最適化レジスタ、図２４に示されているタイミング調整レジスタ、或いは図２５に示されるようなそれらの複合レジスタ）の構成がこのデータ１０５によって定められるようにしても良い。

また、図１では、ＤＲＡＭ（１２）内に救済アドレスレジスタ（１２ＡＲ）及びアドレス比較回路（１２ＡＣ）が設けられている様に説明されているが、これらをＤＲＡＭ（メモリアレイ１２ＭＡ、デコーダ１２ＸＤ，１２ＹＤ、Ｙセレクタ、書き込みバッファ、入力バッファ、メインアンプ、出力バッファ）の構成を定めるデータ１０４とは別のデータ１０５としてもよい。勿論、図１に示されているＤＲＡＭ（１２）を一つのデータ群として扱っても良い。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、本発明に係る半導体集積回路はシングルチップマイクロコンピュータに限定されず、また、シングルチップマイクロコンピュータの内蔵回路モジュールの種類も前記の例に限定されず、適宜変更である。また、電気的に書換え可能な不揮発性メモリには、フラッシュメモリに限定されず、選択ＭＯＳトランジスタとＭＮＯＳ（メタル・ナイトライド・オキサイド・セミコンダクタ）形式の記憶トランジスタとから成るメモリセルを採用してもよい。また、フラッシュメモリの書き込み、消去の電圧印加状態は前記に限定されず適宜変更可能である。また、不揮発性メモリは４値以上の多値の情報を記憶するものであってもよい。また、揮発性メモリはＳＲＡＭ、ＤＲＡＭに限定されず、強誘電体メモリ等であってもよい。

ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリのようなメモリにおいて、冗長ワード線は、アドレス比較回路によるアドレス比較結果によって選択されることになるので、その選択タイミングが正規ワード線のそれに比べて遅れがちとなる。その種のタイミングの遅れは、特に半導体集積回路が著しく早い動作サイクルをもって動作すべきときは無視できなくなる。そのような場合のために、面積の若干の増加が許容されるなら、冗長用のダイナミック型メモリセルにおける情報記憶用容量を正規用メモリセルにおけるそれよりもそのサイズを増大させたり、冗長用のスタティック型メモリセルやフラッシュ型メモリセルにおけるトランジスタのコンダクタンスを増大させるようにそのサイズを増大させることもできる。すなわち、この場合には、選択の冗長メモリセルからビット線に与えられる読み出し信号量を増大させることができ、それに応じて読み出しセンス動作タイミングを早めても正常なデータ読み出しが可能となる。これによって、冗長ワード線の選択タイミングの遅れによる影響は、メモリセル選択後のセンス動作の高速化によって実質的に軽減できる。

図２２に関して説明したようなＤＲＡＭのリフレッシュ期間の調整技術は、変更可能である。いくつかのダイナミック型メモリセルのデータ保持時間特性が図２２の容量ＣＭの充電電圧保持特性に対し、比較的大きくずれている場合には、それらダイナミック型メモリセルの正常な動作期間内にリフレッシュ動作が繰り返されるように、図２２の基準電圧ＶＲ１を積極的に変更することができる。ＤＲＡＭのリフレッシュ動作保証のためのトリミングは、図２２に代えて、半導体集積回路のシステムクロック信号のようなクロック信号をカウントし、リフレッシュタイミング信号を形成するカウンタないしはタイマのカウント数を変更する構成を採用することもできる。また、本発明はシステムオンチップされたシステムＬＳＩにおいてその効果は大きいが、システムＬＳＩ以外の論理ＬＳＩにも適用できることは言うまでもない。さらに図１、図１４又は図１５において、各メモリモジュール１１，１２，１３は１本の冗長ワードラインを含むように説明されたが、その本数は複数本とされても良い。それによって、救済効率が向上するばかりでなく、図１４（Ａ）に従う欠陥救済ステップＳ２、Ｓ７及びＳ１０の各ステップにおいて、そのステップで検出された欠陥を救済できる。

本発明の半導体集積回路の一例に係る第1のシングルチップマイクロコンピュータのブロック図である。 図１のシングルチップマイクロコンピュータで用いる救済情報の詳細な一例を示す説明図である。 リセット期間における救済情報のイニシャルロード処理の一例を示すタイミングチャートである。 シングルチップマイクロコンピュータに対して欠陥救済可能な時期を製造工程から時系列的に示したフローチャートである。 銅配線系プロセスに対してヒューズのレーザ熔断開口部の様子を概略的に示したデバイス断面図である。 ダイナミック型メモリセルの一例を示す回路図である。 ＤＲＡＭのメモリセルアレイの一例を示す概略説明図である。 ＣＭＯＳスタティック型メモリセルの一例を示す回路図である。 ＳＲＡＭのメモリセルアレイの一例を示す概略説明図である。 フラッシュメモリセルの一例を示す回路図である。 フラッシュメモリのメモリセルアレイの一例を示す概略説明図である。 フラッシュメモリにおける書き込み状態及び消去状態の一例を示す説明図である。 フラッシュメモリの書き込み動作及び消去動作の夫々における電圧印加状態の一例を示す説明図である。 本発明に係る半導体集積回路の別の例である第２のシングルチップマイクロコンピュータのブロック図である。 第２のシングルチップマイクロコンピュータにおける救済情報の一例を示す説明図である。 第２のシングルチップマイクロコンピュータにおけるにおける救済情報のイニシャルロード処理の一例を示すタイミングチャートである。 本発明に係る半導体集積回路の更に別の例である第３のシングルチップマイクロコンピュータのブロック図である。 第３のシングルチップマイクロコンピュータにおいてリセット期間に救済情報をイニシャルロードする処理の一例を示すタイミングチャートである。 メモリマットも若しくはメモリブロックの置換によって欠陥救済を行う構成を採用したメモリの一例を概略的に示すブロック図である。 降圧電源回路を有するシングルチップマイクロコンピュータの一例を示すブロック図である。 降圧電源回路の一例を示す回路図である。 ＤＲＡＭ１２のデータ保持モードにおいてメモリセルのリフレッシュ間隔を制御するリフレッシュタイマの一例を示す回路図である。 図２３に例示されるリフレッシュタイマの動作の一例を示すタイミングチャートである。 ＳＲＡＭ１３のタイミングコントローラにおけるセンスアンプ活性化信号のタイミング調整回路の一例を示す回路図である。 図１４の欠陥救済、図２１の電圧トリミング、図２２のリフレッシュインターバル最適化、図２４のタイミングコントローラのタイミング調整、の夫々で説明した技術を図２０に例示される一つのシングルチップマイクロコンピュータに纏めて適用したとき、フラッシュメモリに格納される初期化データのフォーマットの一例を示す説明図である。 コンピュータを使用して本発明に従う半導体集積回路を設計するためのシステムの一例を示す概念図である。

符号の説明

１ＡＳ，１Ｂ．１Ｃ シングルチップマイクロコンピュータ
１０ ＣＰＵ
１１ フラッシュメモリ
ＦＭＣ フラッシュメモリセル
ＷＬｆ＿０〜ＷＬｆ＿Ｍｆ 正規ワード線
ＷＬｆＲ 冗長ワード線
ＢＬｆ＿０〜ＢＬｆＭｆ ビット線
１１ＭＡ メモリセルアレイ
１１ＳＱ シーケンスコントローラ
１１ＭＲ モードレジスタ
ＭＢ１，ＭＢ２ モードビット
１１ＡＣ アドレス比較回路
１１ＡＲ 救済アドレスレジスタ
１２ ＤＲＡＭ
ＤＭＣ ダイナミック型メモリセル
ＷＬｄ＿０〜ＷＬｄ＿Ｍｄ 正規ワード線
ＷＬｄＲ 冗長ワード線
ＢＬｄ＿０〜ＢＬｄＭｄ ビット線
１２ＭＡ メモリセルアレイ
１２ＴＣ タイミングコントローラ
１２ＡＲ 救済アドレスレジスタ
１２ＡＣ アドレス比較回路
１２ＲＦ 参照電圧発生回路
ＤＥＣ２ デコーダ
１２ＤＲ リフレッシュ最適化レジスタ
１３ ＳＲＡＭ
ＳＭＣ スタティック型メモリセル
ＷＬｓ＿０〜ＷＬｓ＿Ｍｓ 正規ワード線
ＷＬｓＲ 冗長ワード線
ＢＬｓ＿０〜ＢＬｓＭｓ ビット線
１３ＭＡ メモリセルアレイ
１３ＴＣ タイミングコントローラ
１３ＡＲ 救済アドレスレジスタ
１３ＡＣ アドレス比較回路
ＤＥＣ３ デコーダ
１３ＤＲ タイミング調整レジスタ
１５ アドレスバス
１６ データバス
１７ コントロールバス
３０ シングルチップマイクロコンピュータ
３１ 降圧電圧発生回路
ＤＥＣ１ デコーダ
３１ＤＲ 電圧トリミングレジスタ

Claims (6)

1. １つの半導体基板上に、中央処理装置と、電気的に書き換え可能であって前記中央処理装置によってアクセス可能な不揮発性メモリと、上記中央処理装置によってアクセス可能な揮発性メモリとが形成され、上記中央処理装置、上記不揮発性メモリ、及び上記揮発性メモリの夫々のデータ入出力端子が共通接続されるデータバスを備えた半導体集積回路であって、
   上記不揮発性メモリは、それぞれ情報の書き換えを可能とする複数の不揮発性メモリセルと、上記不揮発性メモリの動作モードを設定可能なモードレジスタと、を含み、
   上記モードレジスタは、上記半導体集積回路の外部に接続される書き込み装置により上記不揮発性メモリセルに対する書き換えを許容する動作モードと、上記中央処理装置による命令実行に従って上記不揮発性メモリセル書き換えを許容する動作モードとを設定可能な第１モードビットと、
   上記不揮発性メモリセルに対する救済情報の書き換えを許容する第１動作モードと、上記不揮発性メモリセルに対する救済情報の書き換えを抑制する第２動作モードとを設定可能な第２モードビットと、を含み、
   上記揮発性メモリは、メモリアレイと、
   上記メモリアレイの出力信号を受けるように結合され、活性化信号を受ける制御入力端子を有する複数のセンスアンプと、
   上記複数のセンスアップの上記制御入力端子に共通に結合され、上記活性化信号を発生する出力端子を有するタイミング制御回路と、を備え、
   上記タイミング制御回路は、
   上記情報が格納されるべき揮発性格納回路と、
   複数の遅延素子を含む遅延回路と、
   上記揮発性格納回路に結合され、上記揮発性格納回路に格納された上記情報に従って上記遅延回路内の１つ又は複数の遅延素子を選択する選択回路と、を有し、
   上記揮発性格納回路に格納される上記情報は、上記半導体装置の初期化動作に応答して上記不揮発性メモリから読み出され、上記データバスを介して上記揮発性格納回路に伝達され、
   上記選択回路によって選択された１又は複数の遅延素子に応じて、上記活性化信号の出力タイミングが制御される半導体集積回路。
2. 請求項１において、
   上記電気的に書き込み可能な不揮発性記憶素子は情報をトランジスタのしきい値によって記憶する半導体集積回路。
3. 請求項１において、
   上記電気的に書き込み可能な不揮発性記憶素子は、電子が充電されるべき部分を有する半導体集積回路。
4. 請求項３において、
   上記電子が充電されるべき部分は、浮遊ゲートである半導体集積回路。
5. 請求項１において、
   上記電気的に書き込み可能な不揮発性記憶素子は、制御ゲートと浮遊ゲートとを有する半導体集積回路。
6. 請求項１において、
   上記メモリアレイは、複数のスタティック型メモリセルを含む半導体集積回路。

Images