JP2008182122A - Semiconductor device - Google Patents
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Abstract
【課題】従来の半導体装置では、半導体素子が自己加熱により熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、ＭＯＳトランジスタ１の中央領域に非活性領域６が配置されている。非活性領域６には、ドレイン領域３、ソース領域４及びゲート電極５が配置されていない。この構造により、非活性領域６では、ＭＯＳトランジスタ１の電流が流れることがなく、自己加熱による温度上昇が大幅に低減される。そして、ＭＯＳトランジスタ１が、自己加熱により熱破壊することを抑止することができる。
【選択図】図１A conventional semiconductor device has a problem that a semiconductor element is thermally destroyed by self-heating.
In a semiconductor device according to the present invention, an inactive region is disposed in a central region of a MOS transistor. In the inactive region 6, the drain region 3, the source region 4, and the gate electrode 5 are not disposed. With this structure, the current of the MOS transistor 1 does not flow in the inactive region 6, and the temperature rise due to self-heating is greatly reduced. The MOS transistor 1 can be prevented from being thermally destroyed by self-heating.
[Selection] Figure 1
Description
本発明は、半導体素子の自己過熱による熱破壊を防止する半導体装置に関する。 The present invention relates to a semiconductor device that prevents thermal destruction of a semiconductor element due to self-heating.
従来の半導体装置の一実施例として、下記の縦型パワーＭＯＳトランジスタが知られている。半導体基板の全体の大部分には、能動素子である縦型パワーＭＯＳトランジスタが形成されている。縦型パワーＭＯＳトランジスタは、縦型パワーＭＯＳトランジスタが複数個並列接続してマルチソース構造である。そして、縦型パワーＭＯＳトランジスタは、パワー領域を形成している。一方、最も放熱し難く、半導体基板温度が高く成り易い半導体基板の中央領域には、制御領域が配置されている。制御領域には、感熱素子としての多結晶シリコンダイオード、横型ＭＯＳトランジスタ、多結晶シリコン抵抗、定電圧ツェナダイオード等からなる制御回路が形成されている。そして、制御回路により半導体基板の中央領域における温度上昇を検知し、縦型パワーＭＯＳトランジスタ動作がコントロールされ、縦型パワーＭＯＳトランジスタの自己過熱による破壊が防止されている（例えば、特許文献１参照。）。
上述したように、従来の半導体装置では、半導体基板温度が高く成り易い半導体基板の中央領域には、制御回路が形成されている。そして、制御回路により半導体基板の中央領域における温度上昇を検知し、縦型パワーＭＯＳトランジスタ動作をコントロールしている。しかしながら、半導体基板の中央領域における温度上昇に応じて縦型パワーＭＯＳトランジスタ動作をコントロールすることはできるが、半導体基板の中央領域に蓄積された熱を半導体基板外部へと放熱し難いという問題がある。 As described above, in the conventional semiconductor device, the control circuit is formed in the central region of the semiconductor substrate where the semiconductor substrate temperature tends to be high. The control circuit detects the temperature rise in the central region of the semiconductor substrate and controls the operation of the vertical power MOS transistor. However, although it is possible to control the operation of the vertical power MOS transistor according to the temperature rise in the central region of the semiconductor substrate, there is a problem that it is difficult to dissipate the heat accumulated in the central region of the semiconductor substrate to the outside of the semiconductor substrate. .
また、従来の半導体装置では、縦型パワーＭＯＳトランジスタ動作が、半導体基板の中央領域における温度上昇に応じて制御されていたため、連続して動作させることができないという問題がある。 Further, the conventional semiconductor device has a problem that the vertical power MOS transistor operation is controlled in accordance with the temperature rise in the central region of the semiconductor substrate and cannot be operated continuously.
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層に半導体素子が配置される活性領域と、前記半導体層に前記半導体素子が配置されない非活性領域と、前記半導体層上に形成された絶縁層と、前記絶縁層に形成されたコンタクトホールとを有し、前記活性領域に囲まれるように配置された前記非活性領域上に前記コンタクトホールが配置され、前記コンタクトホールを介して前記半導体層と接続する放熱用電極が形成されていることを特徴とする。従って、本発明では、半導体素子から発生する熱が蓄積され易い領域に、非活性領域が配置されている。そして、該非活性領域上に放熱用電極が配置されることで、自己加熱による熱を半導体層外部へと放熱することができる。 The present invention has been made in view of the above circumstances, and in the semiconductor device of the present invention, a semiconductor layer, an active region in which a semiconductor element is disposed in the semiconductor layer, and a semiconductor element in which the semiconductor element is not disposed in the semiconductor layer. The contact hole on the inactive region, which has an active region, an insulating layer formed on the semiconductor layer, and a contact hole formed in the insulating layer, and is disposed so as to be surrounded by the active region And a heat dissipation electrode connected to the semiconductor layer through the contact hole is formed. Therefore, in the present invention, the inactive region is arranged in a region where heat generated from the semiconductor element is easily accumulated. And by arrange | positioning the electrode for thermal radiation on this inactive area | region, the heat | fever by a self-heating can be thermally radiated outside a semiconductor layer.
また、本発明の半導体装置では、前記活性領域と前記非活性領域とは分離領域により区画されていることを特徴とする。従って、本発明では、非活性領域にサーマルシャットダウン回路等が配置されることが可能となる。 In the semiconductor device of the present invention, the active region and the inactive region are partitioned by an isolation region. Therefore, in the present invention, a thermal shutdown circuit or the like can be disposed in the inactive region.
また、本発明の半導体装置では、前記半導体素子は、ＭＯＳトランジスタまたはバイポーラトランジスタであることを特徴とする。従って、本発明では、大電流素子であるＭＯＳトランジスタやバイポーラトランジスタの自己過熱による破壊が防止される。 In the semiconductor device of the present invention, the semiconductor element is a MOS transistor or a bipolar transistor. Therefore, in the present invention, destruction of the MOS transistor or bipolar transistor which is a large current element due to self-heating is prevented.
また、本発明の半導体装置では、半導体層と、前記半導体層を区分する第１の分離領域と、前記第１の分離領域により区分された一領域に半導体素子が配置される活性領域と、前記一領域に前記半導体素子が配置されない非活性領域と、前記半導体層上に形成された絶縁層と、前記絶縁層に形成されたコンタクトホールとを有し、前記活性領域に囲まれるように配置された前記非活性領域上に前記コンタクトホールが配置され、前記コンタクトホールを介して前記半導体層と接続する放熱用電極が形成されていることを特徴とする。従って、本発明では、同一基板上に複数の半導体素子が形成される場合においても、個々の半導体素子毎に放熱性が向上される。 In the semiconductor device of the present invention, a semiconductor layer, a first isolation region that partitions the semiconductor layer, an active region in which a semiconductor element is disposed in one region partitioned by the first isolation region, A non-active region where the semiconductor element is not disposed in one region, an insulating layer formed on the semiconductor layer, and a contact hole formed in the insulating layer are disposed so as to be surrounded by the active region. In addition, the contact hole is disposed on the inactive region, and a heat radiation electrode connected to the semiconductor layer through the contact hole is formed. Therefore, in the present invention, even when a plurality of semiconductor elements are formed on the same substrate, the heat dissipation is improved for each individual semiconductor element.
本発明では、半導体素子の中央領域に非活性領域が配置されている。非活性領域は、電流経路とならないため、自己加熱による温度上昇が大幅に抑制される。この構造により、非活性領域の温度上昇に起因する半導体素子の熱破壊が抑制される。 In the present invention, the inactive region is disposed in the central region of the semiconductor element. Since the non-active region does not serve as a current path, the temperature increase due to self-heating is greatly suppressed. With this structure, thermal destruction of the semiconductor element due to the temperature increase in the inactive region is suppressed.
また、本発明では、半導体素子の中央領域に配置された非活性領域上に放熱用電極が形成されている。この構造により、非活性領域での熱は、放熱用電極を介して半導体層外部へと放熱され、半導体素子の熱破壊が抑制される。 In the present invention, the heat radiation electrode is formed on the inactive region disposed in the central region of the semiconductor element. With this structure, heat in the inactive region is radiated to the outside of the semiconductor layer through the heat radiation electrode, and thermal destruction of the semiconductor element is suppressed.
また、本発明では、半導体素子の中央領域に非活性領域が配置されている。非活性領域は分離領域により区画され、非活性領域にはサーマルシャットダウン回路が配置されている。この構造により、非活性領域での温度状態に応じて半導体素子が制御され、半導体素子の熱破壊が抑制される。 In the present invention, the inactive region is arranged in the central region of the semiconductor element. The inactive region is partitioned by an isolation region, and a thermal shutdown circuit is disposed in the inactive region. With this structure, the semiconductor element is controlled according to the temperature state in the inactive region, and thermal destruction of the semiconductor element is suppressed.
以下に、本発明の一実施の形態である半導体装置について、図１〜図３を参照し、詳細に説明する。図１は、本実施の形態の半導体装置を説明するための平面図である。図２（Ａ）は、図１に示す半導体装置のＡ−Ａ線方向の断面図である。図２（Ｂ）は、図１に示す半導体装置のＢ−Ｂ線方向の断面図である。図３（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図３（Ｂ）は、本実施の形態の半導体装置を説明するための断面図である。 Hereinafter, a semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. FIG. 1 is a plan view for explaining the semiconductor device of the present embodiment. FIG. 2A is a cross-sectional view of the semiconductor device illustrated in FIG. FIG. 2B is a cross-sectional view of the semiconductor device illustrated in FIG. FIG. 3A is a cross-sectional view for describing the semiconductor device of this embodiment. FIG. 3B is a cross-sectional view for describing the semiconductor device of this embodiment.
図１は、Ｎチャネル型ＭＯＳトランジスタ１の平面図を示している。分離領域２で囲まれた素子形成領域には、ドレイン領域３とソース領域４とが、交互に配置されている。そして、素子形成領域上には、ドレイン領域３とソース領域４間にゲート電極５が配置され、パワー系のＭＯＳトランジスタ１が構成されている。具体的には、実線で囲まれた領域が分離領域２を示している。点線で囲まれた領域がドレイン領域３を示している。一点鎖線で囲まれた領域がソース領域４を示している。二点鎖線で囲まれた領域がゲート電極５を示している。そして、中央領域に太い実線で囲まれた領域は、非活性領域６を示し、ＭＯＳトランジスタ１のドレイン領域３、ソース領域４及びゲート電極５が配置されていない領域である。また、分離領域２と非活性領域６との間の領域は活性領域であり、ＭＯＳトランジスタ１のドレイン領域３、ソース領域４及びゲート電極５が配置されている。尚、図１では、分離領域２により区画された一領域にＮチャネル型ＭＯＳトランジスタ１が配置されている場合について説明するが、デスクリート型のＮチャネル型ＭＯＳトランジスタについても同様である。 FIG. 1 shows a plan view of an N-channel MOS transistor 1. In the element formation region surrounded by the isolation region 2, the drain region 3 and the source region 4 are alternately arranged. On the element formation region, a gate electrode 5 is disposed between the drain region 3 and the source region 4 to constitute a power MOS transistor 1. Specifically, a region surrounded by a solid line indicates the separation region 2. A region surrounded by a dotted line indicates the drain region 3. A region surrounded by an alternate long and short dash line indicates the source region 4. A region surrounded by a two-dot chain line indicates the gate electrode 5. A region surrounded by a thick solid line in the central region shows an inactive region 6 and is a region where the drain region 3, the source region 4 and the gate electrode 5 of the MOS transistor 1 are not arranged. The region between the isolation region 2 and the inactive region 6 is an active region, and the drain region 3, the source region 4 and the gate electrode 5 of the MOS transistor 1 are disposed. Although FIG. 1 illustrates the case where the N-channel MOS transistor 1 is arranged in one region partitioned by the isolation region 2, the same applies to the discrete N-channel MOS transistor.
図２（Ａ）及び（Ｂ）に示す如く、Ｎチャネル型ＭＯＳトランジスタ１は、主に、Ｐ型の単結晶シリコン基板７と、Ｎ型のエピタキシャル層８と、バックゲート領域として用いられるＰ型の拡散層９、１０、１１と、ドレイン領域として用いられるＮ型の拡散層１２〜１７と、ソース領域として用いられるＮ型の拡散層１８〜２２と、ゲート電極５とから構成されている。尚、図２（Ａ）及び（Ｂ）では、Ｐ型の拡散層９、１０、１１は個別に示されているが、太い実線で囲まれた非活性領域６（図１参照）を囲むように一体に形成されている。 As shown in FIGS. 2A and 2B, the N-channel MOS transistor 1 mainly includes a P-type single crystal silicon substrate 7, an N-type epitaxial layer 8, and a P-type used as a back gate region. Diffusion layers 9, 10, and 11, N type diffusion layers 12 to 17 used as a drain region, N type diffusion layers 18 to 22 used as a source region, and a gate electrode 5. 2A and 2B, the P-type diffusion layers 9, 10, and 11 are individually shown, but surround the inactive region 6 (see FIG. 1) surrounded by a thick solid line. Are integrally formed.
Ｎ型のエピタキシャル層８が、Ｐ型の単結晶シリコン基板７上に形成されている。尚、本実施の形態では、基板７上に１層のエピタキシャル層８が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。 An N type epitaxial layer 8 is formed on a P type single crystal silicon substrate 7. In the present embodiment, a case where one epitaxial layer 8 is formed on the substrate 7 is shown, but the present invention is not limited to this case. For example, a plurality of epitaxial layers may be stacked on the upper surface of the substrate.
Ｐ型の拡散層９、１０、１１が、エピタキシャル層８に形成されている。Ｐ型の拡散層９、１０、１１はバックゲート領域として用いられる。そして、ゲート電極５の下方に位置するＰ型の拡散層９、１０、１１が、チャネル領域として用いられる。 P-type diffusion layers 9, 10, 11 are formed in the epitaxial layer 8. P-type diffusion layers 9, 10, and 11 are used as back gate regions. Then, P-type diffusion layers 9, 10, 11 located below the gate electrode 5 are used as channel regions.
Ｎ型の拡散層１２〜１７が、エピタキシャル層８に形成されている。Ｎ型の拡散層１２〜１７はドレイン領域として用いられる。 N-type diffusion layers 12 to 17 are formed in the epitaxial layer 8. N-type diffusion layers 12 to 17 are used as drain regions.
Ｎ型の拡散層１８〜２２が、エピタキシャル層８に形成されている。Ｎ型の拡散層１８〜２２はソース領域として用いられる。 N-type diffusion layers 18 to 22 are formed in the epitaxial layer 8. N-type diffusion layers 18 to 22 are used as source regions.
ゲート電極５が、ゲート酸化膜２３上面に形成されている。ゲート電極５は、例えば、ポリシリコン膜により所望の膜厚となるように形成されている。 A gate electrode 5 is formed on the upper surface of the gate oxide film 23. The gate electrode 5 is formed to have a desired film thickness by, for example, a polysilicon film.
Ｎ型の埋込拡散層２４が、基板７及びエピタキシャル層８の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層２４は、ＭＯＳトランジスタ１の形成領域に渡り、形成されている。 An N type buried diffusion layer 24 is formed over both regions of the substrate 7 and the epitaxial layer 8. As shown, the N type buried diffusion layer 24 is formed over the formation region of the MOS transistor 1.
図２（Ａ）に示す断面図は、非活性領域６（図１参照）を含む断面を示している。図示したように、非活性領域６にはＰ型の拡散層９、１０が形成されていない。つまり、非活性領域６には、ドレイン領域及びソース領域としてのＮ型の拡散層も配置されず、電流が流れない領域となっている。この構造により、非活性領域６では、電流が流れる（ＭＯＳトランジスタ１が駆動する）ことで発生する熱が大幅に低減される。そして、最も放熱し難く、基板７及びエピタキシャル層８の温度が高く成り易い中央領域における加熱を低減することで、ＭＯＳトランジスタ１の自己加熱による熱破壊を防止することができる。 The cross-sectional view shown in FIG. 2A shows a cross section including the non-active region 6 (see FIG. 1). As shown in the figure, the P-type diffusion layers 9 and 10 are not formed in the inactive region 6. That is, the non-active region 6 is a region in which no N-type diffusion layer as a drain region and a source region is disposed and no current flows. With this structure, in the inactive region 6, the heat generated when a current flows (the MOS transistor 1 is driven) is greatly reduced. Further, by reducing the heating in the central region that is most difficult to dissipate heat and the temperature of the substrate 7 and the epitaxial layer 8 is likely to be high, it is possible to prevent the MOS transistor 1 from being thermally destroyed by self-heating.
図２（Ｂ）に示す断面図は、非活性領域６（図１参照）を含まない断面を示している。図示したように、分離領域２により区画された領域に渡り、Ｐ型の拡散層１１が配置されている。Ｐ型の拡散層１１には、一定間隔にドレイン領域としてのＮ型の拡散層１２〜１７及びソース領域としてのＮ型の拡散層１８〜２２が配置されている。そして、エピタキシャル層８上には、ドレイン領域とソース領域との間にゲート電極５が配置されている。この構造により、非活性領域６の周囲では、電流が流れ発熱するが、発生した熱は、分離領域２の外側、つまり、ＭＯＳトランジスタ１の周囲の非活性領域へと放熱される。あるいは、発生した熱の一部は、ＭＯＳトランジスタ１の中央領域に配置された非活性領域６へと放熱される。そして、ＭＯＳトランジスタ１の自己加熱による熱破壊を防止することができる。尚、図２（Ａ）を用いて上述したように、非活性領域６では、その領域における自己加熱が無い。そのため、その周囲で発生した熱により加熱されるが、温度上昇は大幅に低減される。 The cross-sectional view shown in FIG. 2B shows a cross section that does not include the non-active region 6 (see FIG. 1). As shown in the figure, a P-type diffusion layer 11 is disposed over the region partitioned by the separation region 2. In the P type diffusion layer 11, N type diffusion layers 12 to 17 as drain regions and N type diffusion layers 18 to 22 as source regions are arranged at regular intervals. On the epitaxial layer 8, a gate electrode 5 is disposed between the drain region and the source region. With this structure, a current flows around the inactive region 6 to generate heat, but the generated heat is dissipated to the outside of the isolation region 2, that is, to the inactive region around the MOS transistor 1. Alternatively, part of the generated heat is radiated to the inactive region 6 arranged in the central region of the MOS transistor 1. Then, thermal breakdown of the MOS transistor 1 due to self-heating can be prevented. As described above with reference to FIG. 2A, in the non-active region 6, there is no self-heating in that region. Therefore, although it is heated by the heat generated around it, the temperature rise is greatly reduced.
図３（Ａ）に示す断面図は、非活性領域６（図１参照）を含む断面を示している。尚、ＭＯＳトランジスタの構造は、図２（Ａ）及び（Ｂ）に示す構造と同様である。そのため、図２（Ａ）及び（Ｂ）と同じ構成要件には同じ符番を付し、上述した説明を参照し、ここではその説明を割愛する。 The cross-sectional view shown in FIG. 3A shows a cross section including the non-active region 6 (see FIG. 1). The structure of the MOS transistor is the same as the structure shown in FIGS. Therefore, the same constituent elements as those in FIGS. 2A and 2B are denoted by the same reference numerals, and the above description is referred to, and the description is omitted here.
絶縁層２５が、エピタキシャル層８上面に形成されている。絶縁層２５は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層２５にコンタクトホール２６が形成されている。 An insulating layer 25 is formed on the upper surface of the epitaxial layer 8. The insulating layer 25 is formed of a BPSG (Boron Phospho Silicate Glass) film, a PSG (Phospho Silicate Glass) film, or the like. Then, the contact hole 26 is formed in the insulating layer 25 by dry etching using, for example, a CHF 3 or CF 4 gas using a known photolithography technique.
コンタクトホール２６には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、放熱用電極２７が形成されている。コンタクトホール２６は、太い実線（図１参照）で示す非活性領域６上のほぼ全面に渡り形成されている。そして、放熱用電極２７は、非活性領域６のエピタキシャル層８と、直接、接続している。 In the contact hole 26, an aluminum alloy film made of, for example, an Al—Si film, an Al—Si—Cu film, an Al—Cu film, or the like is selectively formed, and a heat dissipation electrode 27 is formed. The contact hole 26 is formed over almost the entire surface of the inactive region 6 indicated by a thick solid line (see FIG. 1). The heat radiation electrode 27 is directly connected to the epitaxial layer 8 in the inactive region 6.
上述したように、放熱用電極２７は非活性領域６のほぼ全面に渡りエピタキシャル層８と接続している。放熱用電極２７を構成するアルミ合金膜は絶縁層２５と比較して熱伝導率に優れている。この構造により、ＭＯＳトランジスタの配置された活性領域から非活性領域６へと伝わった熱は、放熱用電極２７を介して基板７及びエピタキシャル層８外部へと放熱される。このとき、放熱用電極２７は、非活性領域６の直上に形成されることで、配線抵抗が低減でき、放熱性も向上させることができる。そして、非活性領域６に伝わった熱が、より早く基板７及びエピタキシャル層８外部へと放熱され、非活性領域６での温度上昇が抑制され、ＭＯＳトランジスタの自己加熱による熱破壊が防止される。 As described above, the heat radiation electrode 27 is connected to the epitaxial layer 8 over almost the entire surface of the inactive region 6. The aluminum alloy film constituting the heat radiation electrode 27 is excellent in thermal conductivity as compared with the insulating layer 25. With this structure, heat transferred from the active region where the MOS transistor is disposed to the inactive region 6 is radiated to the outside of the substrate 7 and the epitaxial layer 8 through the heat radiation electrode 27. At this time, the heat radiation electrode 27 is formed immediately above the inactive region 6, whereby the wiring resistance can be reduced and the heat dissipation can be improved. Then, the heat transmitted to the inactive region 6 is dissipated to the outside of the substrate 7 and the epitaxial layer 8 earlier, the temperature rise in the inactive region 6 is suppressed, and thermal breakdown due to self-heating of the MOS transistor is prevented. .
図３（Ｂ）に示す断面図は、非活性領域６（図１参照）を含む断面を示している。尚、図３（Ｂ）に示すＭＯＳトランジスタの説明の際に、図２（Ａ）、図２（Ｂ）及び図３（Ａ）に示す構造と同様の構造には同じ符番を付し、上述した説明を参照し、ここではその説明を割愛する。 The cross-sectional view shown in FIG. 3B shows a cross section including the non-active region 6 (see FIG. 1). In the description of the MOS transistor shown in FIG. 3B, the same reference numerals are given to the same structures as those shown in FIGS. 2A, 2B, and 3A. The above description is referred to and the description is omitted here.
図示したように、非活性領域６が、ＭＯＳトランジスタの形成領域と分離領域２８により区画される構造の場合でもよい。そして、図３（Ａ）に示す構造と同様に、絶縁層２５に形成されたコンタクトホール２９を介して、分離領域２８で区画された非活性領域６上に放熱用電極３０が形成されている。放熱用電極３０は、分離領域２８で区画された非活性領域６のほぼ全面に渡り形成され、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜により形成されている。 As shown in the figure, the inactive region 6 may have a structure partitioned by a MOS transistor formation region and an isolation region 28. As in the structure shown in FIG. 3A, the heat radiation electrode 30 is formed on the inactive region 6 partitioned by the isolation region 28 via the contact hole 29 formed in the insulating layer 25. . The heat radiation electrode 30 is formed over almost the entire surface of the inactive region 6 partitioned by the separation region 28, and is made of, for example, an aluminum alloy film made of an Al—Si film, an Al—Si—Cu film, an Al—Cu film, or the like. Is formed.
また、図示していないが、放熱用電極３０に換えて、分離領域２８で区画された非活性領域６に、サーマルシャットダウン回路が、配置される場合でもよい。非活性領域６は、放熱性が悪く、最も温度上昇が起こり易い領域である。そして、この非活性領域６に、サーマルシャットダウン回路を配置することで、非活性領域６の温度状態に応じてＭＯＳトランジスタの動作を制御することができる。この制御により、非活性領域６での温度上昇を抑制し、ＭＯＳトランジスタの自己加熱による熱破壊が防止される。 Although not shown, a thermal shutdown circuit may be disposed in the inactive region 6 partitioned by the separation region 28 instead of the heat radiation electrode 30. The inactive region 6 is a region having poor heat dissipation and the highest temperature rise. By disposing a thermal shutdown circuit in the inactive region 6, the operation of the MOS transistor can be controlled according to the temperature state of the inactive region 6. By this control, temperature rise in the inactive region 6 is suppressed, and thermal destruction due to self-heating of the MOS transistor is prevented.
尚、本実施の形態では、単層配線構造の場合について説明したが、この場合に限定するものではない。例えば、多層配線構造の場合についても、半導体素子の中央領域の非活性領域上に放熱用電極が配置されることで、同様な効果を得ることができる。このとき、多層配線構造では、単層配線構造の場合と同様に、放熱用電極が非活性領域の直上の絶縁層から露出するように配置され、発生した熱が、放熱用電極を介して基板及びエピタキシャル層から放熱される。また、放熱用電極が上層の配線層に接続し、発生した熱が、上記配線層が接続する半導体素子の電極パッドを介して基板及びエピタキシャル層から放熱される。 In the present embodiment, the case of a single-layer wiring structure has been described, but the present invention is not limited to this case. For example, in the case of a multilayer wiring structure, the same effect can be obtained by disposing the heat radiation electrode on the inactive region in the central region of the semiconductor element. At this time, in the multilayer wiring structure, as in the case of the single-layer wiring structure, the heat radiation electrode is disposed so as to be exposed from the insulating layer immediately above the inactive region, and the generated heat is transferred to the substrate via the heat radiation electrode. And heat is dissipated from the epitaxial layer. The heat radiation electrode is connected to the upper wiring layer, and the generated heat is radiated from the substrate and the epitaxial layer through the electrode pad of the semiconductor element to which the wiring layer is connected.
また、本実施の形態では、Ｎチャネル型ＭＯＳトランジスタに非活性領域を形成し、非活性領域上に放熱用電極が形成される場合や非活性領域にサーマルシャットダウン回路が配置される場合について説明したが、この場合に限定するものではない。例えば、Ｐチャネル型ＭＯＳトランジスタに非活性領域を形成し、非活性領域上に放熱用電極が形成される場合や非活性領域にサーマルシャットダウン回路が配置される場合でも同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In the present embodiment, the case where an inactive region is formed in an N-channel MOS transistor and a heat radiation electrode is formed on the inactive region, or a case where a thermal shutdown circuit is arranged in the inactive region has been described. However, the present invention is not limited to this case. For example, the same effect can be obtained even when a non-active region is formed in a P-channel MOS transistor and a heat radiation electrode is formed on the non-active region, or when a thermal shutdown circuit is disposed in the non-active region. . In addition, various modifications can be made without departing from the scope of the present invention.
次に、本発明の他の実施の形態である半導体装置について、図４〜図６を参照し、詳細に説明する。図４は、本実施の形態の半導体装置を説明するための平面図である。図５（Ａ）は、図４に示す半導体装置のＣ−Ｃ線方向の断面図である。図５（Ｂ）は、図４に示す半導体装置のＤ−Ｄ線方向の断面図である。図６（Ａ）は、本実施の形態の半導体装置を説明するための断面図である。図６（Ｂ）は、本実施の形態の半導体装置を説明するための断面図である。 Next, a semiconductor device according to another embodiment of the present invention will be described in detail with reference to FIGS. FIG. 4 is a plan view for explaining the semiconductor device of the present embodiment. FIG. 5A is a cross-sectional view of the semiconductor device illustrated in FIG. FIG. 5B is a cross-sectional view in the DD line direction of the semiconductor device illustrated in FIG. FIG. 6A is a cross-sectional view for describing the semiconductor device of this embodiment. FIG. 6B is a cross-sectional view for describing the semiconductor device of this embodiment.
図４は、ＮＰＮトランジスタ３１の平面図を示している。分離領域３２で囲まれた素子形成領域には、ベース領域３３とコレクタ領域３４とが、交互に配置されている。そして、ベース領域３３には、エミッタ領域３５が配置され、ＮＰＮトランジスタ３１が構成されている。具体的には、実線で囲まれた領域が分離領域３２を示している。点線で囲まれた領域がベース領域３３を示している。一点鎖線で囲まれた領域がコレクタ領域３４を示している。二点鎖線で囲まれた領域がエミッタ領域３５を示している。そして、中央領域に太い実線で囲まれた領域は、非活性領域３６を示し、ＮＰＮトランジスタ３１のベース領域３３及びエミッタ領域３５が配置されていない領域である。詳細は後述するが、非活性領域６には、ドレイン領域としてのＮ型の埋込拡散層３９（図５（Ａ）参照）は形成されている。また、分離領域３２と非活性領域３６との間の領域は活性領域であり、ＮＰＮトランジスタ３１のベース領域３３、コレクタ領域３４及びエミッタ領域３５が配置されている。尚、図４では、分離領域３２により区画された一領域にＮＰＮトランジスタ３１が配置されている場合について説明するが、デスクリート型のＮＰＮトランジスタについても同様である。 FIG. 4 shows a plan view of the NPN transistor 31. Base regions 33 and collector regions 34 are alternately arranged in the element formation region surrounded by the isolation region 32. An emitter region 35 is disposed in the base region 33, and an NPN transistor 31 is configured. Specifically, a region surrounded by a solid line indicates the separation region 32. A region surrounded by a dotted line indicates the base region 33. A region surrounded by an alternate long and short dash line indicates the collector region 34. A region surrounded by a two-dot chain line indicates the emitter region 35. A region surrounded by a thick solid line in the central region shows an inactive region 36, which is a region where the base region 33 and the emitter region 35 of the NPN transistor 31 are not arranged. Although details will be described later, an N-type buried diffusion layer 39 (see FIG. 5A) as a drain region is formed in the inactive region 6. A region between the isolation region 32 and the non-active region 36 is an active region, and a base region 33, a collector region 34, and an emitter region 35 of the NPN transistor 31 are disposed. In FIG. 4, the case where the NPN transistor 31 is arranged in one region partitioned by the isolation region 32 will be described, but the same applies to a discrete NPN transistor.
図５（Ａ）に示す如く、ＮＰＮトランジスタ３１は、主に、Ｐ型の単結晶シリコン基板３７と、Ｎ型のエピタキシャル層３８と、コレクタ領域としてのＮ型の埋込拡散層３９と、ベース領域としてのＰ型の拡散層４０、４１、４２、４３と、コレクタ領域としてのＮ型の拡散層４４、４５と、エミッタ領域としてのＮ型の拡散層４６、４７、４８、４９とから構成されている。 As shown in FIG. 5A, the NPN transistor 31 mainly includes a P-type single crystal silicon substrate 37, an N-type epitaxial layer 38, an N-type buried diffusion layer 39 as a collector region, a base, and the like. P-type diffusion layers 40, 41, 42 and 43 as regions, N-type diffusion layers 44 and 45 as collector regions, and N-type diffusion layers 46, 47, 48 and 49 as emitter regions Has been.
Ｎ型のエピタキシャル層３８が、Ｐ型の単結晶シリコン基板３７上に形成されている。尚、本実施の形態では、基板３７上に１層のエピタキシャル層３８が形成されている場合を示すが、この場合に限定するものではない。例えば、基板上面に複数のエピタキシャル層が積層されている場合でも良い。 An N type epitaxial layer 38 is formed on a P type single crystal silicon substrate 37. In the present embodiment, the case where one epitaxial layer 38 is formed on the substrate 37 is shown, but the present invention is not limited to this case. For example, a plurality of epitaxial layers may be stacked on the upper surface of the substrate.
Ｎ型の埋込拡散層３９が、基板３７及びエピタキシャル層３８の両領域に渡り形成されている。図示したように、Ｎ型の埋込拡散層３９は、ＮＰＮトランジスタ３１の形成領域に渡り、形成されている。 An N type buried diffusion layer 39 is formed over both regions of the substrate 37 and the epitaxial layer 38. As illustrated, the N type buried diffusion layer 39 is formed over the formation region of the NPN transistor 31.
Ｐ型の拡散層４０、４１、４２、４３が、エピタキシャル層３８に形成されている。Ｐ型の拡散層４０、４１、４２、４３はベース領域として用いられる。 P type diffusion layers 40, 41, 42 and 43 are formed in the epitaxial layer 38. The P-type diffusion layers 40, 41, 42, and 43 are used as a base region.
Ｎ型の拡散層４４、４５が、エピタキシャル層３８に形成されている。Ｎ型の拡散層４４、４５は、Ｎ型の埋込拡散層３９と連結し、コレクタ領域として用いられる。 N-type diffusion layers 44 and 45 are formed in the epitaxial layer 38. The N type diffusion layers 44 and 45 are connected to the N type buried diffusion layer 39 and used as a collector region.
Ｎ型の拡散層４６、４７、４８、４９が、Ｐ型の拡散層４０、４１、４２、４３と重畳して形成されている。Ｎ型の拡散層４６、４７、４８、４９はエミッタ領域として用いられる。 N-type diffusion layers 46, 47, 48 and 49 are formed so as to overlap with the P-type diffusion layers 40, 41, 42 and 43. N-type diffusion layers 46, 47, 48 and 49 are used as emitter regions.
図５（Ａ）に示す断面図は、非活性領域３６（図４参照）を含む断面を示している。図示したように、非活性領域３６にはベース領域としてのＰ型の拡散層及びコレクタ領域としてのＮ型の拡散層が形成されていない。つまり、非活性領域３６は、電流が流れない領域となっている。この構造により、非活性領域３６では、電流が流れる（ＮＰＮトランジスタ３１が駆動する）ことで発生する熱が大幅に低減される。そして、最も放熱し難く、基板３７及びエピタキシャル層３８の温度が高く成り易い中央領域における加熱を低減することで、ＮＰＮトランジスタ３１の自己加熱による熱破壊を防止することができる。 The cross-sectional view shown in FIG. 5A shows a cross section including the non-active region 36 (see FIG. 4). As shown in the figure, the non-active region 36 is not formed with a P-type diffusion layer as a base region and an N-type diffusion layer as a collector region. That is, the inactive region 36 is a region where no current flows. With this structure, in the inactive region 36, heat generated by current flowing (driving the NPN transistor 31) is greatly reduced. Further, by reducing the heating in the central region that is most difficult to dissipate heat and the temperature of the substrate 37 and the epitaxial layer 38 is likely to be high, it is possible to prevent the NPN transistor 31 from being thermally destroyed due to self-heating.
図５（Ｂ）に示す断面図は、非活性領域３６（図４参照）を含まない断面を示している。図示したように、エピタキシャル層３８には、図５（Ａ）に示す断面と比較し、更に、ベース領域としてのＰ型の拡散層５０、コレクタ領域としてのＮ型の拡散層５１、５２及びエミッタ領域としてのＮ型の拡散層５３が形成されている。この構造により、非活性領域３６の周囲では、電流が流れ発熱するが、発生した熱は、分離領域３２の外側、つまり、ＮＰＮトランジスタ３１の周囲の非活性領域へと放熱される。あるいは、発生した熱の一部は、ＮＰＮトランジスタ３１の中央領域に配置された非活性領域３６へと放熱される。そして、ＮＰＮトランジスタ３１の自己加熱による熱破壊を防止することができる。尚、図５（Ａ）を用いて上述したように、非活性領域３６では、その領域における自己加熱が無い。そのため、その周囲で発生した熱により加熱されるが、温度の上昇は大幅に低減される。 The cross-sectional view shown in FIG. 5B shows a cross section that does not include the non-active region 36 (see FIG. 4). As shown in the figure, the epitaxial layer 38 has a P-type diffusion layer 50 as a base region, N-type diffusion layers 51 and 52 as a collector region, and an emitter as compared with the cross section shown in FIG. An N-type diffusion layer 53 as a region is formed. With this structure, current flows and generates heat around the inactive region 36, but the generated heat is dissipated outside the isolation region 32, that is, to the inactive region around the NPN transistor 31. Alternatively, part of the generated heat is radiated to the inactive region 36 disposed in the central region of the NPN transistor 31. And the thermal destruction by the self-heating of the NPN transistor 31 can be prevented. As described above with reference to FIG. 5A, in the non-active region 36, there is no self-heating in that region. Therefore, although it is heated by the heat generated around it, the rise in temperature is greatly reduced.
図６（Ａ）に示す断面図は、非活性領域３６（図４参照）を含む断面を示している。尚、ＮＰＮトランジスタの構造は、図５（Ａ）及び（Ｂ）に示す構造と同様である。そのため、図５（Ａ）及び（Ｂ）と同じ構成要件には同じ符番を付し、上述した説明を参照し、ここではその説明を割愛する。 The cross-sectional view shown in FIG. 6A shows a cross section including the non-active region 36 (see FIG. 4). Note that the structure of the NPN transistor is the same as the structure shown in FIGS. Therefore, the same constituent elements as those in FIGS. 5A and 5B are denoted by the same reference numerals, and the above description is referred to, and the description is omitted here.
絶縁層５４が、エピタキシャル層３８上面に形成されている。絶縁層５４は、ＢＰＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜等により、形成されている。そして、公知のフォトリソグラフィ技術を用い、例えば、ＣＨＦ３またはＣＦ４系のガスを用いたドライエッチングにより、絶縁層５４にコンタクトホール５５が形成されている。 An insulating layer 54 is formed on the upper surface of the epitaxial layer 38. The insulating layer 54 is formed of a BPSG (Boron Phospho Silicate Glass) film, a PSG (Phospho Silicate Glass) film, or the like. Then, a contact hole 55 is formed in the insulating layer 54 by using a known photolithography technique, for example, by dry etching using a CHF 3 or CF 4 gas.
コンタクトホール５５には、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜が選択的に形成され、放熱用電極５６が形成されている。コンタクトホール５５は、太い実線（図４参照）で示す非活性領域３６上のほぼ全面に渡り形成されている。そして、放熱用電極５６は、非活性領域３６のエピタキシャル層３８と、直接、接続している。 In the contact hole 55, for example, an aluminum alloy film made of, for example, an Al—Si film, an Al—Si—Cu film, an Al—Cu film, or the like is selectively formed, and a heat dissipation electrode 56 is formed. The contact hole 55 is formed over almost the entire surface of the inactive region 36 indicated by a thick solid line (see FIG. 4). The heat radiation electrode 56 is directly connected to the epitaxial layer 38 in the inactive region 36.
上述したように、放熱用電極５６は非活性領域３６のほぼ全面に渡りエピタキシャル層３８と接続し、放熱用電極５６を構成するアルミ合金膜は絶縁層５４と比較して熱伝導率に優れている。この構造により、ＮＰＮトランジスタが配置された活性領域から非活性領域３６へと伝わった熱は、放熱用電極５６を介して基板３７及びエピタキシャル層３８外部へと放熱される。このとき、放熱用電極５６は、非活性領域３６の直上に形成されることで、配線抵抗が低減でき、放熱性も向上させることができる。そして、非活性領域３６に伝わった熱が、より早く基板３７及びエピタキシャル層３８外部へと放熱され、非活性領域３６での温度上昇が抑制され、ＮＰＮトランジスタの自己加熱による熱破壊が防止される。 As described above, the heat radiation electrode 56 is connected to the epitaxial layer 38 over almost the entire surface of the inactive region 36, and the aluminum alloy film constituting the heat radiation electrode 56 has a higher thermal conductivity than the insulating layer 54. Yes. With this structure, heat transferred from the active region where the NPN transistor is disposed to the inactive region 36 is radiated to the outside of the substrate 37 and the epitaxial layer 38 via the heat radiation electrode 56. At this time, the heat radiation electrode 56 is formed immediately above the inactive region 36, so that the wiring resistance can be reduced and the heat dissipation can be improved. Then, the heat transmitted to the inactive region 36 is dissipated to the outside of the substrate 37 and the epitaxial layer 38 earlier, the temperature rise in the inactive region 36 is suppressed, and the thermal breakdown due to the self-heating of the NPN transistor is prevented. .
図６（Ｂ）に示す断面図は、非活性領域３６（図４参照）を含む断面を示している。尚、図６（Ｂ）に示すＮＰＮトランジスタの説明の際に、図５（Ａ）、図５（Ｂ）及び図６（Ａ）に示す構造と同様の構造には同じ符番を付し、上述した説明を参照し、ここではその説明を割愛する。 The cross-sectional view shown in FIG. 6B shows a cross section including the non-active region 36 (see FIG. 4). In the description of the NPN transistor shown in FIG. 6B, the same reference numerals are given to the same structures as those shown in FIG. 5A, FIG. 5B, and FIG. The above description is referred to and the description is omitted here.
図示したように、非活性領域３６が、ＮＰＮトランジスタの形成領域と分離領域５７により区画される構造の場合でもよい。そして、図６（Ａ）に示す構造と同様に、絶縁層５４に形成されたコンタクトホール５８を介して、分離領域５７で区画された非活性領域３６上に放熱用電極５９が形成されている。放熱用電極５９は、分離領域５７で区画された非活性領域３６のほぼ全面に渡り形成され、例えば、Ａｌ−Ｓｉ膜、Ａｌ−Ｓｉ−Ｃｕ膜、Ａｌ−Ｃｕ膜等から成るアルミ合金膜により形成されている。 As shown in the drawing, the non-active region 36 may be divided by the NPN transistor formation region and the isolation region 57. Similarly to the structure shown in FIG. 6A, the heat radiation electrode 59 is formed on the inactive region 36 partitioned by the isolation region 57 through the contact hole 58 formed in the insulating layer 54. . The heat dissipating electrode 59 is formed over almost the entire surface of the inactive region 36 partitioned by the isolation region 57, and is made of, for example, an aluminum alloy film made of an Al—Si film, an Al—Si—Cu film, an Al—Cu film, or the like. Is formed.
また、図示していないが、放熱用電極５９に換えて、分離領域５７で区画された非活性領域３６に、サーマルシャットダウン回路が、配置される場合でもよい。非活性領域３６は、放熱性が悪く、最も温度上昇が起こり易い領域である。そして、この非活性領域３６に、サーマルシャットダウン回路を配置することで、非活性領域３６の温度状態に応じてＮＰＮトランジスタの動作を制御することができる。この制御により、非活性領域３６での温度上昇を抑制し、ＮＰＮトランジスタの自己加熱による熱破壊が防止される。 Although not shown, a thermal shutdown circuit may be disposed in the inactive region 36 partitioned by the isolation region 57 instead of the heat radiation electrode 59. The inactive region 36 is a region having poor heat dissipation and the highest temperature rise. By disposing a thermal shutdown circuit in the inactive region 36, the operation of the NPN transistor can be controlled according to the temperature state of the inactive region 36. By this control, temperature rise in the inactive region 36 is suppressed, and thermal destruction due to self-heating of the NPN transistor is prevented.
尚、本実施の形態では、単層配線構造の場合について説明したが、この場合に限定するものではない。例えば、多層配線構造の場合についても、半導体素子の中央領域の非活性領域上に放熱用電極が配置されることで、同様な効果を得ることができる。このとき、多層配線構造では、単層配線構造の場合と同様に、放熱用電極が非活性領域の直上の絶縁層から露出するように配置され、発生した熱が、放熱用電極を介して基板及びエピタキシャル層から放熱される。また、放熱用電極が上層の配線層に接続し、発生した熱が、上記配線層が接続する半導体素子の電極パッドを介して基板及びエピタキシャル層から放熱される。 In the present embodiment, the case of a single-layer wiring structure has been described, but the present invention is not limited to this case. For example, in the case of a multilayer wiring structure, the same effect can be obtained by disposing the heat radiation electrode on the inactive region in the central region of the semiconductor element. At this time, in the multilayer wiring structure, as in the case of the single-layer wiring structure, the heat radiation electrode is disposed so as to be exposed from the insulating layer immediately above the inactive region, and the generated heat is transferred to the substrate via the heat radiation electrode. And heat is dissipated from the epitaxial layer. The heat radiation electrode is connected to the upper wiring layer, and the generated heat is radiated from the substrate and the epitaxial layer through the electrode pad of the semiconductor element to which the wiring layer is connected.
また、本実施の形態では、ＮＰＮトランジスタに非活性領域を形成し、非活性領域上に放熱用電極が形成される場合や非活性領域にサーマルシャットダウン回路が配置される場合について説明したが、この場合に限定するものではない。例えば、ＰＮＰトランジスタに非活性領域を形成し、非活性領域上に放熱用電極が形成される場合や非活性領域にサーマルシャットダウン回路が配置される場合でも同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。 In the present embodiment, the case where an inactive region is formed in an NPN transistor and a heat dissipation electrode is formed on the inactive region or a thermal shutdown circuit is arranged in the inactive region has been described. It is not limited to the case. For example, the same effect can be obtained even when an inactive region is formed in a PNP transistor and a heat radiation electrode is formed on the inactive region, or when a thermal shutdown circuit is arranged in the inactive region. In addition, various modifications can be made without departing from the scope of the present invention.
１ Ｎチャネル型ＭＯＳトランジスタ
２ 分離領域
３ ドレイン領域
４ ソース領域
５ ゲート電極
６ 非活性領域
７ Ｐ型の単結晶シリコン基板
８ Ｎ型のエピタキシャル層
２７ 放熱用電極
３０ 放熱用電極
３１ ＮＰＮトランジスタ
３２ 分離領域
３３ ベース領域
３４ コレクタ領域
３５ エミッタ領域
３６ 非活性領域
３７ Ｐ型の単結晶シリコン基板
３８ Ｎ型のエピタキシャル層
５６ 放熱用電極
５９ 放熱用電極
DESCRIPTION OF SYMBOLS 1 N channel type MOS transistor 2 Isolation region 3 Drain region 4 Source region 5 Gate electrode 6 Inactive region 7 P type single crystal silicon substrate 8 N type epitaxial layer 27 Heat radiation electrode 30 Heat radiation electrode 31 NPN transistor 32 Isolation region 33 Base region 34 Collector region 35 Emitter region 36 Inactive region 37 P-type single crystal silicon substrate 38 N-type epitaxial layer 56 Heat radiation electrode 59 Heat radiation electrode
Claims (6)
前記活性領域に囲まれるように配置された前記非活性領域上に前記コンタクトホールが配置され、前記コンタクトホールを介して前記半導体層と接続する放熱用電極が形成されていることを特徴とする半導体装置。 A semiconductor layer; an active region in which a semiconductor element is disposed in the semiconductor layer; an inactive region in which the semiconductor element is not disposed in the semiconductor layer; an insulating layer formed on the semiconductor layer; and an insulating layer formed on the semiconductor layer Contact holes, and
The semiconductor is characterized in that the contact hole is disposed on the inactive region disposed so as to be surrounded by the active region, and a heat radiation electrode connected to the semiconductor layer through the contact hole is formed. apparatus.
前記活性領域に囲まれるように配置された前記非活性領域上に前記コンタクトホールが配置され、前記コンタクトホールを介して前記半導体層と接続する放熱用電極が形成されていることを特徴とする半導体装置。 A semiconductor layer; a first isolation region that separates the semiconductor layer; an active region in which a semiconductor element is disposed in one region partitioned by the first isolation region; and the semiconductor element is not disposed in the one region An inactive region, an insulating layer formed on the semiconductor layer, and a contact hole formed in the insulating layer,
The semiconductor is characterized in that the contact hole is disposed on the inactive region disposed so as to be surrounded by the active region, and a heat radiation electrode connected to the semiconductor layer through the contact hole is formed. apparatus.
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