JP2008182104A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

【課題】浮遊電極間での干渉効果を抑え、電極間絶縁膜に流れるリーク電流を低減し、さらに素子の劣化を防ぐことが可能な不揮発性半導体記憶装置を提供すること。
【解決手段】不揮発性半導体記憶装置は、基板の主表面に形成された第1絶縁層2とその上に形成された第1導電層3と、第1絶縁層のゲート幅方向の両側面及び、第1導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで上面が第1導電層の上面と底面の間の高さに位置するように形成された素子分離用の絶縁層7と、第1導電層及び素子分離用の絶縁層の上に形成されたシリコン酸化膜81とシリコン酸窒化膜82とシリコン酸化膜83とからなる3層絶縁膜を含んだ第2絶縁層8と、その上に形成された第2導電層9とを備え、シリコン酸窒化膜に含まれる水素原子及び塩素原子の濃度がそれぞれ1.0×10 ^１９ atoms/cm ^３ 以下で且つ中間絶縁膜に含まれる酸素原子の割合が総原子数の10％以上である。
【選択図】 図６

Description

本発明は、不揮発性半導体記憶装置及びその製造方法に係わり、特に、電極間絶縁膜としてＯＮＯ膜(酸化膜/窒化膜/酸化膜)等の多層酸化窒化膜を有する不揮発性半導体記憶装置及びその製造方法に関する。

不揮発性半導体記憶素子の微細化に伴って、隣接セル間の干渉の増大、即ち一方のセルの浮遊電極層に蓄積された電荷によって他方のセルの浮遊電極層に電荷が誘起される現象が問題となってきている。

不揮発性半導体記憶素子の電極間絶縁膜としては近年、多層酸化窒化膜が用いられている（例えば、特許文献１参照。）。従って、上記干渉効果を防ぐためには、多層酸化窒化膜の薄膜化が必要となってきている。電極間絶縁膜の薄膜化により、浮遊電極層同士の対向面積を小さくすることが可能となり、それによって上記干渉効果を抑制できるからである。しかし、電極間絶縁膜の薄膜化により、膜内に生じる電界は強くなってしまうので、リーク電流の増加や、電気的ストレスによる膜質の劣化の問題が顕著化している。

電極間絶縁膜は、アモルファスシリコンまたはポリシリコン上に成膜しなければならないため、熱酸化、窒化などによる方法では安定した膜厚の膜を成膜することができず、反応ガスを用いたＣＶＤ法を用いて成膜される。その際、反応ガス内に含まれる元素により、電極間絶縁膜内に不純物準位が生じてしまう。ところで、プラズマ窒化、スパッタ成膜により成膜した膜は、反応ガスに不純物となる物質を含まないため、不純物が混入しにくいという特徴がある。

不純物準位は高電界の印加によって、電子がトラップされ、膜内の電界を緩和する役割を果たす場合もあるが、ほとんどの場合、不純物を介してリーク電流を増大させるという問題の原因となる。さらにまた、不純物はその後の熱工程により拡散して他の膜にダメージを与え、膜特性を劣化させるという問題も引き起こす。また、膜内にある水素とシリコンの結合は、デバイス動作時に生じる長期的な電気的ストレスにより結合が切れてしまうことがあり、それによってデバイス性能が劣化するという問題点がある。
特開２００５−２２３１９８号公報

本発明は、浮遊電極間での干渉効果を抑え、電極間絶縁膜に流れるリーク電流を低減し、さらに素子の劣化を防ぐことが可能な不揮発性半導体記憶装置及びその製造方法を提供する。

この発明の第１の態様に係る不揮発性半導体記憶装置は、半導体基板の主表面に形成された第１の絶縁層と、前記第１の絶縁層の上に形成された第１の導電層と、前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように形成された素子分離用の絶縁層と、前記第１の導電層及び前記素子分離用の絶縁層の上に形成された第２の絶縁層であって、シリコン酸化膜である下層絶縁膜とシリコン酸化窒化膜である中間絶縁膜とシリコン酸化膜である上層絶縁膜とからなる３層絶縁膜を含んだ第２の絶縁層と、前記第２の絶縁層の上に形成された第２の導電層とを具備し、前記中間絶縁膜に含まれる水素原子及び塩素原子の濃度がそれぞれ、１．０×１０^−１９atm/cm^３以下であり、且つ前記中間絶縁膜に含まれる酸素原子の割合が、総原子数の１０％以上である。

この発明の第２の態様に係る不揮発性半導体記憶装置の製造方法は、半導体基板の主表面に第１の絶縁層を形成する工程と、前記第１の絶縁層の上に第１の導電層を形成する工程と、前記第１の導電層及び前記第１の絶縁層のゲート幅方向の両側面をエッチングする工程と、前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を絶縁膜で埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように素子分離用の絶縁層を形成する工程と、前記第１の導電層及び前記素子分離用の絶縁層の上に、シリコン酸化膜である下層絶縁膜を形成する工程と、前記下層絶縁膜の上に、プラズマ窒化法またはスパッタ法によりシリコン酸化窒化膜である中間絶縁膜を形成する工程と、前記中間絶縁膜の上に、シリコン酸化膜である上層絶縁膜を形成する工程とからなる３層絶縁膜の形成を含んだ第２の絶縁層を形成する工程と、前記第２の絶縁層の上に第２の導電層を形成する工程とを含む。

この発明の第３の態様に係る不揮発性半導体記憶装置は、半導体基板の主表面に形成された第１の絶縁層と、前記第１の絶縁層の上に形成された第１の導電層と、前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように形成された素子分離用の絶縁層と、前記第１の導電層及び前記素子分離用の絶縁層の上に形成された第２の絶縁層であって、シリコン酸化膜である下層絶縁膜とシリコン酸化窒化膜である中間絶縁膜とシリコン酸化膜である上層絶縁膜とからなる３層絶縁膜を含んだ第２の絶縁層と、前記第２の絶縁層の上に形成された第２の導電層とを具備し、前記第１の導電層の上に形成された前記中間絶縁膜における窒素原子濃度が、前記第１の導電層のゲート幅方向の前記両側面の上に形成された前記中間絶縁膜における窒素原子濃度よりも高い。

この発明の第４の態様に係る不揮発性半導体記憶装置は、半導体基板の主表面に形成された第１の絶縁層と、前記第１の絶縁層の上に形成された第１の導電層と、前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように形成された素子分離用の絶縁層と、前記第１の導電層及び前記素子分離用の絶縁層の上に形成された第２の絶縁層であって、シリコン酸化膜である下層絶縁膜とシリコン酸化窒化膜である中間絶縁膜とシリコン酸化膜である上層絶縁膜とからなる３層絶縁膜を含んだ第２の絶縁層と、前記第２の絶縁層の上に形成された第２の導電層とを具備し、前記第１の導電層の上に形成された前記中間絶縁膜における窒素原子濃度が、前記素子分離用の絶縁層の上に形成された前記中間絶縁膜における窒素原子濃度よりも高い。

この発明の第５の態様に係る不揮発性半導体記憶装置は、半導体基板の主表面に形成された第１の絶縁層と、前記第１の絶縁層の上に形成された第１の導電層と、前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように形成された素子分離用の絶縁層と、前記第１の導電層及び前記素子分離用の絶縁層の上に形成された第２の絶縁層であって、シリコン酸化膜である下層絶縁膜とシリコン酸化窒化膜である中間絶縁膜とシリコン酸化膜である上層絶縁膜とからなる３層絶縁膜を含んだ第２の絶縁層と、前記第２の絶縁層の上に形成された第２の導電層とを具備し、前記素子分離用の絶縁層の上に形成された前記中間絶縁膜における酸素原子濃度が、前記第１の導電層の上に形成された前記中間絶縁膜における酸素原子濃度よりも高い。

本発明によれば、浮遊電極間での干渉効果を抑え、電極間絶縁膜に流れるリーク電流を低減し、さらに素子の劣化を防ぐことが可能な不揮発性半導体記憶装置及びその製造方法を提供することが可能である。

以下、図面を参照して本発明の実施形態について詳細に説明する。なお、以下の説明において、同一の機能を有する要素については、同一符号を付す。

（第１の実施形態）
本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を、図１乃至図７に示す断面図を用いて説明する。

まず図１の断面図に示すように、ｐ型シリコン基板１の上（もしくはｎ型シリコン基板上にｐ型ウェルを形成したもの）に第１の絶縁層２を１nmから１５nm程度形成する。第１の絶縁層２は、例えば、シリコン酸化膜である。その上に化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）によって電荷蓄積層となる第１の導電層３（浮遊ゲート電極層）を１０nmから２００nm程度形成する。第１の導電層３は、例えば、アモルファスシリコンまたはポリシリコンである。

次いで、化学気相成長法によってシリコン窒化膜４を５０nmから２００nm程度形成し、次いで、化学気相成長法によってシリコン酸化膜５を５０nmから４００nm程度形成する。次いで、シリコン酸化膜５の上に、フォトレジスト６を塗布し、露光描画によりレジストをパターニングすることで図1の構造断面図を得る。

その後、図1に示したフォトレジスト６を耐エッチングマスクにしてシリコン酸化膜５をエッチングする。エッチング後にフォトレジスト６を除去し、今度は、シリコン酸化膜５をマスクにしてシリコン窒化膜４をエッチングする。さらに、第１の導電層３、第１の絶縁層２、およびシリコン基板１をエッチングすることにより、図２に示すような素子分離のための溝を形成する。

その後、エッチングによって形成された断面のダメージ除去のための高温後酸化工程を行う。次いで、シリコン酸化膜等からなる素子分離用の埋め込み絶縁膜７を２００nmから１５００nm形成することによって素子分離溝を埋め込む。さらに、窒素雰囲気もしくは酸素雰囲気で高温の熱処理を行うことにより素子分離用の絶縁膜７の高密度化を行う。次いで、化学的機械的研磨法（ＣＭＰ：Chemical Mechanical Polishing）によりシリコン窒化膜４をストッパーにして平坦化を行い、図３の構造を得る。

次いで、シリコン窒化膜４と選択比を持ってエッチングすることが可能な方法を用いてシリコン酸化膜７（埋め込み絶縁膜）をエッチングする。本実施形態においては、図４に示すように除去後のシリコン酸化膜７の表面が、第１の導電層３の、例えば約半分の膜厚の高さまで除去する場合を示している。そして、シリコン窒化膜４をシリコン酸化膜７と選択比のある方法で除去すると、図４の構造を得る。

ここで、素子分離用の絶縁膜７の上面は、第１の導電層３の上面と底面との間の高さに位置していることになり、第１の導電層３の上面が素子分離用の絶縁膜７の上面よりも突出した形状になっている。これは、この後形成する電極間絶縁膜８と第１の導電層３との接触面積を増やすためである。

次に図５に示すように、図４の構造からなる下地の上に電極間絶縁膜８（第２の絶縁層）を形成する。電極間絶縁膜８は３層の絶縁膜８１〜８３から構成されている多層絶縁膜である。図５の構造は以下の手順により形成される。

まず、図４の構造を持った下地の上に、ＣＶＤ法によりシリコン酸化膜８１（下層絶縁膜）を０.５nm〜１５nmの厚さで形成する。次いで、シリコン酸化膜８１の上にプラズマ窒化法によりシリコン酸化窒化膜８２（中間絶縁膜）を０.５nm〜５nmの厚さで形成する。最後に、シリコン酸化窒化膜８２の上にＣＶＤ法によりシリコン酸化膜８３（上層絶縁膜）を０.５nm〜１０nmの厚さで形成して、図５に示す電極間絶縁膜８が形成される。

ここで、シリコン酸化窒化膜８２の形成方法について詳細に説明する。シリコン酸化窒化膜８２は、窒素、アルゴン雰囲気下におけるプラズマ窒化により形成する。このとき、シリコン酸化窒化膜８２はシリコン酸化膜８１を窒化して成膜されるため、１０％以上の酸素を含んだ酸窒化膜となる。１０％以上の酸素を含んだ酸窒化膜は窒化膜と比較して誘電率が低くなるため、絶縁膜７を挟んで隣接するセルの第１の導電層３同士の間で生じる電気的な干渉効果を十分抑えることが可能である。

成膜時の炉内温度は３５０℃〜６００℃の間であり、成膜時の炉内圧力は、５０mTorr〜２Torrの間である。プラズマ窒化により生成されたシリコン酸化窒化膜８２は、ＣＶＤ法の原料ガスとして用いられるシラン(ＳｉＨ_４)、ジクロロシラン(ＤＣＳ)、ヘキサクロロシラン(ＴＣＳ)、ヘキサクロロジシラン(ＨＣＤ)などに含まれる水素、塩素原子を含まないため、塩素、水素の原子濃度がともに１．０×１０^−１９atm/cm^３以下の低濃度の膜が成膜される。

塩素濃度が、１．０×１０^−１９atm/cm^３以下と低い場合には、塩素濃度が、１．０×１０^−１９atm/cm^３より多い場合に比べて、塩素によって形成されるトラップ準位の数が大幅に減少するため、トラップ準位を介して生じるリーク電流を抑えることができる。また、その後のデバイス素子作成時の熱工程により塩素が拡散し、酸化膜にダメージを与える影響を抑えることできる。

また、水素は、窒化膜内においてＳｉ-Ｈ結合を形成して存在する。このＳｉ-Ｈ結合は、デバイス素子使用時に生じる電気的ストレスによって切断され、Ｓｉのダングリングボンドが生じ、閾値のずれなど、素子の信頼性を著しく悪化させる。水素濃度が、１．０×１０^−１９atm/cm^３以下と低い場合には、水素濃度が、１．０×１０^−１９atm/cm^３より多い場合に比べてＳｉ-Ｈの量も大幅に減少することから、Ｓｉ-Ｈが切断される影響も少なくなる。その結果、素子の信頼性の劣化を抑制できる。

従って、シリコン酸化窒化膜８２をプラズマ窒化によって成膜することにより、リーク電流の少ない、信頼性の劣化の少ない素子特性を得ることができる。

また、プラズマ窒化によってシリコン酸化窒化膜８２を形成すると、第１の導電層３の上にあるシリコン酸化膜８１の上部は、多くの窒化ラジカルが衝突するため十分な窒化がなされる。しかし一方、第１の導電層３の側面部を覆っているシリコン酸化膜８１には窒化ラジカルがあまり当たらないため、その上に形成されたシリコン酸化窒化膜８２の窒素原子濃度が、第１の導電層３の上部のシリコン酸化窒化膜８２と比較して低くなる。

言い換えると、第１の導電層３の側面部を覆っているシリコン酸化窒化膜８２の酸素原子濃度は、第１の導電層３の上部のシリコン酸化窒化膜８２の酸素原子濃度に比べると高い。

従って、第１の導電層３の上にあるシリコン酸化窒化膜８２は窒素原子濃度が高いため、誘電率が高くなっている。誘電率が高くなることにより物理的な膜厚を厚くすることができるので、リーク電流の低減が図れる。またそれと同時に、窒素によって生じるトラップ準位が電子トラップとして機能するので、それによって電界が緩和されてリーク電流が減少する効果も期待できる。

一方、第１の導電層３の側面に位置していて第１の導電層３の上部と比較して相対的に窒素原子濃度が低い、即ち酸素原子濃度が高いシリコン酸化窒化膜８２は、誘電率が低いため、絶縁膜７を挟んで隣接するセルの第１の導電層３同士の間で生じる電気的な干渉効果を抑えることができる。

そして、図６に示すように、電極間絶縁膜８の上に、例えば、ポリシリコン或いはアモルファスシリコンからなる第２の導電層９を１０nm〜２００nm形成する。第２の導電層９は、不揮発性半導体記憶装置における制御ゲート電極となる。第２の導電層９の上にマスク材１０を形成し、図６の断面構造図を得る。

その後、マスク材１０の上にレジストを塗布し（図示せず）、露光描画によりレジストをパターニングする。このレジストをマスクにして加工を行い、マスク材１０、第２の導電層９、電極間絶縁膜８（第２の絶縁層）、第１の導電層３、第１の絶縁層２をエッチング除去する（図示せず）。さらにレジストを除去すると、図６のＡ−Ａ’線に沿った紙面に垂直な断面図として図７に示した構造を得る。そして、図７のエッチングされた領域の底部となる基板１の表面に、イオン注入によってソース及びドレイン領域２０を形成する。

本実施形態においては、電極間絶縁膜８としてはＯＮＯ（酸化膜/（酸化）窒化膜/酸化膜）からなる３層構造の場合について説明したが、これに限定されるものではない。例えば、３層構造の上下、即ち、第１の導電層３とシリコン酸化膜８１の間、および第２の導電層９とシリコン酸化膜８３の間の両方にＳｉＮ膜を形成してＮＯＮＯＮ構造にした電極間絶縁膜の場合、もしくはいずれかの界面にＳｉＮ膜を形成した電極間絶縁膜においても、同様な効果を得ることができる。

（第２の実施形態）
本発明の第２の実施形態に係る不揮発性半導体記憶装置の製造工程を説明する。

まず、第１の実施形態と同様な工程により図４の構造を作成する。

次に図５に示すように、図４の構造からなる下地の上に電極間絶縁膜８（第２の絶縁層）を形成する。電極間絶縁膜８は３層の絶縁膜８１〜８３から構成されている多層絶縁膜である。本実施形態における図５の構造は第１の実施形態とは異なり以下の手順により形成される。

まず、図４の構造を持った下地の上に、ＣＶＤ法によりシリコン酸化膜８１（下層絶縁膜）を０.５nm〜１０nmの厚さで形成する。次いで、シリコン酸化膜８１の上にスパッタ法によりシリコン酸化窒化膜８２（中間絶縁膜）を０.５nm〜１５nmの厚さで形成する。最後に、シリコン酸化窒化膜８２の上にＣＶＤ法によりシリコン酸化膜８３（上層絶縁膜）を０.５nm〜１０nmの厚さで形成して、図５に示す電極間絶縁膜８が形成される。

ここで、シリコン酸化窒化膜８２の形成方法について詳細に説明する。シリコン酸窒化膜８２は、酸素、窒素雰囲下でのスパッタにより形成する。このとき、チャンバー雰囲気内には、酸素、窒素が存在するため、シリコン酸化窒化膜８２は１０％以上の酸素を含んだ酸窒化膜となる。１０％以上の酸素を含んだ酸窒化膜は窒化膜と比較し誘電率が低いため、絶縁膜７を挟んで隣接するセルの第１の導電層３同士の間で生じる電気的な干渉効果を抑えることができる。

成膜時のウエハー温度は３００℃、ＲＦパワー３kWで成膜を行った。スパッタ成膜により成膜したシリコン酸化窒化膜８２は、ＣＶＤ法の原料ガスとして用いられるシラン(ＳｉＨ_４)、ジクロロシラン(ＤＣＳ)、ヘキサクロロシラン(ＴＣＳ)、ヘキサクロロジシラン(ＨＣＤ)などに含まれる水素、塩素原子を含まないため、塩素、水素の原子濃度がともに１．０×１０^−１９atm/cm^３以下と低濃度の膜が成膜される。

塩素濃度が、１．０×１０^−１９atm/cm^３以下と低い場合には、塩素が形成するトラップ準位を介して生じるリーク電流を抑えることができる。また、その後のデバイス素子作成時の熱工程により塩素が拡散し、酸化膜にダメージを与える影響を抑えることできる。

また、水素が窒化膜内において形成するＳｉ-Ｈ結合は、デバイス素子使用時に生じる電気的ストレスによって切断され、Ｓｉのダングリングボンドが生じ、閾値のずれなど、素子の信頼性を著しく悪化させる。水素濃度が、１．０×１０^−１９atm/cm^３以下と低い場合には、Ｓｉ-Ｈの量も少なくなることから、Ｓｉ-Ｈが切断された影響も少なくなり、素子の信頼性に及ぼす影響が少なくなる。

従って、シリコン酸化窒化膜８２をスパッタ成膜することにより、リーク電流の少ない、信頼性の劣化の少ない素子特性を得ることができる。

この後の工程は、図６、図７に示すように第１の実施形態と同様である。

本実施形態においても、電極間絶縁膜８としてはＯＮＯ（酸化膜/（酸化）窒化膜/酸化膜）からなる３層構造の場合について説明したが、これに限定されるものではない。例えば、３層構造の上下、即ち、第１の導電層３とシリコン酸化膜８１の間、および第２の導電層９とシリコン酸化膜８３の間の両方にＳｉＮ膜を形成してＮＯＮＯＮ構造にした電極間絶縁膜の場合、もしくはいずれかの界面にＳｉＮ膜を形成した電極間絶縁膜においても上記と同様な効果を得ることができる。

また、本実施形態においては、電極間絶縁膜８の酸化膜８３をＣＶＤで形成した例について述べたが、その他の形成方法によって形成してもよい。たとえば、第１の導電層３の上に形成したシリコン酸化膜８１とシリコン酸化窒化膜８２からなるＯＮ膜を酸化することによって、Top-ＳｉＯ_２膜を形成してシリコン酸化膜８３とすることも可能である。

本実施形態においては、スパッタ成膜により膜厚の厚いシリコン酸化窒化膜８２を形成することができるためこのような方法が可能となる。このような方法によって形成したインターポリ絶縁膜によっても上記と同様な効果を得ることができる。

（第３の実施形態）
本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を説明する。

まず、第１の実施形態と同様な工程により図４の構造を作成する。

次に図５に示すように、図４の構造からなる下地の上に電極間絶縁膜８（第２の絶縁層）を形成する。電極間絶縁膜８は３層の絶縁膜８１〜８３から構成されている多層絶縁膜である。本実施形態における図５の構造は以下の手順により形成される。

まず、図８に示すように、図４の構造を持った下地の上に、ＣＶＤ法によりシリコン酸化膜８１（下層絶縁膜）を０.５nm〜１５nmの厚さで形成する。次いで、シリコン酸化膜８１の上にプラズマ窒化法によりシリコン酸化窒化膜８２（中間絶縁膜）を０.５nm〜５nmの厚さで形成する。

シリコン酸化窒化膜８２は第１の実施形態と同様にしてプラズマ窒化により生成されるため、１０％以上の酸素を含んだ酸窒化膜となる。１０％以上の酸素を含んだ酸窒化膜は窒化膜と比較し誘電率が低くなるため、絶縁膜７を挟んで隣接するセルの第１の導電層３同士の間で生じる電気的な干渉効果を抑えることができる。

また、第１及び第２の実施形態と同様に、シリコン酸化窒化膜８２の水素原子濃度、塩素原子濃度はそれぞれ、ともに１．０×１０^−１９atm/cm^３以下と低いため、リーク電流の少ない、信頼性の劣化の少ない素子特性を得ることができる。

また、第１の実施形態と同様に、プラズマ窒化によってシリコン酸化窒化膜８２を形成しているので、第１の導電層３の上にあるシリコン酸化窒化膜８２の窒素原子濃度が、第１の導電層３の側面部の上に形成されたシリコン酸化窒化膜８２の窒素原子濃度と比較して高くなる。

言い換えると、第１の導電層３の側面部を覆っているシリコン酸化窒化膜８２の酸素原子濃度は、第１の導電層３の上部のシリコン酸化窒化膜８２の酸素原子濃度に比べると高い。

従って、電極間絶縁膜８を流れるリーク電流が減少すると同時に、絶縁膜７を挟んで隣接するセルの第１の導電層３同士の間で生じる電気的な干渉効果を抑えることができる。

次いで、図９に示すように、化学気相成長法によってシリコン酸化膜１１を５０nmから４００nm程度形成する。次いで、シリコン酸化膜１１の上に、フォトレジスト１２を塗布し、露光描画によりレジスト１２をパターニングすることで図９の構造断面図を得る。

そして、図９に示したフォトレジスト１２を耐エッチングマスクにしてシリコン酸化膜１１をエッチングした後、フォトレジスト１２を除去して図１０の構造を得る。

次に、図１１に示すようにシリコン酸化膜１１をマスクにして窒素をイオン注入する。これより、シリコン酸化膜１１によってマスクされた絶縁膜７の上に形成されたシリコン酸化窒化膜８２を除いて、第１の導電層３の上に形成されたシリコン酸化窒化膜８２に窒素を導入する。

ここで、図１２に示すように、シリコン酸化膜１１のマスクをさらに広く形成して、第１の導電層３の側面部を覆うシリコン酸化窒化膜８２もマスクしてしまい、第１の導電層３の上に形成されたシリコン酸化窒化膜８２のみに窒素を導入するようにしてもよい。

本実施例では、イオン注入により窒素を導入したが、プラズマ窒化により窒素を導入しても良い。

本実施形態においては、上述した窒素注入工程を経ることにより、第１の導電層３の上のシリコン酸化窒化膜８２の窒素原子濃度を、素子分離用の絶縁膜７の上に形成されたシリコン酸化窒化膜８２、及び第１の導電層３の側面部を覆うシリコン酸化窒化膜８２に比べてさらに高くすることが可能である。

これによりさらにリーク電流が減少する効果が期待できる。一方、素子分離用の絶縁膜７の上に形成されたシリコン酸化窒化膜８２、及び第１の導電層３の側面部を覆うシリコン酸化窒化膜８２は第１の導電層３の上よりも相対的に窒素原子濃度が低くなっているため相対的に誘電率が低い。よって、絶縁膜７を挟んで隣接するセルの第１の導電層３同士の間で生じる電気的な干渉効果を抑えることができる。

その後、マスクとして用いたシリコン酸化膜１１をウエットエッチングで剥離することにより、図１３の断面構造を得る。さらに、シリコン酸化窒化膜８２の上にＣＶＤ法によりシリコン酸化膜８３（上層絶縁膜）を０.５nm〜１０nmの厚さで形成して、図５に示す電極間絶縁膜８が形成される。

この後の工程は、図６、図７に示すように第１の実施形態と同様である。

本実施形態においては、第１の導電層３の上に形成されたシリコン酸化窒化膜８２に対して窒素を注入した場合を説明したが、素子分離用の絶縁膜７の上のシリコン酸化窒化膜８２のみに酸素をイオン注入または、酸素雰囲気化でのアニール、プラズマ酸化により注入して、隣接セル間の干渉効果のさらなる低減を図ってもよい。

これによっても、第１の導電層３の上と素子分離用の絶縁膜７の上におけるシリコン酸化窒化膜８２の窒素と酸素の原子濃度に関して相対的に同様な関係を得ることができるので、上述した場合と同様な効果が期待できる。

本実施形態においても、電極間絶縁膜８としてはＯＮＯ（酸化膜/（酸化）窒化膜/酸化膜）からなる３層構造の場合について説明したが、これに限定されるものではない。例えば、３層構造の上下、即ち、第１の導電層３とシリコン酸化膜８１の間、および第２の導電層９とシリコン酸化膜８３の間の両方にＳｉＮ膜を形成してＮＯＮＯＮ構造にした電極間絶縁膜の場合、もしくはいずれかの界面にＳｉＮ膜を形成した電極間絶縁膜においても上記と同様な効果を得ることができる。

以上説明したように、上記第１乃至第３の実施形態においては、不揮発性半導体記憶素子の電極間絶縁膜として用いられるＯＮＯ膜（酸化膜/窒化膜/酸化膜）、およびＮＯＮＯＮ膜（窒化膜/酸化膜/窒化膜/酸化膜/窒化膜）等の多層酸化窒化膜の構造において、少なくとも１つの窒化膜が、酸素を含む酸化窒化膜であり、かつ不純物である水素、塩素の含有量が少ない膜であることを特徴とする。

浮遊ゲート電極層の上に形成された酸化窒化膜は、窒素原子濃度を高くすることによりリーク電流を減らすことが可能になる。また、浮遊ゲート電極層の側面部あるいは素子分離絶縁膜の上に形成された酸化窒化膜は、酸素原子濃度を高くすることにより誘電率を下げて、浮遊ゲート電極層間での干渉効果を抑えることができる。

さらに、酸化窒化膜内の塩素及び水素の不純物濃度を少なくすることにより、塩素により生じたトラップ準位を介したリーク電流を減らし、水素の脱離により生じる長期間での素子の信頼性の劣化を低減することができる。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

本発明の第１の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 図１に続く不揮発性半導体記憶装置の製造工程を示す断面図。 図２に続く不揮発性半導体記憶装置の製造工程を示す断面図。 図３に続く不揮発性半導体記憶装置の製造工程を示す断面図。 図４に続く不揮発性半導体記憶装置の製造工程を示す断面図。 図５に続く不揮発性半導体記憶装置の製造工程を示す断面図。 図６に続く不揮発性半導体記憶装置の製造工程を示す図６のＡ−Ａ’線に沿った断面図。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の製造工程を示す断面図。 図８に続く不揮発性半導体記憶装置の製造工程を示す断面図。 図９に続く不揮発性半導体記憶装置の製造工程を示す断面図。 図１０に続く不揮発性半導体記憶装置の製造工程を示す断面図。 本発明の第３の実施形態に係る不揮発性半導体記憶装置の別の製造工程を示す断面図。 図１１に続く不揮発性半導体記憶装置の製造工程を示す断面図。

符号の説明

１…ｐ型シリコン基板、２…第１の絶縁層、３…第１の導電層（浮遊ゲート電極層）、
４…シリコン窒化膜、５…シリコン酸化膜、６、１２…フォトレジスト、
７…素子分離用の絶縁膜、８…電極間絶縁膜（第２の絶縁層）、
９…第２の導電層（制御ゲート電極層）、１０…マスク材、１１…シリコン酸化膜、
２０…ソース及びドレイン領域、８１、８３…シリコン酸化膜、
８２…シリコン酸化窒化膜。

Claims (5)

1. 半導体基板の主表面に形成された第１の絶縁層と、
   前記第１の絶縁層の上に形成された第１の導電層と、
   前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように形成された素子分離用の絶縁層と、
   前記第１の導電層及び前記素子分離用の絶縁層の上に形成された第２の絶縁層であって、シリコン酸化膜である下層絶縁膜とシリコン酸化窒化膜である中間絶縁膜とシリコン酸化膜である上層絶縁膜とからなる３層絶縁膜を含んだ第２の絶縁層と、
   前記第２の絶縁層の上に形成された第２の導電層と
   を具備した不揮発性半導体記憶装置であって、
   前記中間絶縁膜に含まれる水素原子及び塩素原子の濃度がそれぞれ、１．０×１０^−１９atm/cm^３以下であり、且つ前記中間絶縁膜に含まれる酸素原子の割合が、総原子数の１０％以上である
   ことを特徴とする不揮発性半導体記憶装置。
2. 半導体基板の主表面に第１の絶縁層を形成する工程と、
   前記第１の絶縁層の上に第１の導電層を形成する工程と、
   前記第１の導電層及び前記第１の絶縁層のゲート幅方向の両側面をエッチングする工程と、
   前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を絶縁膜で埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように素子分離用の絶縁層を形成する工程と、
   前記第１の導電層及び前記素子分離用の絶縁層の上に、
   シリコン酸化膜である下層絶縁膜を形成する工程と、
   前記下層絶縁膜の上に、プラズマ窒化法またはスパッタ法によりシリコン酸化窒化膜である中間絶縁膜を形成する工程と、
   前記中間絶縁膜の上に、シリコン酸化膜である上層絶縁膜を形成する工程と
   からなる３層絶縁膜の形成を含んだ第２の絶縁層を形成する工程と、
   前記第２の絶縁層の上に第２の導電層を形成する工程と
   を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
3. 半導体基板の主表面に形成された第１の絶縁層と、
   前記第１の絶縁層の上に形成された第１の導電層と、
   前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように形成された素子分離用の絶縁層と、
   前記第１の導電層及び前記素子分離用の絶縁層の上に形成された第２の絶縁層であって、シリコン酸化膜である下層絶縁膜とシリコン酸化窒化膜である中間絶縁膜とシリコン酸化膜である上層絶縁膜とからなる３層絶縁膜を含んだ第２の絶縁層と、
   前記第２の絶縁層の上に形成された第２の導電層と
   を具備した不揮発性半導体記憶装置であって、
   前記第１の導電層の上に形成された前記中間絶縁膜における窒素原子濃度が、前記第１の導電層のゲート幅方向の前記両側面の上に形成された前記中間絶縁膜における窒素原子濃度よりも高い
   ことを特徴とする不揮発性半導体記憶装置。
4. 半導体基板の主表面に形成された第１の絶縁層と、
   前記第１の絶縁層の上に形成された第１の導電層と、
   前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように形成された素子分離用の絶縁層と、
   前記第１の導電層及び前記素子分離用の絶縁層の上に形成された第２の絶縁層であって、シリコン酸化膜である下層絶縁膜とシリコン酸化窒化膜である中間絶縁膜とシリコン酸化膜である上層絶縁膜とからなる３層絶縁膜を含んだ第２の絶縁層と、
   前記第２の絶縁層の上に形成された第２の導電層と
   を具備した不揮発性半導体記憶装置であって、
   前記第１の導電層の上に形成された前記中間絶縁膜における窒素原子濃度が、前記素子分離用の絶縁層の上に形成された前記中間絶縁膜における窒素原子濃度よりも高い
   ことを特徴とする不揮発性半導体記憶装置。
5. 半導体基板の主表面に形成された第１の絶縁層と、
   前記第１の絶縁層の上に形成された第１の導電層と、
   前記第１の絶縁層のゲート幅方向の両側面及び、前記第１の導電層のゲート幅方向の両側面の少なくとも一部を埋め込んで、上面が前記第１の導電層の上面と底面との間の高さに位置するように形成された素子分離用の絶縁層と、
   前記第１の導電層及び前記素子分離用の絶縁層の上に形成された第２の絶縁層であって、シリコン酸化膜である下層絶縁膜とシリコン酸化窒化膜である中間絶縁膜とシリコン酸化膜である上層絶縁膜とからなる３層絶縁膜を含んだ第２の絶縁層と、
   前記第２の絶縁層の上に形成された第２の導電層と
   を具備した不揮発性半導体記憶装置であって、
   前記素子分離用の絶縁層の上に形成された前記中間絶縁膜における酸素原子濃度が、前記第１の導電層の上に形成された前記中間絶縁膜における酸素原子濃度よりも高い
   ことを特徴とする不揮発性半導体記憶装置。

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