JP2008176785A - ハイブリッドハードディスクドライブ、ハイブリッドハードディスクドライブを内蔵するコンピュータシステム、そしてハイブリッドハードディスクドライブのフラッシュメモリｄｍａ回路 - Google Patents

Abstract

【課題】ハイブリッドハードディスクドライブ、ハイブリッドハードディスクドライブを内蔵するコンピュータシステム、そしてハイブリッドハードディスクドライブのフラッシュメモリＤＭＡ回路を提供する。
【解決手段】フラッシュメモリを備えるハイブリッドハードディスクドライブ。フラッシュメモリは、ユーザデータを保存するメインメモリ領域及びユーザデータの伝送に必要な付加情報を保存するスペアメモリ領域を備える。また、フラッシュメモリとのインターフェースをハードウェアとして提供するハイブリッドハードディスクドライブのフラッシュメモリＤＭＡ回路。これにより、速いブート時間及び少ない電力消耗を具現しつつもフラッシュメモリとのインターフェーシングによるオーバーヘッドを低減させることができる。
【選択図】図１

Description

本発明は半導体装置に係り、特に、フラッシュメモリのスペアメモリ領域にユーザデータ伝送のための付加情報を保存し、フラッシュメモリとのインターフェーシングをハードウェアで具現することによって、コンピュータのブート時間及び電力消耗を減らしつつもフラッシュメモリとのインターフェーシングによるオーバーヘッドを低減できるハイブリッドハードディスクドライブ（ｈｙｂｒｉｄ Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ（ＨＤＤ））、ハイブリッドＨＤＤを内蔵するコンピュータシステム、そしてハイブリッドＨＤＤのフラッシュメモリＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）回路に関する。

従来技術によるＨＤＤは、ディスクを回転させつつデータを記録／再生するために、電源が供給された後にディスクが一定の速度で動作するまで安定化に必要な時間が要求される。また、ディスクを回転させるための多くの電力が要求される。

特に、マルチメディアコンテンツの保存及び伝送を伴うモバイルディバイスの使用が順次に増加する勢いで低電力化及び速いブートタイムはディバイスの必須なフィーチャーとして要求される。

このような要求に応じて、フラッシュメモリを内蔵するハイブリッドＨＤＤの商用化が問題化となっている。フラッシュメモリは機械的な動作を伴わないために電力消耗が少なく、さらに速いシステムブートを行える。

ハイブリッドＨＤＤは、フラッシュメモリと他のディバイスとのデータ伝送のためのインターフェーシングが要求される。例えば、ハイブリッドＨＤＤは、フラッシュメモリに保存されているユーザデータのアドレスを表すＬＢＡ（Ｌｏｇｉｃａｌ Ｂｌｏｃｋ Ａｄｄｒｅｓｓ）とのマッピングのためのマッピングテーブルなどが要求される。

ところが、このようなインターフェーシング、すなわち、前記例でのマッピングテーブルをソフトウェア（アルゴリズム）を利用して処理する場合、ユーザデータの保存及び伝送によるオーバーヘッドが大きい。このようにフラッシュメモリを内蔵するハイブリッドＨＤＤの使用は、フラッシュメモリとのインターフェーシングによるオーバーヘッドによってシステム性能を低下させる。

したがって、フラッシュメモリを備えるハイブリッドＨＤＤ及びハイブリッドＨＤＤを内蔵するコンピュータシステムで最適化されたフラッシュメモリ構造及びＤＭＡ回路が要求される。

本発明が解決しようとする技術的課題は、フラッシュメモリを備えることによって速いブート時間及び少ない電力消耗を具現しつつも、フラッシュメモリとのインターフェーシングによるオーバーヘッドを低減できるハイブリッドＨＤＤ、ハイブリッドＨＤＤを内蔵するコンピュータシステム、そしてハイブリッドＨＤＤのフラッシュメモリＤＭＡ回路を提供するところにある。

前記技術的課題を解決するための本発明の実施形態によるハイブリッドＨＤＤは、フラッシュメモリを備える。

前記フラッシュメモリは、ユーザデータを保存するメインメモリ領域及び前記ユーザデータの伝送に必要な付加情報を保存するスペアメモリ領域を備える。前記フラッシュメモリは、キャッシュメモリとして使われる。

前記付加情報は、前記ユーザデータの前記フラッシュメモリでのアドレスを表すＬＢＡについての情報及び有効セクター数についての情報のうち少なくとも一つ以上の情報を含む。

前記ユーザデータはセクター単位またはページ単位で伝送される。前記スペアメモリ領域は、前記ユーザデータがセクター単位で伝送される場合、前記メインメモリ領域の各セクターに対応するＬＢＡを保存する。この時、前記スペアメモリ領域は、前記メインメモリ領域の５１２バイトのセクターについての付加情報を保存するために１６バイトの空間を割り当てる。

前記スペアメモリ領域は、前記ユーザデータがページ単位で伝送される場合、前記メインメモリ領域の各ページに対応するＬＢＡを保存する。前記スペアメモリ領域は、前記メインメモリ領域の２キロバイトのページについての付加情報を保存するために６４バイトの空間を割り当てる。前記ページは、５１２バイトの大きさを持つセクター４つを含む。

前記有効セクター数は、前記伝送単位であるセクターまたはページに含まれるセクターとして、前記メインメモリ領域に有効に保存されるセクターの数を表す。前記フラッシュメモリは、ＮＡＮＤフラッシュメモリである。

前記技術的課題を解決するための本発明の実施形態によるコンピュータシステムは、ホストコンピュータ及びハイブリッドＨＤＤを備える。

前記ハイブリッドＨＤＤは、フラッシュメモリ及びディスクを備える。前記フラッシュメモリは、ユーザデータを保存するメインメモリ領域及び前記ユーザデータの伝送に必要な付加情報を保存するスペアメモリ領域を備える。

前記コンピュータシステムは、前記フラッシュメモリとのインターフェースをハードウェアとして提供するフラッシュメモリＤＭＡ回路をさらに備える。前記フラッシュメモリＤＭＡ回路は、前記ホストコンピュータのインターフェース回路、前記ディスクのインターフェース回路及び前記フラッシュメモリのインターフェース回路と連結される。

前記コンピュータシステムはバッファメモリをさらに備えることができる。この時、前記フラッシュメモリＤＭＡ回路は、前記バッファメモリのインターフェース回路と連結される。前記バッファメモリは、ＳＲＡＭまたはＤＲＡＭでありうる。

前記技術的課題を解決するための本発明の実施形態によるハイブリッドＨＤＤのフラッシュメモリＤＭＡ回路は、フラッシュメモリとのインターフェースをハードウェアとして提供する。

前記フラッシュメモリＤＭＡ回路は、前記ユーザデータのインターフェーシングを行うユーザデータ処理器及び前記付加情報のインターフェーシングを行うスペアデータ処理器を備える。

前記ユーザデータ処理器は、前記ユーザデータの伝送の同期化のためのユーザデータＦＩＦＯ及び前記ユーザデータの大きさが前記フラッシュメモリのページより小さい場合、前記ページの残りの領域にＦＦパターンを書き込むＦＦパターン生成手段を備える。

前記スペアデータ処理器は、前記ユーザデータのアドレスを表すＬＢＡとのマッピングのためのマッピングテーブル処理手段及び前記ユーザデータのエラー検出及び訂正のためのエラー検出及び訂正手段を備える。

前記マッピングテーブル処理手段は、伝送しようとする最初のセクターＬＢＡであるｓｔａｒｔ ＬＢＡ、伝送されたセクター数及び有効セクター数のうち少なくとも一つ以上を保存するレジスタを備える。前記エラー検出及び訂正手段は、ＣＲＣ（Ｃｙｃｌｅ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）エラー検出コードを利用する。

前記フラッシュメモリＤＭＡ回路は、ホストコンピュータのインターフェース回路、ディスクのインターフェース回路及び前記フラッシュメモリのインターフェース回路と連結される。前記フラッシュメモリＤＭＡ回路は、前記ホストコンピュータ、前記ディスク及び前記フラッシュメモリとのデータ伝送のためのデータアドレス及び大きさを保存するレジスタを備えることができる。

前記フラッシュメモリＤＭＡ回路は、バッファメモリのインターフェース回路と連結される。前記フラッシュメモリＤＭＡ回路は、前記バッファメモリとのデータ伝送のためのデータアドレス及び大きさを保存するレジスタを備えることができる。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照せねばならない。

本発明によるハイブリッドＨＤＤ、ハイブリッドＨＤＤを内蔵するコンピュータシステム、そして、ハイブリッドＨＤＤのフラッシュメモリＤＭＡ回路は、ユーザデータの伝送に必要な付加情報を保存するスペアメモリ領域を含むフラッシュメモリを備え、フラッシュメモリとのインターフェースをハードウェアとして提供するフラッシュメモリＤＭＡ回路を備えることによって、速いブート時間及び少ない電力消耗を具現しつつもフラッシュメモリとのインターフェーシングによるオーバーヘッドを低減させることができる。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を表す。

図１は、ハイブリッドＨＤＤを内蔵したコンピュータシステムを概略的に示すブロック図である。
図１を参照すれば、ハイブリッドＨＤＤを内蔵したコンピュータシステム１０００は、ホストコンピュータ２００及びハイブリッドＨＤＤ １００を備える。ハイブリッドＨＤＤ １００は、フラッシュメモリ１４０及びディスク１２０を備える。

この時、フラッシュメモリ１４０は、ＮＡＮＤフラッシュメモリ、特にワンＮＡＮＤフラッシュメモリ（Ｏｎｅ ＮＡＮＤ ｔｙｐｅ ｆｌａｓｈ ｍｅｍｏｒｙ）でありうる。フラッシュメモリ１４０は、キャッシュメモリとして使われうる。フラッシュメモリがキャッシュメモリとして使われる場合、ハイブリッドＨＤＤは、フラッシュメモリのＬＢＡに対するマッピングテーブル情報を持っていなければならない。

ホストコンピュータ２００のＯＳは、ディスク１２０へのデータ接近とフラッシュメモリ１４０へのデータ接近とがいずれも可能である。また、ホストコンピュータ２００のＯＳは、ハイブリッドＨＤＤ １００の長所である速いブート時間を具現するために、コンピュータシステム１０００の電源が遮断される前にブートデータなどをフラッシュメモリ１４０に移行させねばならない。

以下では、図１のハイブリッドＨＤＤのフラッシュメモリ構造及びフラッシュメモリとのインターフェーシングを行うフラッシュメモリＤＭＡ回路についてさらに詳細に記述する。

図２は、ユーザデータをセクター単位で伝送する図１のフラッシュメモリ構造を示すブロック図である。図３は、ユーザデータをページ単位で伝送する図１のフラッシュメモリ構造を示すブロック図である。

図２及び図３を参照すれば、本発明の実施形態によるハイブリッドＨＤＤのフラッシュメモリ１４０は、ユーザデータを保存するメインメモリ領域１４２及び前記ユーザデータの伝送に必要な付加情報を保存するスペアメモリ領域１４４を備える。前記付加情報は、前記ユーザデータの前記フラッシュメモリでのアドレスを表すＬＢＡについての情報及び有効セクター数についての情報でありうる。

前記ユーザデータは、セクター単位またはページ単位で伝送される。この時、ユーザデータの伝送とは、図１のコンピュータシステムの各構成要素２００、１２０とフラッシュメモリ１４０とのデータ伝送を意味する。図２及び図３のフラッシュメモリ１４０は、５１２バイトのセクターまたは２キロバイトのページ単位で前記ユーザデータを保存または伝送する。

図２は、前述したようにユーザデータがセクター単位で伝送される場合のフラッシュメモリを示す。図２のスペアメモリ領域１４４は、メインメモリ領域１４２の５１２バイトのセクターについての付加情報を保存するために１６バイトの空間を割り当てることができる。

図２は、伝送しようとする最初のセクターのＬＢＡであるｓｔａｒｔ ＬＢＡが３であり、伝送セクター数が５つである場合のフラッシュメモリの保存状態を図示する。ｓｔａｒｔ ＬＢＡ及び伝送セクター数は、後述するフラッシュメモリＤＭＡ回路のスペアデータ処理器に含まれるレジスタに保存されうる。

図２のスペアメモリ領域１４４は、メインメモリ領域１４２の各セクターＳｅｃｔｏｒ１〜Ｓｅｃｔｏｒ５に対応するＬＢＡを保存する。各セクターＳｅｃｔｏｒ１〜Ｓｅｃｔｏｒ５のＬＢＡは、ｓｔａｒｔ ＬＢＡ値に、伝送されたセクター数を加算した値になる。

例えば、図２のスペアメモリ領域１４４は、第１セクターＳｅｃｔｏｒ１に対するＬＢＡ（“３”）をｓｔａｒｔ ＬＢＡ値（“３”）として保存する。そして、図２のスペアメモリ領域１４４は、第２セクターＳｅｃｔｏｒ２に対して第１セクターのＬＢＡ値（“３”）に、伝送されたセクター数（“１”）を加算したＬＢＡ（“４”）を保存する。同じ方法で、図２のスペアメモリ領域１４４は、第５セクターＳｅｃｔｏｒ５に対するＬＢＡ（“７”）まで保存する。

この時、前記それぞれのセクターに含まれるセクターとして、メインメモリ領域に有効に保存されるセクターの数を表す有効セクター数は、“０”または“１”の値を持つことができる。ただし、図２は、５個のセクターが連続的に有効にメインメモリ領域に保存される場合であるところ、各セクターに対する有効セクター数はいずれも“１”の値を持つ。

図３は、前述したようにユーザデータがページ単位で伝送される場合のフラッシュメモリを示す。図３のスペアメモリ領域１４４は、メインメモリ領域１４２の２キロバイトのページについての付加情報を保存するために、６４バイトの空間を割り当てることができる。

図３は、伝送しようとする最初のページの最初のセクターのＬＢＡであるｓｔａｒｔ ＬＢＡが３であり、１８個のセクターを５個のページに伝送する場合のフラッシュメモリの保存状態を図示する。図３のフラッシュメモリ１４０の各ページＰａｇｅ１〜Ｐａｇｅ５は、それぞれ５１２バイトの大きさを持つセクター４つを含む。ただし、本発明の他の実施形態によるフラッシュメモリのページサイズは２Ｋｂｙｔｅ以上であるか、４つ以上のセクターを含むことができる。

図３のスペアメモリ領域１４４は、メインメモリ領域１４２の各ページＰａｇｅ１〜Ｐａｇｅ５に対応するＬＢＡを保存する。この時、各ページＰａｇｅ１〜Ｐａｇｅ５に対応するＬＢＡは、各ページの最初のセクターのＬＢＡである。この時、ＬＢＡは、図２と同じくｓｔａｒｔ ＬＢＡ値に伝送されたセクター数を加算した値になるので、図３のページＰａｇｅ１〜Ｐａｇｅ５がそれぞれ４個のセクターを備える場合、連続したページに対応するＬＢＡは“４”の差を持つ。

例えば、図３のスペアメモリ領域１４４は、第１ページＰａｇｅ１に対するＬＢＡ（“３”）をｓｔａｒｔ ＬＢＡ値（“３”）として保存する。そして、図３のスペアメモリ領域１４４は、第２ページＰａｇｅ２に対して第１ページに対するＬＢＡ（“３”）に伝送されたセクター数（“４”）を加算したＬＢＡ（“７”）を保存する。同じ方法で、図３のスペアメモリ領域１４４は、第５ページＰａｇｅ５に対するＬＢＡ（“１９”）まで保存する。

この時、前記それぞれのページに含まれるセクターとして、メインメモリ領域に有効に保存されるセクターの数を表す有効セクター数は、“０”ないし“４”の値を持つことができる。ただし、図３は、１８個のセクターが連続的に有効にメインメモリ領域に保存される場合であるところ、第１ページないし第４ページに対する有効セクター数はいずれも“４”の値を持ち、第５ページに対する有効セクター数は“２”の値を持つ。

図３のスペアメモリ領域と異なって本発明の他の実施形態によるフラッシュメモリのスペアメモリ領域は、各ページに対するＬＢＡとして含むセクターのＬＢＡをいずれも保存することもできる。例えば、図３の第１ページのＬＢＡは、“３”、“４”、“５”及び“６”に保存することができる。

図２及び図３のフラッシュメモリを持つハイブリッドＨＤＤまたはこれを内蔵する図１のコンピュータシステムは、フラッシュメモリとのインターフェースをハードウェアとして提供するフラッシュメモリＤＭＡ回路をさらに備えることができる。

図４は、図１のコンピュータシステムでのフラッシュメモリＤＭＡ回路と他の構成要素との連結関係を示す図面である。

図４を参照すれば、フラッシュメモリＤＭＡ回路４００は、ホストコンピュータのインターフェース回路２００−２、ディスクのインターフェース回路１２０−２及びフラッシュメモリのインターフェース回路１４０−２と連結される。この時、フラッシュメモリＤＭＡ回路４００は、ホストコンピュータ２００、ディスク１２０及びフラッシュメモリ１４０とのデータ伝送のためのデータアドレス及び大きさを保存するレジスタ（図示せず）を共通に、または各構成要素それぞれに対して備えることができる。

また、フラッシュメモリＤＭＡ回路４００は、バッファメモリのインターフェース回路３００−２とも連結されうる。バッファメモリ３００は、ＳＲＡＭまたはＤＲＡＭでありうる。この時、フラッシュメモリＤＭＡ回路４００は、バッファメモリ３００とのデータ伝送のためのデータアドレス及び大きさを保存するレジスタ（図示せず）をさらに備えることができる。コンピュータシステム１０００がバッファメモリ３００を備える場合、フラッシュメモリＤＭＡ回路４００は、ホストコンピュータ２００から伝送されるデータをフラッシュメモリ１４０に直ちに書き込むか、バッファメモリ３００を利用してデータの順序を改めて書き込むことができる。

図５は、図４のフラッシュメモリＤＭＡ回路をさらに詳細に示すブロック図である。
図５を参照すれば、フラッシュメモリＤＭＡ回路４００は、前記ユーザデータのインターフェーシングを行うユーザデータ処理器４２０及び前記付加情報のインターフェーシングを行うスペアデータ処理器４４０を備える。

ユーザデータ処理器４２０は、ユーザデータＦＩＦＯ ４２２及びＦＦパターン生成手段４２４を備える。ユーザデータＦＩＦＯ ４２２は、前記ユーザデータの伝送の同期化のために使われる。すなわち、ユーザデータＦＩＦＯ ４２２は、図５の各インターフェース間の速度差を緩和するために使われる。ＦＦパターン生成手段４２４は、前記ユーザデータの大きさが前記フラッシュメモリのページより小さい場合、前記ページの残りの領域にＦＦパターンを書き込む。フラッシュメモリはページ単位でデータが書き込まれるためである。

スペアデータ処理器４４０は、マッピングテーブル処理手段４４４とエラー検出及び訂正手段４４２とを備える。マッピングテーブル処理手段４４４は、前記ユーザデータのアドレスを表すＬＢＡとのマッピングをインターフェーシングする。マッピングテーブル処理手段４４４は、伝送しようとする最初のセクターのＬＢＡであるｓｔａｒｔ ＬＢＡ、伝送されたセクター数及び有効セクター数のうち少なくとも一つ以上を保存するレジスタを備えることができる。

エラー検出及び訂正手段４４２は、前記ユーザデータのエラー検出及び訂正動作を行う。本発明の実施形態によるエラー検出及び訂正手段４４２は、ＣＲＣエラー検出コードを利用する。従来のワンＮＡＮＤフラッシュメモリでのエラー検出及び訂正は、１ビット訂正及び２ビット検出レベルのＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ Ｃｏｄｅ）を使用する。したがって、突然な電源遮断による３ビット以上のエラーが発生する場合にはデータが割れる現象が発生しうる。

しかし、本発明の実施形態によるフラッシュメモリＤＭＡ回路は、３２ビットＣＲＣ回路を支援することによって、複数のエラービットが発生しても検出できる。さらに、３２ビットＣＲＣ回路を支援する本発明の実施形態によるフラッシュメモリＤＭＡ回路を備えるフラッシュメモリは、従来の突然の電源遮断に備えた追加的な書き込み動作を行う必要がないので、フラッシュメモリの書き込み性能を改善できる。

このように本発明の実施形態によるハイブリッドＨＤＤ、ハイブリッドＨＤＤを内蔵するコンピュータシステム、そして、ハイブリッドＨＤＤのフラッシュメモリＤＭＡ回路は、ユーザデータの伝送に必要な付加情報を保存するスペアメモリ領域を含むフラッシュメモリを備え、フラッシュメモリとのインターフェースをハードウェアとして提供するフラッシュメモリＤＭＡ回路を備えることによって、ハイブリッドＨＤＤの長所を取りつつ、フラッシュメモリとのインターフェーシングによるオーバーヘッドを低減させることができる。

以上のように図面と明細書で最適の実施形態が開示された。ここで特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できるであろう。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により決まらねばならない。

本発明は、ＨＤＤ関連の技術分野に好適に用いられる。

ハイブリッドＨＤＤを内蔵したコンピュータシステムを概略的に示すブロック図である。 ユーザデータをセクター単位で伝送する図１のフラッシュメモリ構造を示すブロック図である。 ユーザデータをページ単位で伝送する図１のフラッシュメモリ構造を示すブロック図である。 図１のコンピュータシステムでのフラッシュメモリＤＭＡ回路と他の構成要素との連結関係を示す図面である。 図４のフラッシュメモリＤＭＡ回路をさらに詳細に示すブロック図である。

符号の説明

１００ ハイブリッドＨＤＤ
１２０ ディスク
１４０ フラッシュメモリ
２００ ホストコンピュータ
１０００ コンピュータシステム

Claims (25)

1. フラッシュメモリを内蔵するハイブリッドハードディスクドライブにおいて、
   前記フラッシュメモリは、
   メインメモリ領域と、
   スペアメモリ領域と、を備え、
   前記スペアメモリ領域は、
   前記メインメモリ領域に保存されるユーザデータの伝送に必要な付加情報を保存することを特徴とするハイブリッドハードディスクドライブ。
2. 前記フラッシュメモリは、
   キャッシュメモリとして使われることを特徴とする請求項１に記載のハイブリッドハードディスクドライブ。
3. 前記付加情報は、
   前記ユーザデータの前記フラッシュメモリでのアドレスを表すＬＢＡについての情報及び有効セクター数についての情報のうち少なくとも一つ以上の情報を含むことを特徴とする請求項１に記載のハイブリッドハードディスクドライブ。
4. 前記ユーザデータは、
   セクター単位またはページ単位で伝送されることを特徴とする請求項３に記載のハイブリッドハードディスクドライブ。
5. 前記スペアメモリ領域は、
   前記ユーザデータがセクター単位で伝送される場合、前記メインメモリ領域の各セクターに対応するＬＢＡを保存することを特徴とする請求項４に記載のハイブリッドハードディスクドライブ。
6. 前記スペアメモリ領域は、
   前記ユーザデータがページ単位で伝送される場合、前記メインメモリ領域の各ページに対応するＬＢＡを保存することを特徴とする請求項４に記載のハイブリッドハードディスクドライブ。
7. 前記有効セクター数は、
   前記伝送単位であるセクターまたはページに含まれるセクターとして、前記メインメモリ領域に有効に保存されるセクターの数を表すことを特徴とする請求項４に記載のハイブリッドハードディスクドライブ。
8. 前記フラッシュメモリは、
   ＮＡＮＤフラッシュメモリであることを特徴とする請求項１に記載のハイブリッドハードディスクドライブ。
9. ホストコンピュータと、
   フラッシュメモリ及びディスクを備えるハイブリッドハードディスクドライブを備えるコンピュータシステムにおいて、
   前記フラッシュメモリは、
   ユーザデータを保存するメインメモリ領域と、
   前記ユーザデータの伝送に必要な付加情報を保存するスペアメモリ領域と、を備えることを特徴とするコンピュータシステム。
10. 前記コンピュータシステムは、
    前記フラッシュメモリとのインターフェースをハードウェアとして提供するフラッシュメモリＤＭＡ回路をさらに備えることを特徴とする請求項９に記載のコンピュータシステム。
11. 前記フラッシュメモリＤＭＡ回路は、
    前記ホストコンピュータのインターフェース回路、前記ディスクのインターフェース回路及び前記フラッシュメモリのインターフェース回路と連結されることを特徴とする請求項１０に記載のコンピュータシステム。
12. 前記コンピュータシステムは、
    バッファメモリをさらに備えることを特徴とする請求項１０に記載のコンピュータシステム。
13. 前記フラッシュメモリＤＭＡ回路は、
    前記バッファメモリのインターフェース回路と連結されることを特徴とする請求項１２に記載のコンピュータシステム。
14. 前記バッファメモリは、
    ＳＲＡＭまたはＤＲＡＭであることを特徴とする請求項１２に記載のコンピュータシステム。
15. 前記フラッシュメモリは、
    ＮＡＮＤフラッシュメモリであることを特徴とする請求項９に記載のコンピュータシステム。
16. ユーザデータを保存するメインメモリ領域と、
    前記ユーザデータの伝送に必要な付加情報を保存するスペアメモリ領域を備えるフラッシュメモリを内蔵するハイブリッドハードディスクドライブにおいて、
    前記フラッシュメモリとのインターフェースをハードウェアとして提供することを特徴とするフラッシュメモリＤＭＡ回路。
17. 前記フラッシュメモリＤＭＡ回路は、
    前記ユーザデータのインターフェーシングを行うユーザデータ処理器と、
    前記付加情報のインターフェーシングを行うスペアデータ処理器と、を備えることを特徴とする請求項１６に記載のフラッシュメモリＤＭＡ回路。
18. 前記ユーザデータ処理器は、
    前記ユーザデータの伝送の同期化のためのユーザデータＦＩＦＯと、
    前記ユーザデータの大きさが前記フラッシュメモリのページより小さい場合、前記ページの残りの領域にＦＦパターンを書き込むＦＦパターン生成手段と、を備えることを特徴とする請求項１７に記載のフラッシュメモリＤＭＡ回路。
19. 前記スペアデータ処理器は、
    前記ユーザデータのアドレスを表すＬＢＡのためのマッピングテーブル処理手段と、
    前記ユーザデータのエラー検出及び訂正のためのエラー検出及び訂正手段と、を備えることを特徴とする請求項１７に記載のフラッシュメモリＤＭＡ回路。
20. 前記マッピングテーブル処理手段は、
    伝送しようとする最初のセクターのＬＢＡであるｓｔａｒｔ ＬＢＡ、伝送されたセクター数及び有効セクター数のうち少なくとも一つ以上を保存するレジスタを備えることを特徴とする請求項１９に記載のフラッシュメモリＤＭＡ回路。
21. 前記エラー検出及び訂正手段は、
    ＣＲＣエラー検出コードを利用することを特徴とする請求項１９に記載のフラッシュメモリＤＭＡ回路。
22. 前記フラッシュメモリＤＭＡ回路は、
    ホストコンピュータのインターフェース回路、ディスクのインターフェース回路及び前記フラッシュメモリのインターフェース回路と連結されることを特徴とする請求項１６に記載のフラッシュメモリＤＭＡ回路。
23. 前記フラッシュメモリＤＭＡ回路は、
    前記ホストコンピュータ、前記ディスク及び前記フラッシュメモリのうち少なくとも一つ以上とのデータ伝送のためのデータアドレス及び大きさを保存するレジスタを備えることを特徴とする請求項２２に記載のフラッシュメモリＤＭＡ回路。
24. 前記フラッシュメモリＤＭＡ回路は、
    バッファメモリのインターフェース回路と連結されることを特徴とする請求項２２に記載のフラッシュメモリＤＭＡ回路。
25. 前記フラッシュメモリＤＭＡ回路は、
    前記バッファメモリとのデータ伝送のためのデータアドレス及び大きさを保存するレジスタを備えることを特徴とする請求項２４に記載のフラッシュメモリＤＭＡ回路。

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