JP2008172779A - 高速動作のためのフリップフロップ - Google Patents

Abstract

【課題】 高速動作のためのフリップフロップを提供する。
【解決手段】 本発明のフリップフロップは、第１信号に応じて第１ノードをプリチャージするプリチャージ回路と、少なくとも一つの入力信号と第２信号を入力され、第２信号の活性状態で少なくとも一つの入力信号によって第１ノードをディスチャージする評価回路と、を含む。第１信号は、クロック信号に同期したパルス信号であり、第２信号は前記第１信号より遅延したパルス信号である。
【選択図】図３

Description

本発明は、デジタル電子回路に係り、特に、高速フリップフロップに関する。

近年、集積回路技術の発展に伴い集積回路の性能が急速に向上している。特に、マイクロプロセッサ分野における集積回路の性能が急速に向上している。マイクロプロセッサは、典型的に多くのフリップフロップを含むが、高性能のマイクロプロセッサの動作に適合するように、フリップフロップは、フリップフロップデータ‐ツー‐出力（ｄａｔａ−ｔｏ−ｏｕｔｐｕｔ）時間（またはセットアップ時間）及びクロック‐ツー‐出力（ｃｌｏｃｋ−ｔｏ−ｏｕｔｐｕｔ）時間を短縮して、最大のロジッククロッキング速度（ｍａｘｉｍｕｍ ｌｏｇｉｃ ｃｌｏｃｋｉｎｇ ｓｐｅｅｄ）を提供することが要求される。

図１は、デジタル回路における典型的な遅延経路（ｄｅｌａｙ ｐａｔｈ）を示している。かかる遅延経路は、マイクロプロセッサのようなデジタル回路に使用される。典型的な遅延経路は、第１レジスタ１０、第２レジスタ１２及びその間の組合わせ論理ブロック１１を含む。図１に示すように、第１及び第２レジスタ１０、１２各々は、クロック信号ＣＬＫに同期して動作する。説明の便宜のため、第１及び第２レジスタ１０、１２は、ライジングエッジ（ｒｉｓｉｎｇ ｅｄｇｅ）動作フリップフロップと仮定する。

図２は、図１に図示されたデジタル回路で使用される信号のタイミング図である。図２に示すように、第１レジスタ１０は、クロック信号ＣＬＫの第１ライジングエッジで組合わせ論理ブロック１１にデータを伝送する。一般的に、第１レジスタ１０からデータが出力される前に、「クロック‐ツー‐出力」遅延と呼ばれる遅延Ｔ１が存在する。クロック‐ツー‐出力遅延時間Ｔ１は、クロック信号ＣＬＫが遷移してからレジスタ１０からデータが出力されるまでの時間である。データが第１レジスタから出力されると、データは組合わせ論理ブロック１１を介して伝達され、クロック信号ＣＬＫの次のライジングエッジの前に、第２レジスタ１２の入力端Ｄ２にデータが信号が入力される。クロック信号ＣＬＫのライジングエッジとデータ信号の入力との間の時間Ｔ２をデータ‐ツー‐出力遅延（またはセットアップ時間）とする。データ‐ツー‐出力遅延時間Ｔ２は、クロック信号ＣＬＫのライジングエッジの前に第２レジスタ１２に入力されるデータ信号が安定状態を保持するために必要な最小時間である。

遅延経路の性能を最大化するためには、クロック‐ツー‐出力遅延時間Ｔ１及びデータ‐ツー‐出力遅延時間Ｔ３の和であるデータ‐ツー‐出力（ｄａｔａ−ｔｏ−ｃｌｏｃｋ）時間を最小化することが好ましい。そうすれば、データが組合わせ論理ブロック１１を介して伝達される最大限の伝搬時間Ｔ２を確保できるようになる。また、データ‐ツー‐出力を短縮することで、クロック信号ＣＬＫの速度を増加させ、デジタル回路の性能を向上させることができる。さらに、より長い遅延経路を組合わせ論理ブロック１１に提供することが出来、今日使用されるマイクロプロセッサで要求されるパイプラインステージの数を減少させることができる。

小信号（ｓｍａｌｌ ｓｉｇｎａｌ）を感知する感知増幅器基盤フリップフロップ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ ｂａｓｅｄ Ｆ／Ｆ）は、既存のフリップフロップに比べて高速で動作するが、データ‐ツー‐出力遅延の短縮には限界がある。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、動作速度が向上したフリップフロップを提供することにある。

上記目的を達成すべく、本発明の一特徴によるフリップフロップは、第１信号に応じて第１ノードをプリチャージするプリチャージ回路と、少なくとも一つの入力信号と第２信号とを入力され、前記第２信号の活性状態で前記少なくとも一つの入力信号によって前記第１ノードをディスチャージする評価回路と、を含む。前記第１信号は、クロック信号に同期したパルス信号であり、前記第２信号は前記第１信号より遅延したパルス信号である。

本実施の形態において、前記プリチャージ回路は、第１レベルに前記第１ノードをプリチャージし、前記評価回路は、前記第２信号の活性状態で前記少なくとも一つの入力信号によって前記第１ノードをディスチャージすることを特徴とする。
本実施の形態において、前記第１及び第２信号の各々は、所定のパルス幅を有し、前記第１及び第２信号の活性レベルが重ならない。

本実施の形態において、前記第１信号の前記パルス幅は、前記プリチャージ回路が前記第１ノードをプリチャージするのに十分な時間に設定される。
本実施の形態において、前記第２信号の前記パルス幅は、前記評価回路が前記第１ノードをディスチャージするのに十分な時間に設定される。

本実施の形態において、前記プリチャージ回路は、第１電源電圧と前記第１ノードとの間に連結されたプリチャージトランジスタを含む。
本実施の形態において、前記評価回路は、前記第１ノードと第２ノードとの間に連結され、前記少なくとも一つの入力信号に応じて前記第１ノードを前記第２ノードに連結する入力回路と、前記第２ノードと第２電源電圧との間に連結され、前記第２信号により前記第２ノードをディスチャージするディスチャージトランジスタと、を含むことを特徴とする。

本実施の形態において、前記入力回路は、前記第１ノードと前記第２ノードとの間に連結され、前記少なくとも一つの入力信号により制御されるＮＭＯＳトランジスタを含む。
本実施の形態において、前記プリチャージトランジスタはＰＭＯＳトランジスタであり、前記ディスチャージトランジスタはＮＭＯＳトランジスタである。
本実施の形態において、前記第２信号は、前記第１信号から遅延及び反転した信号である。

本実施の形態において、前記フリップフロップは、前記第１ノードと連結されたラッチをさらに含む。
本実施の形態において、前記ラッチは、前記第１ノードと連結された入力端及び出力端を有するインバータと、前記インバータの出力端と連結された入力端及び前記第１ノードと連結された出力端を有し、前記第１及び第２信号により制御される３−状態バッファと、を含む。
本実施の形態において、前記フリップフロップは、前記第１ノードと連結され、出力信号を出力する出力バッファをさらに含む。

本発明の他の特徴によるフリップフロップは、第１信号に応じて第１ノードをプリチャージするプリチャージ回路と、第２信号に応じて第２ノードをディスチャージするディスチャージ回路と、少なくとも一つの入力信号に応じて前記第１ノードを前記第２ノードに連結する入力回路と、を含む。前記第１信号はクロック信号に同期したパルス信号であり、前記第２信号は前記第１信号より遅延したパルス信号である。

前記第１及び第２信号の各々は、所定のパルス幅を有し、前記第１及び第２信号の活性レベルが重ならない。
前記第１信号の前記パルス幅は、前記プリチャージ回路が前記第１ノードをプリチャージするのに十分な時間に設定される。
前記第２信号の前記パルス幅は、前記ディスチャージ回路が前記入力回路を介して連結された前記第１ノードをディスチャージするのに十分な時間に設定される。

前記プリチャージ回路は、第１電源電圧と前記第１ノードとの間に連結されたプリチャージトランジスタを含む。
前記入力回路は、前記第１ノードと前記第２ノードとの間に連結され、前記少なくとも一つの入力信号により制御されるＮＭＯＳトランジスタを含む。
前記プリチャージトランジスタはＰＭＯＳトランジスタであり、前記ディスチャージトランジスタはＮＭＯＳトランジスタである。
前記第２信号は、前記第１信号から遅延及び反転した信号である。

本発明の他の特徴によるフリップフロップは、電源電圧と第１ノードとの間に連結され、第１信号により制御される第１トランジスタと、前記第１ノードと第２ノードとの間に連結され、入力信号により制御される第２トランジスタと、前記第１ノードと接地電圧との間に連結され、第２信号により制御される第３トランジスタと、を含み、前記第１及び第２信号は、クロック信号に同期して発生するパルス信号である。

本実施の形態において、前記第１及び第２信号各々は所定のパルス幅を有し、前記第１及び第２信号の活性レベルが重ならない。
本実施の形態において、前記第１信号の前記パルス幅は、前記第１トランジスタが前記第１ノードをプリチャージするのに十分な時間に設定される。
本実施の形態において、前記第２信号の前記パルス幅は、前記第３トランジスタが前記第２トランジスタを介して前記第１ノードをディスチャージするのに十分な時間に設定される。
本実施の形態において、前記フリップフロップは、前記第１ノードの電圧を入力され、出力信号を出力する出力バッファをさらに含む。

本発明のまた他の特徴による電子回路は、クロック信号に同期して第１パルス信号を発生し、前記第１パルス信号を遅延させて第２パルス信号を発生するパルス発生器と、第１及び第２パルス信号に応じて入力信号を第１ノードに伝達するフリップフロップと、を含む。前記フリップフロップは、前記第１パルス信号に応じて前記第１ノードをプリチャージするプリチャージ回路を含み、前記第１ノードと連結され、前記入力信号と前記第２パルス信号を入力され、前記第２パルス信号の活性状態で前記入力信号によって前記第１ノードを選択的にディスチャージする。

前記パルス発生器は、前記クロック信号を遅延させて出力する第１遅延回路と、前記クロック信号及び前記遅延回路から出力される信号を入力され、前記第１パルス信号を出力するロジックゲートと、前記第１パルス信号を入力され、前記第２パルス信号を出力する第２遅延回路と、を含む。
前記第２遅延回路は、前記第１パルス信号を遅延及び反転させて前記第２パルス信号を発生させる。

本発明の他の特徴によるフリップフロップの動作方法は、第１信号に応じて第１ノードを第１電圧レベルにプリチャージするステップと、第２信号及び入力信号に応じて前記第１ノードを選択的にディスチャージするステップと、を含む。
本実施の形態において、前記フリップフロップの動作方法は、クロック信号に同期して前記第１信号を発生させるステップと、前記第１信号を遅延及び反転させて前記第２信号を発生させるステップと、をさらに含む。

本発明によれば、フリップフロップの動作速度が向上する。従って、フリップフロップを含むデジタル電子回路の動作速度が向上できる。

以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
図３は、本発明の好ましい実施の形態によるフリップフロップを含む電子回路を示している。
図３を参照すると、フリップフロップ１００は、プリチャージトランジスタ１１０、評価回路１２０、ラッチ１３０、及び出力回路１４０を含む。プリチャージトランジスタ１１０は、電源電圧ＶＤＤとノードＮ０との間に連結され、第１パルス信号ＰＣにより制御される。プリチャージトランジスタ１１０は、ＰＭＯＳトランジスタで構成され、第１パルス信号ＰＣがローレベルである間、ノードＮ０を電源電圧ＶＤＤにプリチャージする。ノードＮ０にプリチャージされた信号Ｓ１は、ラッチ１３０によりラッチされ、出力回路１４０を介して出力信号ＯＵＴとして出力される。

評価回路１２０は、ノードＮ０と接地電圧との間に連結される。評価回路１２０には、入力信号ＩＮ及び第２パルス信号ＰＥが入力される。評価回路１２０は、第２パルス信号ＰＥの活性レベルで入力信号ＩＮのレベルを評価し、入力信号ＩＮのレベルによって、ノードＮ０の信号Ｓ１を選択的にディスチャージする。評価回路１２０は、ノードＮ０、Ｎ１の間に連結されたトランジスタ１２１及びノードＮ１及び接地電圧の間に連結されたディスチャージトランジスタ１２２を含む。トランジスタ１２１、１２２は、各々ＮＭＯＳトランジスタである。ＮＭＯＳトランジスタ１２１は、入力信号ＩＮにより制御され、ＮＭＯＳトランジスタ１２２は、第２パルス信号ＰＥにより制御される。

本実施の形態で、出力回路１４０は、インバータで構成されるが、必要によって出力回路１４０は、ＮＡＮＤ回路またはＮＯＲ回路などのようなロジック回路で構成することも出来る。
ラッチ１３０は、ノードＮ０と連結された３-状態バッファ１３１及びインバータ１３２を含む。３-状態バッファ１３１は、第１及び第２パルス信号ＰＣ、ＰＥによって入力を出力に伝達する。３-状態バッファ１３１は、インバータ及びトランスミッションゲートの組合わせ回路で代替することも出来る。なお、３状態バッファ１３１は、インバータで代替することも出来る。他の実施の形態で、フリップフロップ１００はラッチ１３０を含まず、寄生キャパシタによりノードＮ０の信号Ｓ１を保持することができる。

このような構成を有する本発明のフリップフロップ１００は、第１パルス信号ＰＣがローレベルに遷移することによって、ノードＮ０の信号Ｓ１を電源電圧ＶＤＤレベルにプリチャージするので、入力信号ＩＮが入力される前に、出力信号ＯＵＴをローレベルに設定できる。従って、フリップフロップ１００のデータ‐ツー‐出力遅延ＤＱが負数値を有する。もし、入力信号ＩＮがハイレベルであれば、評価回路１２０によりノードＮ０の信号Ｓ１は接地電圧にディスチャージされる。このとき、カスコード（ｃａｓｃｏｄｅ）接続されたＮＭＯＳトランジスタ１２１、１２２によりノードＮ０の信号Ｓ１がディスチャージされるので、信号Ｓ１のディスチャージ速度は非常に速い。従って、フリップフロップ１００の動作速度が向上する。

パルス発生器２００は、クロック信号ＣＬＫを入力され、フリップフロップ１００を制御するための第１パルス信号ＰＣ及び第２パルス信号ＰＥを発生する。電子回路が複数のフリップフロップ１００を含んでも、パルス発生器２００は、電子回路内に一つだけ備えることができる。他の実施の形態で、フリップフロップ１００はパルス発生器２００を含んで構成することが出来る。

パルス発生器２００は、遅延回路２１０、２３０とＮＡＮＤゲート２２０とを含む。遅延回路２１０は、複数のインバータ２１１−２１３を含む。本発明の遅延回路２１０は、奇数のインバータ２１１−２１３を含み、クロック信号ＣＬＫを遅延及び反転させて出力する。ＮＡＮＤゲート２２０は、遅延回路２１０の出力及びクロック信号ＣＬＫを入力され、第１パルス信号ＰＣを出力する。遅延回路２３０は、ＮＡＮＤゲート２２０の出力である第１パルスＰＣを入力され、第２パルス信号ＰＥを出力する。遅延回路２３０は、複数のインバータ２３１−２３３を含み、第１パルス信号ＰＣを遅延及び反転させて出力する。

図４は、図３に図示されたフリップフロップに／から入／出力される信号のタイミング図である。
図３及び図４を参照すると、第１パルス信号ＰＣは、クロック信号ＣＬＫのライジングエッジで発生するパルス信号である。第１パルス信号ＰＣのパルス幅は、プリチャージトランジスタ１１０によりノードＮ０の信号Ｓ１が電源電圧ＶＤＤレベルに十分にプリチャージするために必要な時間に設定される。第１パルス信号ＰＣのパルス幅は、遅延回路２１０内インバータ２１１−２１３の数により調節することが出来る。

第２パルス信号ＰＥは、第１パルス信号ＰＣの遅延及び反転した形態を有する。第２パルス信号ＰＥのパルス幅は、評価回路１２０内ディスチャージトランジスタ１２２によりノードＮ０の信号Ｓ１が接地電圧に十分にディスチャージされるために所要される時間に設定される。第１パルス信号ＰＣと第２パルス信号ＰＥとが重ならないよう、遅延回路２３０内のインバータ２３１−２３３の数が調節される。

入力信号ＩＮが変化する場合の数は、ハイレベルからローレベルへ、ローレベルからローレベルへ、ローレベルからハイレベルへ、そしてハイレベルからハイレベルへの四つがある。
先ず、入力信号ＩＮがハイレベルからローレベルに変化するとき、フリップフロップ１００の動作は次の通りである。クロック信号ＣＬＫに同期して第１パルス信号ＰＣが発生すると、プリチャージトランジスタ１１０によりノードＮ０の信号Ｓ１は、入力信号ＩＮとは関係なく電源電圧ＶＤＤレベルにプリチャージされる。その結果、出力信号ＯＵＴは、ローレベルに遷移する。入力信号ＩＮが入力される前に出力信号ＯＵＴが出力されるので、データ‐ツー‐出力遅延時間ＤＱ１は負数値を有する。その後、入力信号ＩＮがハイレベルからローレベルに遷移し、トランジスタ１２１はターンオフされる。パルス発生器２３０から第１パルス信号ＰＣが遅延及び反転した第２パルス信号ＰＥが出力されると、ディスチャージトランジスタ１２２がターンオンされる。ディスチャージトランジスタ１２２がターンオンされても、トランジスタ１２１がターンオフ状態であるので、ノードＮ０の信号Ｓ１はディスチャージされない。その結果、出力信号ＯＵＴはローレベルに保持される。

次に、クロック信号ＣＬＫのライジングエッジで、入力信号ＩＮがローレベルに保持されるとき、フリップフロップ１００の動作は次の通りである。ノードＮ０の信号Ｓ１がハイレベルにプリチャージされた状態で、入力信号ＩＮによりトランジスタ１２１がターンオフ状態を保持するので、プリチャージされた信号Ｓ１はハイレベルに保持される。従って、ローレベルの出力信号ＯＵＴは変化しない。

入力信号ＩＮがローレベルからハイレベルに遷移し、第２パルス信号ＰＥが発生すると、評価回路１２０内トランジスタ１２１、１２２が全てターンオンされ、プリチャージされた信号Ｓ１は、接地電圧にディスチャージされる。カスコード（ｃａｓｃｏｄｅ）接続されたＮＭＯＳトランジスタ１２１、１２２によりノードＮ０の信号Ｓ１がディスチャージされるので、信号Ｓ１のディスチャージ速度は非常に速い。従って、フリップフロップ１００のデータ‐ツー‐出力遅延時間ＤＱ２は短く所要される。

最後に、クロック信号ＣＬＫのライジングエッジで入力信号ＩＮがハイレベルに保持されるとき、フリップフロップの動作は次の通りである。第１パルス信号ＰＣによりノードＮ０の信号Ｓ１は、電源電圧ＶＤＤレベルにプリチャージされる。ノードＮ０の信号Ｓ１が電源電圧ＶＤＤにプリチャージされることによって、出力信号ＯＵＴはローレベルに遷移する。入力信号ＩＮがハイレベルであるので、トランジスタ１２１はターンオンされ、第２パルス信号ＰＥが発生すると、トランジスタ１２２もターンオンされ、ノードＮ０の信号Ｓ１は接地電圧にディスチャージされる。従って、出力信号ＯＵＴはハイレベルにまた遷移する。入力信号ＩＮがハイレベルに保持されるとき、図４に示すように、出力信号ＯＵＴがハイレベルからローレベルに遷移した後またハイレベルに遷移するスイッチングが発生する。出力信号ＯＵＴがローレベルに保持される時間は、第１パルス信号ＰＣがローレベルに遷移した時点から第２パルス信号ＰＥがローレベルに遷移する時点との間である。このように、出力信号ＯＵＴの非正常的スイッチングは、フリップフロップ１００の消費電力を多少増加させるが、入力信号ＩＮがハイレベルに保持される場合は、全体の１／４にすぎない。また、図１に示すような組合わせ論理回路１１に出力信号ＯＵＴの非正常的スイッチングによる誤動作を補償するための回路を付加することが出来る。

上述のような本発明のフリップフロップ１００は、入力信号ＩＮがハイレベルからローレベルに遷移するとき、負数値のデータ‐ツー‐出力遅延時間ＤＱ１を有し、入力信号ＩＮがローレベルからハイレベルに遷移するとき、データ‐ツー‐出力遅延時間ＤＱ２を最小化するので、全体的な動作速度は非常に向上する。

図５は、本発明の他の実施の形態によるフリップフロップを示している。図５に示すフリップフロップ３００は、複数の入力信号ＩＮ１−ＩＮ４を入力され、単一の出力信号ＯＵＴを出力するための構成を有する。

図５を参照すると、フリップフロップ３００は、プリチャージトランジスタ３１０、入力回路３２０、ディスチャージトランジスタ３３０、ラッチ３４０及び出力バッファ３５０を含む。図５に示すプリチャージトランジスタ３１０、ディスチャージトランジスタ３３０、ラッチ３４０及び出力バッファ３５０は、図３に示すプリチャージトランジスタ１１０、ディスチャージトランジスタ１２２、ラッチ１３０及び出力バッファ１４０と同様に動作するので、詳細な説明は省略する。

入力回路３２０は、プリチャージトランジスタ３１０と連結されたノードＮ２及びディスチャージトランジスタ３３０と連結されたノードＮ３との間に連結される。入力回路３２０は、四つのＮＭＯＳトランジスタ３２１−３２４を含み、各々のトランジスタは、対応する入力信号ＩＮ１−ＩＮ４により制御される。

フリップフロップ３００は、第１パルス信号ＰＣに応じてノードＮ２をプリチャージし、第２パルス信号ＰＥがハイレベルであるとき入力信号ＩＮ１−ＩＮ４によってノードＮ２を選択的にディスチャージする。入力信号ＩＮ１、ＩＮ２が全てハイレベルであるか、または入力信号ＩＮ３、ＩＮ４が全てハイレベルであるとき、ノードＮ２の信号はディスチャージされ、ハイレベルの出力信号ＯＵＴが出力される。

第１パルス信号ＰＣによりノードＮ２がプリチャージされるので、入力信号ＩＮ１−ＩＮ４が入力される前に出力信号ＯＵＴが出力される。従って、フリップフロップ３００のデータ‐ツー‐出力遅延時間ＤＱは負数値となる。特に、入力信号ＩＮ１、ＩＮ２が全てハイレベルからローレベルに遷移するかまたは入力信号ＩＮ３、ＩＮ４が全てハイレベルからローレベルに遷移するとき、データ‐ツー‐出力遅延時間ＤＱは負数値となり、フリップフロップ３００の動作速度が速くなる。

また、入力回路３２０内トランジスタ３２１−３２４が全てＮＭＯＳトランジスタであり、ＮＭＯＳトランジスタ３２１、３２２とＮＭＯＳトランジスタ３３０とがカスコード接続され、ＮＭＯＳトランジスタ３２３、３２４とＮＭＯＳトランジスタ３３０とがカスコード接続されており、入力信号ＩＮ１、ＩＮ２が全てローレベルからハイレベルに遷移するかまたは入力信号ＩＮ３、ＩＮ４が全てローレベルからハイレベルに遷移するとき、データ‐ツー‐出力遅延時間ＤＱが最小に短縮される。

図５では、入力回路３２０が四つのＮＭＯＳトランジスタ３２１−３２４を含み、入力信号ＩＮ１−ＩＮ４を入力され動作すると図示及び説明されているが、これは一実施の形態にすぎなく、入力回路３２０は、ＮＡＮＤロジック回路またはＮＯＲロジック回路のように多様且つ複雑な回路に変更することが出来る。入力回路３２０がどのような構成を有しても、フリップフロップ３００のデータ‐ツー‐出力遅延時間ＤＱは負数値となることができる。

上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

デジタル回路における典型的な遅延経路を示す図である。 図１に図示されたデジタル回路で使用される信号のタイミング図である。 本発明の好ましい実施の形態によるフリップフロップを含む電子回路である。 図３に図示されたフリップフロップに／から入／出力される信号のタイミング図である。 本発明の他の実施の形態によるフリップフロップを示す図である。

符号の説明

１００、３００ フリップフロップ
１１０、３１０ プリチャージトランジスタ
１２０ 評価回路
１３０、１４０ ラッチ
１４０、３５０ 出力バッファ
２００ パルス発生器
３３ ディスチャージトランジスタ

Claims (31)

1. 第１ノードに連結され、クロック信号に同期する第１パルス信号に応じて前記第１ノードをプリチャージするプリチャージ回路と、
   前記第１ノードに連結され、入力信号及び前記第１パルス信号より遅延した第２パルスを受信し、前記第２パルス信号の活性状態で前記入力信号に応じて、前記第１ノードの電圧をディスチャージする評価回路と、を含むことを特徴とするフリップフロップ。
2. 前記プリチャージ回路は、第１電圧レベルに前記第１ノードをプリチャージし、前記評価回路は、前記第２パルス信号の活性状態で前記入力信号によって前記第１ノードをディスチャージすることを特徴とする請求項１に記載のフリップフロップ。
3. 前記第１及び第２パルス信号の各々は、所定のパルス幅を有することを特徴とする請求項１に記載のフリップフロップ。
4. 前記第１パルス信号のパルス幅は、前記プリチャージ回路が前記第１ノードをプリチャージするのに十分な時間に設定されることを特徴とする請求項１に記載のフリップフロップ。
5. 前記第２パルス信号は、前記評価回路により前記第１ノードをディスチャージするのに十分な時間だけのパルス幅を有することを特徴とする請求項１に記載のフリップフロップ。
6. 前記プリチャージ回路は、第１電源電圧と前記第１ノードとの間に連結されたプリチャージトランジスタを含むことを特徴とする請求項１に記載のフリップフロップ。
7. 前記評価回路は、
   前記第１ノードと第２ノードとの間に連結され、前記少なくとも一つの入力信号に応じて前記第１ノードを前記第２ノードに電気的に連結する入力回路と、
   前記第２ノードと第２電源電圧との間に連結され、前記第２パルス信号により前記第２ノードをディスチャージするディスチャージトランジスタと、を含むことを特徴とする請求項６に記載のフリップフロップ。
8. 前記入力回路は、前記第１ノードと前記第２ノードとの間に連結され、前記少なくとも一つの入力信号により制御されるＮＭＯＳトランジスタを含むことを特徴とする請求項７に記載のフリップフロップ。
9. 前記プリチャージトランジスタはＰＭＯＳトランジスタであり、前記ディスチャージトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項７に記載のフリップフロップ。
10. 前記第２パルス信号は、前記第１パルス信号から遅延及び反転した信号であることを特徴とする請求項９に記載のフリップフロップ。
11. 前記第１ノードと連結されたラッチをさらに含むことを特徴とする請求項１に記載のフリップフロップ。
12. 前記ラッチは、前記第１ノードと連結された入力端及び出力端を有するインバータと、
    前記インバータの出力端と連結された入力端及び前記第１ノードと連結された出力端を有し、前記第１及び第２パルス信号により制御される３−状態バッファと、を含むことを特徴とする請求項１に記載のフリップフロップ。
13. 前記第１ノードと連結され、出力信号を出力する出力バッファをさらに含むことを特徴とする請求項１に記載のフリップフロップ。
14. 第ノードと連結され、クロック信号に同期する第１パルス信号に応じて前記第１ノードをプリチャージするプリチャージ回路と、
    第２ノードと連結され、前記第１パルス信号より所定時間遅延した第２パルス信号に応じて前記第２ノードをディスチャージするディスチャージ回路と、
    少なくとも一つの入力信号に応じて前記第１ノードを前記第２ノードに連結する入力回路と、を含むことを特徴とするフリップフロップ。
15. 前記第１及び第２パルス信号の各々は所定のパルス幅を有し、前記第１及び第２パルス信号の活性レベルが重ならないことを特徴とする請求項１４に記載のフリップフロップ。
16. 前記第１パルス信号の前記パルス幅は、前記プリチャージ回路が前記第１ノードをプリチャージするのに十分な時間に設定されることを特徴とする請求項１４に記載のフリップフロップ。
17. 前記第２パルス信号のパルス幅は、前記ディスチャージ回路が前記入力回路を介して連結された前記第１ノードをディスチャージするのに十分な時間に設定されることを特徴とする請求項１４に記載のフリップフロップ。
18. 前記プリチャージ回路は、第１電源電圧と前記第１ノードとの間に連結されたプリチャージトランジスタを含むことを特徴とする請求項１４に記載のフリップフロップ。
19. 前記入力回路は、前記第１ノードと前記第２ノードとの間に連結され、前記少なくとも一つの入力信号により制御されるＮＭＯＳトランジスタを含むことを特徴とする請求項１８に記載のフリップフロップ。
20. 前記プリチャージトランジスタはＰＭＯＳトランジスタであり、前記ディスチャージトランジスタはＮＭＯＳトランジスタであることを特徴とする請求項１９に記載のフリップフロップ。
21. 前記第２パルス信号は前記第１パルス信号から遅延及び反転された信号であることを特徴とする請求項２０に記載のフリップフロップ。
22. 前記第１ノードと連結されたラッチをさらに含むことを特徴とする請求項１４に記載のフリップフロップ。
23. 電源電圧と第１ノードとの間に連結され、第１パルス信号により制御される第１トランジスタと、
    前記第１ノードと第２ノードとの間に連結され、入力信号により制御される第２トランジスタと、
    前記第１ノードと接地電圧との間に連結され、第２パルス信号により制御される第３トランジスタと、を含み、
    前記第１及び第２パルス信号は、クロック信号に同期して発生するパルス信号であることを特徴とするフリップフロップ。
24. 前記第１及び第２パルス信号各々は所定のパルス幅を有し、前記第１及び第２パルス信号の活性レベルが重ならないことを特徴とする請求項２３に記載のフリップフロップ。
25. 前記第１パルス信号のパルス幅は、前記第１トランジスタが前記第１ノードをプリチャージするのに十分な時間に設定されることを特徴とする請求項２３に記載のフリップフロップ。
26. 前記第２パルス信号は、前記第３トランジスタが前記第２トランジスタを介して前記第１ノードをディスチャージするのに十分な時間だけのパルス幅を有することを特徴とする請求項２３に記載のフリップフロップ。
27. 前記第１ノードの電圧を入力され、出力信号を出力する出力バッファをさらに含むことを特徴とする請求項２３に記載のフリップフロップ。
28. クロック信号に同期して第１パルス信号を発生し、前記第１パルス信号を遅延させて第２パルス信号を発生するパルス発生器と、
    第１及び第２パルス信号に応じて入力信号を第１ノードに伝達するフリップフロップと、を含み、
    前記フリップフロップは、
    前記第１ノードと連結され、前記第１パルス信号に応じて前記第１ノードをプリチャージするプリチャージ回路を含み、
    前記第１ノードと連結され、前記入力信号と前記第２パルス信号を入力され、前記第２パルス信号の活性状態で前記入力信号によって前記第１ノードを選択的にディスチャージすることを特徴とする電子回路。
29. 前記パルス発生器は、
    前記クロック信号を遅延させて出力する第１遅延回路と、
    前記クロック信号及び前記遅延回路から出力される信号を入力され、前記第１パルス信号を出力するロジックゲートと、
    前記第１パルス信号を入力され、前記第２パルス信号を出力する第２遅延回路と、を含むことを特徴とする請求項２８に記載の電子回路。
30. 前記第２遅延回路は、前記第１パルス信号を遅延及び反転させて前記第２パルス信号を発生させることを特徴とする請求項２９に記載の電子回路。
31. 第１パルス信号に応じて第１ノードを第１電圧レベルにプリチャージするステップと、
    第２パルス信号及び入力信号に応じて前記第１ノードを選択的にディスチャージするステップと、
    クロック信号に同期して前記第１パルス信号を発生させるステップと、
    前記第１パルス信号を遅延及び反転させて前記第２パルス信号を発生させるステップと、を含むことを特徴とするフリップフロップの動作方法。

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